專利名稱：存儲(chǔ)器混裝半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種包括DRAM或者ROM等的存儲(chǔ)器和高速CMOS邏輯電路的存儲(chǔ)器混裝半導(dǎo)體裝置。
背景技術(shù)：
DRAM混裝LSI是在共同襯底上設(shè)置有存儲(chǔ)器部和邏輯部的LSI，因?yàn)樵跇?gòu)造上能擴(kuò)寬存儲(chǔ)器和邏輯部之間的數(shù)據(jù)總線寬度，所以適用于高速而且大量的數(shù)據(jù)處理。另外，DRAM混裝LSI是當(dāng)在存儲(chǔ)器部和邏輯部之間傳送信號(hào)時(shí)，由于沒有必要使用印刷線路板等的設(shè)置在LSI封裝外部的布線，因?yàn)槟苤\求系統(tǒng)的低電力消耗，所以作為系統(tǒng)LSI時(shí)是非常有效的。
但是，在DRAM混裝LSI中，由于能使邏輯部的晶體管(邏輯晶體管)高性能化，所以有必要采用SALICIDE(自對(duì)準(zhǔn)難熔金屬硅化物形成)技術(shù)降低晶體管的寄生電阻。但是，在存儲(chǔ)部中設(shè)置的晶體管(存儲(chǔ)器晶體管)的源/漏區(qū)域，由于為了抑制短溝道效應(yīng)而采用了淺接合，所以當(dāng)在存儲(chǔ)器晶體管的源/漏區(qū)域的上部形成硅化物層的情況下，流向襯底的漏電流增加，電荷的累積時(shí)間(暫停時(shí)間)劣化。以下，對(duì)以往的DRAM混裝LSI的構(gòu)造以及制造方法參照附圖進(jìn)行說明。
第一以往例圖3表示專利文獻(xiàn)1中所記載的有關(guān)第一以往例的存儲(chǔ)器混裝半導(dǎo)體裝置(DRAM混裝LSI)的剖面構(gòu)造。
如同圖中所示，有關(guān)第一以往例的存儲(chǔ)器混裝半導(dǎo)體裝置是在共同的半導(dǎo)體襯底100上配置了包括具有邏輯晶體管的邏輯部Rlogc和DRAM存儲(chǔ)器單元的晶體管(存儲(chǔ)器晶體管)的DRAM部Rdram。在邏輯晶體管中雖然也存在p溝道型晶體管，但在同圖中只表示了n溝道型晶體管。另外在同圖中，表示了作為存儲(chǔ)器晶體管采用了n溝道型晶體管的情況下的構(gòu)造。
邏輯晶體管包括在由元件分離101(溝道分離)包圍的活性區(qū)域上設(shè)置的柵絕緣膜102以及柵電極103、在半導(dǎo)體襯底100中在位于柵電極103的側(cè)面的區(qū)域中形成的源/漏擴(kuò)散層104、覆蓋柵電極103的側(cè)面的側(cè)壁105。柵電極103是由包含n型雜質(zhì)的多晶硅形成的下部電極103a和由硅化物形成的上部電極103b構(gòu)成的。上部電極103b是由在源/漏擴(kuò)散層104上形成的源/漏硅化物層106通過共同的SALICIDE工序形成的。
存儲(chǔ)器晶體管包括在由元件分離101(溝道分離)包圍的活性區(qū)域上設(shè)置的柵絕緣膜112以及柵電極113、在半導(dǎo)體襯底100中在位于柵電極113的側(cè)面的區(qū)域中形成的源/漏擴(kuò)散層114、覆蓋柵電極113的側(cè)面的側(cè)壁115。柵電極113是由包含n型雜質(zhì)的多晶硅形成的下部電極113a和由硅化物形成的上部電極113b構(gòu)成的。此處，在存儲(chǔ)器晶體管中沒有設(shè)置源/漏硅化物層。
第二以往例圖4表示在專利文獻(xiàn)2中記載的有關(guān)能使存儲(chǔ)器晶體管高速動(dòng)作的第二以往例的存儲(chǔ)器混裝半導(dǎo)體裝置的剖面構(gòu)造。
如同圖所示，有關(guān)第二以往例的存儲(chǔ)器混裝半導(dǎo)體裝置和第一以往例同樣，在共同的半導(dǎo)體襯底200上配置了邏輯部Rlogc和DRAM部Rdram。
邏輯晶體管包括在由元件分離201(溝道分離)包圍的活性區(qū)域上設(shè)置的柵絕緣膜202以及柵電極203、在半導(dǎo)體襯底200中在位于柵電極203的側(cè)面的區(qū)域中形成的源/漏擴(kuò)散層204、覆蓋柵電極203的側(cè)面的側(cè)壁205。柵電極203是由包含n型雜質(zhì)的多晶硅形成的下部電極203a和由硅化物形成的上部電極203b構(gòu)成的。上部電極203b是由在源/漏擴(kuò)散層204上形成的源/漏硅化物層206通過共同的SALICIDE工序形成的。
存儲(chǔ)器晶體管包括在由元件分離201(溝道分離)包圍的活性區(qū)域上設(shè)置的柵絕緣膜212以及柵電極213、在半導(dǎo)體襯底200中在位于柵電極213的側(cè)面的區(qū)域中形成的源/漏擴(kuò)散層214、覆蓋柵電極213的側(cè)面的側(cè)壁215。柵電極213是由包含n型雜質(zhì)的多晶硅形成的下部電極213a和由硅化物形成的上部電極213b構(gòu)成的。上部電極213b是由在源/漏擴(kuò)散層214上形成的源/漏硅化物層216通過共同的SALICIDE工序形成的。
在有關(guān)上述第一以往例的存儲(chǔ)器混裝半導(dǎo)體裝置中，因?yàn)槭窃诖鎯?chǔ)器晶體管的源/漏擴(kuò)散層114上形成硅化物層，所以能夠降低接合泄漏的同時(shí)，還能降低源/漏擴(kuò)散層114的雜質(zhì)濃度。也就是說，能得到短溝道效應(yīng)優(yōu)良的(截止泄漏少)的存儲(chǔ)器晶體管。此結(jié)果，能抑制暫停時(shí)間的劣化的同時(shí)，而且還能實(shí)現(xiàn)高速動(dòng)作可能的邏輯晶體管。
但是，對(duì)于近年的DRAM混裝LSI，作為SRAM的置換存儲(chǔ)器要求200MHz左右的超高速動(dòng)作。在有關(guān)上述第一以往例的存儲(chǔ)器混裝半導(dǎo)體裝置(DRAM混裝LSI)中，由于存儲(chǔ)器晶體管的源/漏擴(kuò)散層的寄生電阻高，所以存在較難得到高速性的問題。
另一方面，在有關(guān)上述第二以往例的存儲(chǔ)器混裝半導(dǎo)體裝置中，在存儲(chǔ)器晶體管的源/漏擴(kuò)散層214上形成硅化物層216，源/漏擴(kuò)散層214的雜質(zhì)濃度和邏輯晶體管相同。其結(jié)果，通過降低由硅化物產(chǎn)生的寄生電阻，能獲得存儲(chǔ)器晶體管的高速性，能實(shí)現(xiàn)高速的存儲(chǔ)動(dòng)作。
但是，在有關(guān)上述第二以往例的存儲(chǔ)器混裝晶體管中，由于存儲(chǔ)器晶體管只能得到和邏輯晶體管同樣的泄漏特性，因?yàn)檫M(jìn)行存儲(chǔ)器動(dòng)作的暫停時(shí)間變短，所以有必要增加數(shù)據(jù)刷新的次數(shù)，增大電力消耗。即混裝具有1～2M位左右的存儲(chǔ)器容量的DRAM的情況下雖然沒有大的問題，但如果混裝具有超過了10M位的存儲(chǔ)容量的DRAM時(shí)，從電力消耗的觀點(diǎn)來看就存在有困難的問題。
專利文獻(xiàn)1特開2000-332220號(hào)公報(bào)(摘要)；專利文獻(xiàn)2特開2001-127270號(hào)公報(bào)(摘要)。

發(fā)明內(nèi)容
本發(fā)明的目的在于解決上述以往的問題，在維持邏輯晶體管性能的同時(shí)，可以降低存儲(chǔ)晶體管的泄漏以及使動(dòng)作高速化，能夠提供一種高速、大容量而且電力消耗少的存儲(chǔ)器混裝半導(dǎo)體裝置及其制造方法。
為了達(dá)到上述目的，本發(fā)明的存儲(chǔ)器混裝半導(dǎo)體裝置，在存儲(chǔ)器晶體管的源/漏擴(kuò)散層上設(shè)置具有比在邏輯晶體管的源/漏擴(kuò)散層上的硅化物膜還要薄的膜厚的硅化物膜。
具體講，本發(fā)明的第一存儲(chǔ)器混裝半導(dǎo)體裝置，在共同的半導(dǎo)體襯底上設(shè)置了包括存儲(chǔ)器晶體管的存儲(chǔ)器部和包括邏輯晶體管的邏輯部，其中邏輯晶體管包括在半導(dǎo)體襯底上設(shè)置的柵電極、和在半導(dǎo)體襯底內(nèi)形成的源/漏擴(kuò)散層；在該源/漏擴(kuò)散層上形成硅化物膜；存儲(chǔ)器晶體管包括在半導(dǎo)體襯底上設(shè)置的柵電極、和在半導(dǎo)體襯底內(nèi)形成的源/漏擴(kuò)散層；在該源/漏擴(kuò)散層上形成比在邏輯晶體管的源/漏擴(kuò)散層上形成的硅化物膜的膜厚還要薄的硅化物膜。
根據(jù)本發(fā)明的存儲(chǔ)器混裝半導(dǎo)體裝置，在存儲(chǔ)器晶體管的源/漏擴(kuò)散層上形成比在邏輯晶體管的源/漏擴(kuò)散層上形成的硅化物膜的膜厚還要薄的硅化物膜。因此，由于可以不降低邏輯晶體管的性能，而降低在存儲(chǔ)器晶體管中向襯底的泄漏以及寄生電阻，所以能防止暫停時(shí)間的劣化，其結(jié)果實(shí)現(xiàn)低電力消耗而且高速動(dòng)作可能的大容量的存儲(chǔ)器混裝半導(dǎo)體裝置成為可能。
在本發(fā)明的存儲(chǔ)器混裝半導(dǎo)體裝置中，優(yōu)選邏輯晶體管的柵電極包括多晶硅膜、和在該多晶硅膜上設(shè)置的硅化物膜；存儲(chǔ)器晶體管的柵電極包括多晶硅膜、和在該多晶硅膜上設(shè)置的而且比在邏輯晶體管的多晶硅膜上設(shè)置的硅化物膜的膜厚還要薄的硅化物膜。根據(jù)這樣的構(gòu)成，由于不只是邏輯晶體管，在存儲(chǔ)器晶體管中也能夠降低柵電極的寄生電阻，所以實(shí)現(xiàn)更高速地動(dòng)作的存儲(chǔ)器混裝半導(dǎo)體裝置成為可能。
在本發(fā)明的存儲(chǔ)器混裝半導(dǎo)體裝置中，優(yōu)選在存儲(chǔ)器晶體管的源/漏擴(kuò)散層內(nèi)，注入從氮、氬、氖、砷、硅以及鍺之中選擇的雜質(zhì)。通過采用這樣的構(gòu)成，確實(shí)能夠使在存儲(chǔ)器晶體管形成的硅化物膜的膜厚比在邏輯晶體管中形成的硅化物膜的膜厚還要薄。
在本發(fā)明的存儲(chǔ)器混裝半導(dǎo)體裝置中，優(yōu)選存儲(chǔ)器部是DRAM或者ROM。
有關(guān)本發(fā)明的第一存儲(chǔ)器混裝半導(dǎo)體裝置的制造方法，用于制造在共同的半導(dǎo)體襯底上設(shè)置了包括存儲(chǔ)器晶體管的存儲(chǔ)器部和包括邏輯晶體管的邏輯部的存儲(chǔ)器混裝半導(dǎo)體裝置，包括工序(a)，在半導(dǎo)體襯底上分別形成存儲(chǔ)器晶體管以及邏輯晶體管的源/漏擴(kuò)散層；工序(b)，采用覆蓋邏輯部的注入掩模，至少在存儲(chǔ)器晶體管的源/漏擴(kuò)散層內(nèi)注入硅化物反應(yīng)抑制用雜質(zhì)的離子；和工序(c)，在除去注入掩模的狀態(tài)下，在邏輯晶體管以及存儲(chǔ)器晶體管的各源/漏擴(kuò)散層上形成硅化物膜；在存儲(chǔ)器晶體管的源/漏擴(kuò)散層上形成的硅化物膜比在邏輯晶體管的源/漏擴(kuò)散層上形成的硅化物膜的膜厚還要薄。
根據(jù)第一存儲(chǔ)器混裝半導(dǎo)體裝置的制造方法，因?yàn)榘ú捎酶采w邏輯部的注入膜，在存儲(chǔ)器晶體管的至少源/漏擴(kuò)散層內(nèi)注入硅化物反應(yīng)抑制用雜質(zhì)離子的工序，所以在存儲(chǔ)器晶體管的源/漏擴(kuò)散層內(nèi)抑制硅化物的反應(yīng)成為可能。即能使在存儲(chǔ)器晶體管的源/漏擴(kuò)散層上形成的硅化物膜的膜厚比在邏輯晶體管的源/漏擴(kuò)散層上形成的硅化物膜的膜厚還要薄。其結(jié)果，可以制造包括不降低邏輯晶體管的性能，向襯底的泄漏以及寄生電阻小，低電力消耗且高速動(dòng)作的存儲(chǔ)器晶體管的存儲(chǔ)器晶體管混裝半導(dǎo)體裝置。
在第一存儲(chǔ)器混裝半導(dǎo)體裝置的制造方法中，優(yōu)選在工序(a)中，在半導(dǎo)體襯底上分別進(jìn)一步形成存儲(chǔ)器晶體管以及邏輯晶體管的成為柵電極的、表面露出的多晶硅膜；在工序(b)中，也向存儲(chǔ)器晶體管的成為柵電極的多晶硅膜內(nèi)注入硅化物反應(yīng)抑制用雜質(zhì)的離子；在工序(c)中，也在邏輯晶體管以及存儲(chǔ)器晶體管的成為各柵電極的各個(gè)多晶硅膜上分別形成硅化物膜；在存儲(chǔ)器晶體管的成為柵電極的多晶硅膜上形成的硅化物膜比在邏輯晶體管的成為柵電極的多晶硅膜上形成的硅化物膜的膜厚還要薄。
通過這樣的構(gòu)成，不只是邏輯晶體管，在存儲(chǔ)器晶體管中由于也能將柵電極硅化物化，確實(shí)能夠降低寄生電阻，其結(jié)果，制造更高速的存儲(chǔ)器混裝半導(dǎo)體裝置成為可能。
在第一存儲(chǔ)器混裝半導(dǎo)體裝置的制造方法中，優(yōu)選硅化物反應(yīng)抑制用雜質(zhì)的離子是從氮、氬、氖、砷、硅以及鍺之中選擇的雜質(zhì)的離子。根據(jù)這樣的構(gòu)成，在存儲(chǔ)部中確實(shí)抑制硅化物化是可能的，在存儲(chǔ)器部形成的硅化物的膜厚能比在邏輯部形成的硅化物膜的膜厚還要薄。
有關(guān)本發(fā)明的第二存儲(chǔ)器混裝半導(dǎo)體裝置的制造方法，用于制造在共同的半導(dǎo)體襯底上設(shè)置了包括存儲(chǔ)器晶體管的存儲(chǔ)器部和包括邏輯晶體管的邏輯部的存儲(chǔ)器混裝半導(dǎo)體裝置，包括工序(a)，在半導(dǎo)體襯底上分別形成存儲(chǔ)器晶體管以及邏輯晶體管的源/漏擴(kuò)散層；工序(b)，形成至少覆蓋存儲(chǔ)器晶體管的源/漏擴(kuò)散層，在邏輯部的上方具有開口的硅化物反應(yīng)抑制用絕緣膜；和工序(c)，在形成硅化物反應(yīng)抑制用絕緣膜的狀態(tài)下，在邏輯部以及存儲(chǔ)部上堆積金屬膜，通過硅化物化反應(yīng)，在邏輯晶體管以及存儲(chǔ)器晶體管的各源/漏擴(kuò)散層上形成硅化物膜；在存儲(chǔ)器晶體管的源/漏擴(kuò)散層上形成的硅化物膜比在邏輯晶體管的源/漏擴(kuò)散層上形成的硅化物膜的膜厚還要薄。
根據(jù)第二存儲(chǔ)器半導(dǎo)體裝置的制造方法，因?yàn)榘ǜ采w存儲(chǔ)器部，形成在邏輯部的上方具有開口的硅化物反應(yīng)抑制用絕緣膜的工序，所以能抑制在存儲(chǔ)器部的硅化物反應(yīng)。因此，能使在存儲(chǔ)器晶體管的源/漏擴(kuò)散層上形成的硅化物膜比在邏輯晶體管的源/漏擴(kuò)散層上形成的硅化物膜的膜厚還要薄。其結(jié)果，制造包括不降低邏輯晶體管的性能，向襯底的泄漏以及寄生電阻小，低電力消耗且高速地動(dòng)作的存儲(chǔ)器晶體管的存儲(chǔ)器晶體管混裝半導(dǎo)體裝置成為可能。
在第二存儲(chǔ)器混裝半導(dǎo)體裝置的制造方法中，優(yōu)選在工序(a)中，在半導(dǎo)體襯底上分別進(jìn)一步形成存儲(chǔ)器晶體管以及邏輯晶體管的成為柵電極的、表面露出的多晶硅膜；在工序(b)中，也在存儲(chǔ)器晶體管的成為柵電極的多晶硅膜上形成硅化物反應(yīng)抑制用絕緣膜；在工序(c)中，也在邏輯晶體管以及存儲(chǔ)器晶體管的成為各柵電極的各多晶硅膜上分別形成硅化物膜；在存儲(chǔ)器晶體管的成為柵電極的多晶硅膜上形成的硅化物膜比在邏輯晶體管的成為柵電極的多晶硅膜上形成的硅化物膜的膜厚還要薄。
根據(jù)這樣的構(gòu)成，不只是邏輯晶體管，在存儲(chǔ)器晶體管中由于也能將柵電極硅化物化，確實(shí)能夠降低寄生電阻，其結(jié)果，制造更高速的存儲(chǔ)器混裝半導(dǎo)體裝置成為可能。
在第二存儲(chǔ)器混裝半導(dǎo)體裝置的制造方法中，優(yōu)選硅化物反應(yīng)抑制用絕緣膜是氧化膜。通過這樣的構(gòu)成，在存儲(chǔ)器部確實(shí)能抑制硅化物化，可以讓在存儲(chǔ)器部形成的硅化物膜的膜厚比在邏輯部形成的硅化物膜的膜厚還要薄。
根據(jù)本發(fā)明的存儲(chǔ)器混裝半導(dǎo)體裝置及其制造方法，在維持邏輯晶體管性能的同時(shí)，可以降低存儲(chǔ)器晶體管的泄漏以及使動(dòng)作高速化，能夠?qū)崿F(xiàn)高速、大容量且電力消耗少的存儲(chǔ)器混裝半導(dǎo)體裝置及其制造方法。


圖1表示有關(guān)第一實(shí)施方式的存儲(chǔ)器混裝半導(dǎo)體裝置的制造工序的剖面圖。
圖2表示有關(guān)第一實(shí)施方式的存儲(chǔ)器混裝半導(dǎo)體裝置的制造工序的剖面圖。
圖3表示有關(guān)第一以往例的存儲(chǔ)器混裝半導(dǎo)體裝置的構(gòu)造的剖面圖。
圖4表示有關(guān)第二以往例的存儲(chǔ)器混裝半導(dǎo)體裝置的構(gòu)造的剖面圖。
圖中1-硅襯底，2-p阱區(qū)域，3-n阱區(qū)域，4-三重p阱區(qū)域，5-n型隱埋區(qū)域，7-元件分離區(qū)域，10-柵電極，11-柵電極，12-硅化物膜，13-硅化物膜(上部電極)，14-柵絕緣膜，15-多晶硅膜(下部電極)，16-多晶硅膜(下部電極)，17-源/漏擴(kuò)散層，18-側(cè)壁，19-源/漏擴(kuò)散層，21-柵電極，22-硅化物膜，23-硅化物膜(上部電極)，26-多晶硅膜(下部電極)，26x-離子注入部，27-源/漏擴(kuò)散層，27x-離子注入部，31-鈷膜，32-氧化膜。
具體實(shí)施例方式
(第一實(shí)施方式)圖1(a)～圖1(d)表示按工序順序的有關(guān)本發(fā)明第一實(shí)施方式的DRAM混裝半導(dǎo)體裝置的制造方法各工序的剖面狀態(tài)。如同圖所示，第一實(shí)施方式的存儲(chǔ)器混裝半導(dǎo)體裝置是在共同的半導(dǎo)體襯底1上配置了包括邏輯晶體管的邏輯部Rlogc和包括作為DRAM存儲(chǔ)器單元的一部分的晶體管(存儲(chǔ)器晶體管)的存儲(chǔ)器部Rdram。還有，同圖中表示了邏輯晶體管采用p溝道型晶體管(pMISFET)和n溝道型晶體管(nMISFET)兩種，存儲(chǔ)器晶體管采用n溝道型晶體管的情況下的構(gòu)造。
首先，在圖1(a)所示的工序中，在摻雜了p型雜質(zhì)的半導(dǎo)體襯底1的表面區(qū)域上，形成劃分活性區(qū)域的元件分離區(qū)域7(STI)之后，通過周知的方法，在規(guī)定的位置分別形成p阱區(qū)域2、n阱區(qū)域3、三重p阱區(qū)域4以及n型隱埋擴(kuò)散區(qū)域5。只是n型隱埋擴(kuò)散區(qū)域5不是必須形成的。
接著在活性區(qū)域中，在半導(dǎo)體襯底上，形成由熱氧化膜構(gòu)成的柵絕緣膜14之后，在柵絕緣膜14上堆積多晶硅膜。然后，在多晶硅膜之中成為nMISFET的柵電極的區(qū)域上進(jìn)行n型雜質(zhì)(磷等)的離子注入之后，對(duì)多晶硅膜圖案化，形成邏輯部Rlogic的pMISFET的成為下部電極的多晶硅膜15、邏輯部Rlogc的nMISFET的成為下部電極的多晶硅膜16、存儲(chǔ)器部Rdram的nMISFET的成為下部電極的多晶硅膜26。
接著，利用覆蓋將要形成邏輯部Rlogc的nMISFET的區(qū)域以及存儲(chǔ)器部Rdram的抗蝕劑膜(圖中未表示)，在加速電壓為3keV、摻雜量為1×1014cm-2的條件下，進(jìn)行硼離子(B+)的注入，在n阱區(qū)域3形成邏輯部Rlogc的pMISFET的外延區(qū)。
另外，利用覆蓋將要形成邏輯部Rlogc的pMISFET的區(qū)域以及存儲(chǔ)器部Rdram的抗蝕劑膜(圖中未表示)，在加速電壓為5keV、摻雜量為1×1014cm-2的條件下，進(jìn)行砷離子(As+)的注入，在p阱區(qū)域2形成邏輯部Rlogc的nMISFET的外延區(qū)。
另外，利用覆蓋邏輯部Rlogc的抗蝕劑膜(圖中未表示)，在加速電壓為5keV、摻雜量為5×1013cm-2的條件下，進(jìn)行磷離子(P+)的注入，在三重p阱區(qū)域4形成存儲(chǔ)器晶體管(nMISFET)的LDD(Lightly DopedDrain輕摻雜漏)區(qū)域。此后，在襯底上堆積側(cè)壁用絕緣膜之后，進(jìn)行各向異性蝕刻，在多晶硅膜15以及多晶硅膜16的側(cè)面分別形成側(cè)壁18，在多晶硅膜26的側(cè)面形成側(cè)壁28。
接著，利用覆蓋將要形成邏輯部Rlogc的nMISFET的區(qū)域以及存儲(chǔ)器部Rdram的抗蝕劑膜(圖中未表示)，在加速電壓為5keV、摻雜量為4×1015cm-2的條件下，進(jìn)行硼離子(B+)的注入，形成邏輯部Rlogc的pMISFET的高濃度源/漏區(qū)域。
另外，利用覆蓋將要形成邏輯部Rlogc的pMISFET的區(qū)域以及存儲(chǔ)器部Rdram的抗蝕劑膜(圖中未表示)，在加速電壓為10keV、摻雜量為4×1015cm-2的條件下，進(jìn)行砷離子(As+)的注入，形成邏輯部Rlogc的nMISFET的高濃度源/漏區(qū)域。
接著，利用覆蓋邏輯部Rlogc的抗蝕劑膜(圖中未表示)，在加速電壓為10keV、摻雜量為4×1014cm-2的條件下，進(jìn)行As+離子(As+)的注入，將三重p阱區(qū)域4的表面部為了防止溝道效應(yīng)而非晶化之后，在加速電壓為10keV、摻雜量為4×1015cm-2的條件下，進(jìn)行磷離子(P+)的注入，形成存儲(chǔ)器晶體管(nMISFET)的高濃度源/漏區(qū)域。
此后，為了激活在各離子注入工序中注入的雜質(zhì)，在1050℃的溫度下進(jìn)行10秒鐘的熱處理(快速熱處理RTA)。由此，形成各MISFET的源/漏擴(kuò)散層17、19以及27的同時(shí)，多晶硅膜15成為p型柵電極，多晶硅膜16以及多晶硅膜26分別成為n型柵電極。
在本實(shí)施方式中，向邏輯部以及存儲(chǔ)器部的各個(gè)nMISFET的離子注入是采用不同的抗蝕劑掩模按照各自的離子注入條件進(jìn)行的，但也可以是采用相同的抗蝕劑掩模在同一注入條件下同時(shí)處理。
接著在圖1(b)所示的工序中，利用覆蓋邏輯部Rlogc的抗蝕劑膜Rel，只對(duì)存儲(chǔ)器部Rdram選擇性地將硅化物反應(yīng)抑制用的氮分子離子(N2+)在加速電壓為10keV摻雜量為4×1015cm-2的條件下注入，在源/漏擴(kuò)散層27以及多晶硅膜26內(nèi)分別形成作為非晶層的離子注入部27x、26x。此時(shí)，從源/漏擴(kuò)散層27以及多晶硅膜26的表面至離子注入部27x、26x的表面為止的深度約為20nm。
此時(shí)，除了氮分子離子(N2+)之外，進(jìn)行Ar、Ne、As、Si、Ge等的離子注入也能得到同樣的效果。另外，離子注入的適當(dāng)?shù)臈l件范圍為加速電壓為5keV～30keV，摻雜量為5×1014cm-2～5×1015cm-2。
接著在圖1(c)所示的工序中，在襯底上堆積厚度為10nm的鈷膜31。
接著在圖1(d)的工序中，在600℃的溫度下進(jìn)行30分鐘左右的熱處理，使硅和鈷產(chǎn)生反應(yīng)形成硅化物膜。接著，利用硫酸和過氧化氫液的混合液(SPM)等除去未反應(yīng)的鈷之后，進(jìn)行750℃、30秒鐘左右的熱處理，形成成為各個(gè)MISFET的柵電極的上部電極以及源/漏區(qū)域的一部分的鈷硅化物膜。
由此，在邏輯部Rlogc中，pMISFET的柵電極10是由作為下部電極的p型多晶硅膜15和作為上部電極的硅化物膜13構(gòu)成，nMISFET的柵電極11是由作為下部電極的n型多晶硅膜16和作為上部電極的硅化物膜13構(gòu)成。另外，pMISFET的源/漏區(qū)域是由p型的源/漏擴(kuò)散層19和硅化物膜12構(gòu)成，nMISFET的源/漏區(qū)域是由n型的源/漏擴(kuò)散層17和硅化物膜12構(gòu)成。
另一方面，在存儲(chǔ)器部Rdram中，存儲(chǔ)器晶體管的柵電極21是由作為下部電極的包含離子注入部26x的n型多晶硅膜26和作為上部電極的硅化物膜23構(gòu)成，另外存儲(chǔ)器晶體管的源/漏區(qū)域是由包含離子注入部27x的n型源/漏擴(kuò)散層27和硅化物膜22構(gòu)成的。
雖然省略了其后的工序的圖示，但還要經(jīng)過對(duì)襯底上的層間絕緣膜的形成、到達(dá)各源/漏區(qū)域的插拄的形成、對(duì)存儲(chǔ)器部Rdram的層間絕緣膜上的DRAM電容的形成、由層間絕緣膜絕緣的多層布線層的形成等，形成存儲(chǔ)器混裝半導(dǎo)體裝置。還有，在本實(shí)施方式中作為存儲(chǔ)器部形成了DRAM，但也可以形成ROM等。
根據(jù)本實(shí)施方式的半導(dǎo)體裝置的制造方法，由于通過在圖1(b)所示的工序中形成的由非晶層構(gòu)成的離子注入部27x、26x，阻止了存儲(chǔ)器晶體管的柵電極以及在源/漏擴(kuò)散層中的鈷擴(kuò)散，因而硅化物反應(yīng)被抑制。
在本實(shí)施方式中，由于離子注入部27x以及離子注入部26x是分別在深度為20nm左右的位置形成的，所以在邏輯晶體管的源/漏擴(kuò)散層17以及源/漏擴(kuò)散層19上能夠形成具有30nm左右的膜厚的比較厚的鈷硅化物膜，在存儲(chǔ)器晶體管的源/漏擴(kuò)散層27上能形成膜厚為20nm左右的被抑制的比較薄的鈷硅化物膜。其結(jié)果，由于在存儲(chǔ)器晶體管中實(shí)質(zhì)的接合變深，所以能夠抑制在存儲(chǔ)器晶體管中向襯底的接合泄漏。另外，同時(shí)，能夠抑制在邏輯部Rlogc中由于異常反應(yīng)的鈷硅化物的尖峰信號(hào)的產(chǎn)生。
也就是說，本實(shí)施方式的制造方法是通過只在存儲(chǔ)器晶體管注入硅化物反應(yīng)抑制用的氮分子離子等，在從表面開始至規(guī)定深度的區(qū)域?yàn)橹剐纬煞蔷Щ碾x子注入部之后，在存儲(chǔ)器部Rdram以及邏輯部Rlogc的兩部分采用SALICIDE技術(shù)進(jìn)行硅化物化。由此，因?yàn)槟芡ㄟ^離子注入部抑制在存儲(chǔ)器晶體管的源/漏擴(kuò)散層中的硅化物反應(yīng)，所以能使邏輯晶體管的硅化物膜的膜厚增厚的同時(shí)，能使存儲(chǔ)器晶體管的硅化物膜的膜厚減薄。其結(jié)果，在存儲(chǔ)器混裝半導(dǎo)體裝置中使邏輯晶體管的性能維持在以往的水平的同時(shí)，降低存儲(chǔ)器晶體管的接合泄漏，而且動(dòng)作的高速化成為可能。
在邏輯晶體管那樣的具有由n型多晶硅層和p型多晶硅層構(gòu)成的雙柵電極的晶體管中，在進(jìn)行這樣的硅化物膜的膜厚抑制時(shí)，在柵電極部分的n型多晶硅層和p型多晶硅層的邊界區(qū)域的硅化物膜由于被異常薄膜化，在進(jìn)行熱處理時(shí)，出現(xiàn)硅化物膜中的結(jié)晶粒的凝聚，會(huì)擔(dān)心邊界部分的硅化物膜出現(xiàn)斷線。
但是，在本實(shí)施方式中，只是對(duì)采用單一導(dǎo)電型(通常為n型)的柵電極的由DRAM存儲(chǔ)器單元或者由ROM存儲(chǔ)單元構(gòu)成的存儲(chǔ)器部的晶體管進(jìn)行硅化物膜的薄膜化。為此，n型多晶硅層和p型多晶硅層的邊界區(qū)域不存在，不會(huì)產(chǎn)生硅化物膜的異常薄膜化。因此，不會(huì)對(duì)存儲(chǔ)器混裝半導(dǎo)體裝置的可靠性產(chǎn)生影響，可以使動(dòng)作高速化。
(第二實(shí)施方式)圖2(a)～圖2(d)表示按工序順序的有關(guān)本發(fā)明第二實(shí)施方式的DRAM混裝半導(dǎo)體裝置的制造方法各工序的剖面狀態(tài)。如同圖所示，有關(guān)第二實(shí)施方式的存儲(chǔ)器混裝半導(dǎo)體裝置也和第一實(shí)施方式同樣，是在共同的半導(dǎo)體襯底1上配置了包括邏輯晶體管的邏輯部Rlogc和包括作為DRAM存儲(chǔ)器單元的一部分的晶體管(存儲(chǔ)器晶體管)的存儲(chǔ)器部Rdram。還有，同圖中表示了邏輯晶體管采用p溝道型晶體管(pMISFET)和n溝道型晶體管(nMISFET)兩種，存儲(chǔ)器晶體管采用n溝道型晶體管的情況下的構(gòu)造。
首先，在圖2(a)所示的工序中，根據(jù)在第一實(shí)施方式中說明的順序，進(jìn)行和圖1(a)所示的工序相同的工序，如圖2(a)所示，形成元件分離區(qū)域7(STI)、p阱區(qū)域2、n阱區(qū)域3、三重p阱區(qū)域4以及n型隱埋擴(kuò)散區(qū)域5、柵絕緣膜14、各MISFET的多晶硅膜15、多晶硅膜16以及多晶硅膜26、各MISFET的側(cè)壁18以及側(cè)壁28、各MISFET的源/漏擴(kuò)散層17、源/漏擴(kuò)散層19以及源/漏擴(kuò)散層27。
接著在圖2(b)所示的工序中，通過采用了氧等離子體的氧化處理，在襯底上露出的硅化物層上形成厚度為1nm左右的氧化膜32。氧化物膜32的形成方法除了根據(jù)氧等離子體的氧化法之外，也可以采用通常的熱氧化法、濕處理后的自然氧化膜形成法、CVD法等。接著，通過采用覆蓋存儲(chǔ)器Rdram的抗蝕劑膜的濕蝕刻，將氧化物膜32之中存儲(chǔ)器部Rdram以外的區(qū)域中的部分選擇性地除去。
接著在圖2(c)所示的工序中，在邏輯部Rlogc中覆蓋露出的襯底的表面、在存儲(chǔ)器部Rdram中覆蓋氧化膜32那樣，堆積厚度為10nm的鈷膜31。
接著在圖2(d)所示的工序中，在600℃的溫度下進(jìn)行30分鐘左右的熱處理，使硅和鈷產(chǎn)生反應(yīng)形成硅化物膜。接著，利用硫酸和過氧化氫液的混合液(SPM)等除去未反應(yīng)的鈷之后，進(jìn)行750℃、30秒鐘左右的熱處理，形成成為各個(gè)MISFET的柵電極以及源/漏的一部分的鈷硅化物膜。此時(shí)，在存儲(chǔ)器部Rdram中，因?yàn)樵阝捘?1和硅層之間介入薄的氧化膜32，硅化物反應(yīng)被抑制，薄硅化物膜被形成。
由此，在邏輯部Rlogc中，pMISFET的柵電極10是由作為下部電極的p型多晶硅膜15和作為上部電極的硅化物膜13構(gòu)成，nMISFET的柵電極11是由作為下部電極的n型多晶硅膜16和作為上部電極的硅化物膜13構(gòu)成。pMISFET的源/漏區(qū)域是由p型的源/漏擴(kuò)散層19和硅化物膜12構(gòu)成，nMISFET的源/漏區(qū)域是由n型的源/漏擴(kuò)散層17和硅化物膜12構(gòu)成。
另一方面，在存儲(chǔ)器部Rdram中，存儲(chǔ)器晶體管的柵電極26是由作為下部電極的n型多晶硅膜16和作為上部電極的比較薄的硅化物膜23構(gòu)成的。另外，存儲(chǔ)器晶體管的源/漏區(qū)域是由n型的源/漏擴(kuò)散層27和比較薄的硅化物膜22構(gòu)成的。
雖然省略了其后的工序的圖示，但還要經(jīng)過對(duì)襯底上的層間絕緣膜的形成、到達(dá)各源/漏區(qū)域的插拄的形成、對(duì)存儲(chǔ)器部Rdram的層間絕緣膜上的DRAM電容的形成、由層間絕緣膜絕緣的多層布線層的形成等，形成存儲(chǔ)器混裝半導(dǎo)體裝置。還有，在本實(shí)施方式中作為存儲(chǔ)器部形成了DRAM，但也可以形成ROM等。
根據(jù)本實(shí)施方式的存儲(chǔ)器混裝半導(dǎo)體裝置的制造方法，通過在圖2(b)所示的工序中形成的氧化膜32，在圖2(c)所示的工序中由于鈷的擴(kuò)散在存儲(chǔ)器部Rdram被抑制，所以在存儲(chǔ)器晶體管的多晶硅膜26以及源/漏擴(kuò)散層27上硅化物反應(yīng)被抑制。其結(jié)果，在邏輯部Rlogc的源/漏擴(kuò)散層17以及源/漏擴(kuò)散層19上能形成具有30nm左右的膜厚的比較厚的鈷硅化物，在存儲(chǔ)器部Rlogc的源/漏擴(kuò)散層27上能形成膜厚被抑制在20nm左右的比較薄的鈷硅化物。其結(jié)果，由于在存儲(chǔ)器晶體管中實(shí)質(zhì)的接合能夠變深，能夠抑制向存儲(chǔ)器晶體管的襯底的接合泄漏。另外，在本實(shí)施方式中，在存儲(chǔ)器晶體管的源/漏擴(kuò)散層27上形成的硅化物膜22的膜厚通過調(diào)整氧化膜32的膜厚適當(dāng)?shù)剡M(jìn)行設(shè)定是可能的。
也就是說，本實(shí)施方式的制造方法在存儲(chǔ)器部Rdram由氧化膜覆蓋的狀態(tài)下，對(duì)于存儲(chǔ)器部Rdram以及邏輯部Rlogc的兩部分采用SALICIDE技術(shù)進(jìn)行硅化物化。由此，由于在存儲(chǔ)器晶體管的源/漏擴(kuò)散層中硅化物化由氧化膜被抑制，所以能使邏輯晶體管的硅化物膜厚增厚的同時(shí)，能使存儲(chǔ)器晶體管的硅化物膜厚減薄。由此，在存儲(chǔ)器混裝半導(dǎo)體裝置中，在存儲(chǔ)器混裝半導(dǎo)體裝置中使邏輯晶體管的性能維持在以往的水平的同時(shí)，降低存儲(chǔ)器晶體管的接合泄漏，而且動(dòng)作的高速化成為可能。
再有，這樣在進(jìn)行硅化物膜的膜厚抑制時(shí)，由于作為柵電極的上部電極的鈷硅化物膜的膜厚也變薄，在邏輯晶體管那樣的具有雙柵電極的情況時(shí)，在柵電極中擔(dān)心由凝集反應(yīng)(agglomeration)引起硅化物膜的斷線。但是，在本實(shí)施方式中，由于只是對(duì)只采用單一導(dǎo)電型(通常為n型)的柵電極的由DRAM存儲(chǔ)器單元或者由ROM存儲(chǔ)單元構(gòu)成的存儲(chǔ)器部的晶體管，抑制鈷硅化物膜的膜厚，n型多晶硅層和p型多晶硅層的邊界區(qū)域不存在，因而不會(huì)成為問題。
另外在上述第一以及第二實(shí)施方式中，任何一個(gè)都是在柵電極中包含的多晶硅膜上設(shè)置了鈷硅化物，但本發(fā)明并不限定于所述的實(shí)施方式。例如，各MIS晶體管的柵電極即使是多金屬柵、金屬柵和多晶硅柵等，通過適用本發(fā)明，能發(fā)揮和上述各實(shí)施方式相同的效果。此種情況下，在圖1(a)、圖2(a)所示的狀態(tài)下，只要在柵電極的最上層設(shè)置硅化物反應(yīng)阻止用的絕緣膜等即可。
(在工業(yè)上應(yīng)用的可能性)本發(fā)明的存儲(chǔ)器混裝半導(dǎo)體裝置，在維持邏輯晶體管的性能的同時(shí)，可以降低存儲(chǔ)器晶體管的泄漏以及使動(dòng)作高速化，由于能夠?qū)崿F(xiàn)高速、大容量而且電力消耗少的存儲(chǔ)器混裝半導(dǎo)體裝置以及其制造方法，所以作為包括DRAM或者ROM等的存儲(chǔ)器和高速CMOS邏輯電路的存儲(chǔ)器混裝半導(dǎo)體裝置等是有用的。
權(quán)利要求
1.一種存儲(chǔ)器混裝半導(dǎo)體裝置，在共同的半導(dǎo)體襯底上設(shè)置了包括存儲(chǔ)器晶體管的存儲(chǔ)器部和包括邏輯晶體管的邏輯部，其特征在于，所述邏輯晶體管包括在所述半導(dǎo)體襯底上設(shè)置的柵電極、和在所述半導(dǎo)體襯底內(nèi)形成的源/漏擴(kuò)散層；在該源/漏擴(kuò)散層上形成硅化物膜；所述存儲(chǔ)器晶體管包括在所述半導(dǎo)體襯底上設(shè)置的柵電極、和在所述半導(dǎo)體襯底內(nèi)形成的源/漏擴(kuò)散層；在該源/漏擴(kuò)散層上形成比在所述邏輯晶體管的源/漏擴(kuò)散層上形成的硅化物膜的膜厚還要薄的硅化物膜。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器混裝半導(dǎo)體裝置，其特征在于，所述邏輯晶體管的柵電極包括多晶硅膜、和在該多晶硅膜上設(shè)置的硅化物膜；所述存儲(chǔ)器晶體管的柵電極包括多晶硅膜、和在該多晶硅膜上設(shè)置的而且比在所述邏輯晶體管的多晶硅膜上設(shè)置的硅化物膜的膜厚還要薄的硅化物膜。
3.根據(jù)權(quán)利要求1或2所述的存儲(chǔ)器混裝半導(dǎo)體裝置，其特征在于，在所述存儲(chǔ)器晶體管的源/漏擴(kuò)散層內(nèi)，注入從氮、氬、氖、砷、硅以及鍺之中選擇的雜質(zhì)。
4.根據(jù)權(quán)利要求1或2所述的存儲(chǔ)器混裝半導(dǎo)體裝置，其特征在于，所述存儲(chǔ)器部是DRAM或者ROM。
5.一種存儲(chǔ)器混裝半導(dǎo)體裝置的制造方法，用于制造在共同的半導(dǎo)體襯底上設(shè)置了包括存儲(chǔ)器晶體管的存儲(chǔ)器部和包括邏輯晶體管的邏輯部的存儲(chǔ)器混裝半導(dǎo)體裝置，其特征在于，包括工序(a)，在所述半導(dǎo)體襯底上分別形成存儲(chǔ)器晶體管以及邏輯晶體管的源/漏擴(kuò)散層；工序(b)，采用覆蓋所述邏輯部的注入掩模，至少在所述存儲(chǔ)器晶體管的源/漏擴(kuò)散層內(nèi)注入硅化物反應(yīng)抑制用雜質(zhì)的離子；和工序(c)，在除去所述注入掩模的狀態(tài)下，在所述邏輯晶體管以及存儲(chǔ)器晶體管的各源/漏擴(kuò)散層上形成硅化物膜；在所述存儲(chǔ)器晶體管的源/漏擴(kuò)散層上形成的硅化物膜比在所述邏輯晶體管的源/漏擴(kuò)散層上形成的硅化物膜的膜厚還要薄。
6.根據(jù)權(quán)利要求5所述的存儲(chǔ)器混裝半導(dǎo)體裝置的制造方法，其特征在于，在所述工序(a)中，在半導(dǎo)體襯底上分別進(jìn)一步形成所述存儲(chǔ)器晶體管以及邏輯晶體管的成為柵電極的、表面露出的多晶硅膜；在所述工序(b)中，也向所述存儲(chǔ)器晶體管的成為柵電極的所述多晶硅膜內(nèi)注入所述硅化物反應(yīng)抑制用雜質(zhì)的離子；在所述工序(c)中，也在所述邏輯晶體管以及所述存儲(chǔ)器晶體管的成為各柵電極的所述各個(gè)多晶硅膜上分別形成硅化物膜；在所述存儲(chǔ)器晶體管的成為柵電極的所述多晶硅膜上形成的硅化物膜比在所述邏輯晶體管的成為柵電極的多晶硅膜上形成的硅化物膜的膜厚還要薄。
7.根據(jù)權(quán)利要求5或6所述的存儲(chǔ)器混裝半導(dǎo)體裝置的制造方法，其特征在于，所述硅化物反應(yīng)抑制用雜質(zhì)的離子是從氮、氬、氖、砷、硅以及鍺之中選擇的雜質(zhì)的離子。
8.一種存儲(chǔ)器混裝半導(dǎo)體裝置的制造方法，用于制造在共同的半導(dǎo)體襯底上設(shè)置了包括存儲(chǔ)器晶體管的存儲(chǔ)器部和包括邏輯晶體管的邏輯部的存儲(chǔ)器混裝半導(dǎo)體裝置，其特征在于，包括工序(a)，在所述半導(dǎo)體襯底上分別形成存儲(chǔ)器晶體管以及所述邏輯晶體管的源/漏擴(kuò)散層；工序(b)，形成至少覆蓋所述存儲(chǔ)器晶體管的源/漏擴(kuò)散層，在所述邏輯部的上方具有開口的硅化物反應(yīng)抑制用絕緣膜；和工序(c)，在形成所述硅化物反應(yīng)抑制用絕緣膜的狀態(tài)下，在所述邏輯部以及所述存儲(chǔ)部上堆積金屬膜，通過硅化物化反應(yīng)，在所述邏輯晶體管以及存儲(chǔ)器晶體管的各源/漏擴(kuò)散層上形成硅化物膜；在所述存儲(chǔ)器晶體管的源/漏擴(kuò)散層上形成的硅化物膜比在所述邏輯晶體管的源/漏擴(kuò)散層上形成的硅化物膜的膜厚還要薄。
9.根據(jù)權(quán)利要求8所述的存儲(chǔ)器混裝半導(dǎo)體裝置的制造方法，其特征在于，在所述工序(a)中，在半導(dǎo)體襯底上分別進(jìn)一步形成所述存儲(chǔ)器晶體管以及所述邏輯晶體管的成為柵電極的、表面露出的多晶硅膜；在所述工序(b)中，也在所述存儲(chǔ)器晶體管的成為柵電極的多晶硅膜上形成所述硅化物反應(yīng)抑制用絕緣膜；在所述工序(c)中，也在所述邏輯晶體管以及存儲(chǔ)器晶體管的成為各柵電極的各多晶硅膜上分別形成硅化物膜；在所述存儲(chǔ)器晶體管的成為柵電極的所述多晶硅膜上形成的硅化物膜比在所述邏輯晶體管的成為柵電極的所述多晶硅膜上形成的硅化物膜膜厚還要薄。
10.根據(jù)權(quán)利要求8或9所述的存儲(chǔ)器混裝半導(dǎo)體裝置的制造方法，其特征在于，所述硅化物反應(yīng)抑制用絕緣膜是氧化膜。
全文摘要
提供一種存儲(chǔ)器混裝半導(dǎo)體裝置，在共同的半導(dǎo)體襯底(1)上設(shè)置包括存儲(chǔ)器晶體管的存儲(chǔ)器部(Rdram)和包括邏輯晶體管的邏輯部(Rlogc)。邏輯晶體管包括在半導(dǎo)體襯底上設(shè)置的柵電極(11)和在半導(dǎo)體襯底內(nèi)形成的源/漏擴(kuò)散層(17)，在該源/漏擴(kuò)散層(17)上形成硅化物膜(12)。另一方面，存儲(chǔ)器晶體管包括在半導(dǎo)體襯底上設(shè)置的柵電極(21)和在半導(dǎo)體襯底內(nèi)形成的源/漏擴(kuò)散層(27)。在此源/漏擴(kuò)散層(27)上形成比在邏輯晶體管的源/漏擴(kuò)散層(17)上形成的硅化物膜(12)膜厚還要薄的硅化物膜(22)。由此，在維持邏輯晶體管的性能的同時(shí)，可以降低存儲(chǔ)器晶體管的泄漏以及使動(dòng)作高速化。
文檔編號(hào)H01L21/8234GK1614785SQ20041009228
公開日2005年5月11日 申請(qǐng)日期2004年11月5日 優(yōu)先權(quán)日2003年11月7日
發(fā)明者中林隆 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社