專利名稱：半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種能夠抑制電源電壓變化的半導(dǎo)體集成電路器件。
背景技術(shù)：
隨著顯微技術(shù)的快速發(fā)展，半導(dǎo)體集成電路的集成密度近些年來不斷增加，整個系統(tǒng)的功耗也趨于增加。由于現(xiàn)在依然保持這種趨勢，因此在半導(dǎo)體集成電路器件中非常需要更低的功耗。
作為降低功耗的技術(shù)，可以采用的一種是，控制一個半導(dǎo)體芯片上形成的多個塊的電源。然而，對于控制多個塊的電源，現(xiàn)在需要通過抑制塊與塊的電源電位變化將電源一致地提供到每個塊的技術(shù)。在這種情況中，塊是指如邏輯電路的電路組件和由如觸發(fā)器并具有固定功能的多個邏輯元件或存儲元件組成的存儲陣列。
如圖8所示，常規(guī)的半導(dǎo)體集成電路器件包括半導(dǎo)體芯片1001、周圍排列有電源接線的主系統(tǒng)塊1022、周圍同樣排列有電源接線的子系統(tǒng)塊1023a和1023b，饋線端子V1-V8以及開關(guān)元件S11-17和S21-24。
如圖9所示，每個開關(guān)元件S11-17和S21-24由P型MOS晶體管T1和T2、電阻器R1和R2以及輸出端子VDD0、VDD1以及VDD2形成。
在圖8中，經(jīng)由開關(guān)元件S11-17將電源電位VDD提供到形成在半導(dǎo)體芯片1001的主系統(tǒng)塊1022，經(jīng)由開關(guān)元件S21-24將電源電位VDD提供到子系統(tǒng)塊1023b。
例如，假設(shè)形成每個開關(guān)元件S21-24的P型MOS晶體管T1將導(dǎo)通/截止溝道的閾值電壓設(shè)置為0.75V，作為施加在柵極-源極兩端的電壓，并且假設(shè)形成每個開關(guān)元件S11-17的P型MOS晶體管T2將導(dǎo)通/截止溝道的閾值電壓設(shè)置為1.0V，作為施加在柵極-源極兩端的電壓。
假設(shè)此時電源電位VDD與地電位GND之間的電位差為4V，那么每一個P型MOS晶體管T1和T2的柵極-源極兩端上的電壓達到1.0V，從而使P型MOS晶體管T1導(dǎo)通并使P型MOS晶體管T2截止。因此，電源電位VDD提供到子系統(tǒng)塊1023a和1023b，由此每個塊變?yōu)椴僮鳡顟B(tài)。然而，電源電位VDD沒有提供到主系統(tǒng)塊1022，由此主系統(tǒng)塊1022變?yōu)椴徊僮鳌?br> 假設(shè)電源電位VDD與地電位GND之間的電位差為5V，那么P型MOS晶體管T1和T2的每一個的柵極-源極兩端上的電壓達到1.25V，從而使P型MOS晶體管T1和T2導(dǎo)通。由此電源電位VDD提供到主系統(tǒng)塊1022以及子系統(tǒng)塊1023a和1023b，所以每個塊都操作。
由此，通過改變由外部提供的一種電源電位VDD的值使連接到電源接線1022、1023a以及1023b的開關(guān)元件S11-S24導(dǎo)通/截止，可以控制每個塊的操作或不操作狀態(tài)，由此通過僅操作所要求的塊，降低了功耗。(例如，參見JP-A-5-21713(3-4頁，圖3-4)1)。
采用以上的常規(guī)布局，總是由饋線端子V1-V8經(jīng)由開關(guān)元件S11-17和S21-24向塊1022和塊1023b提供電源。
因此，當電源電位VDD提供到饋線端子V1-V8時，由于開關(guān)元件S11-17和S21-24的電阻造成了電壓降。當電源電位到達每個塊時，例如在主系統(tǒng)塊1022中變成VDD-α，在子系統(tǒng)塊1023b中變成VDD-β(α≠β)，由于到達各塊的電源電位得到了不同的值，因此此時的問題是塊與塊的電源電位趨于不同。
為了借助開關(guān)元件減少電壓降，需要降低開關(guān)元件的電阻。因此，不得不使用由具有更大源極-漏極寬度的P型MOS晶體管形成的開關(guān)元件，并且存在不僅開關(guān)元件的尺寸增加而且半導(dǎo)體芯片100的整個面積增加的問題。
發(fā)明概述為解決以上問題，本發(fā)明的一個目的是提供一種半導(dǎo)體集成電路器件，其中電源直接由饋線端子提供到每個塊，并且同樣經(jīng)由設(shè)置在各塊之間的開關(guān)電路由另一饋線端子提供電源，由此抑制了塊與塊的電源電位變化以及到達每個塊的電源電位的電壓降。
為了解決以上問題，根據(jù)本發(fā)明的半導(dǎo)體集成電路器件具有用于劃分一個集成電路的多個塊、將兩種電源電位中的一種提供到每個塊的電源接線、以及連接至少兩個電源接線的開關(guān)電路。
由此可以抑制塊與塊之間的電源電位變化以及到達每個塊的電源電位的電壓降。
采用根據(jù)本發(fā)明的半導(dǎo)體集成電路器件，可以抑制塊與塊的電源電位變化以及每個塊內(nèi)的電源電位的電壓降，而不增加半導(dǎo)體芯片的面積。


圖1為根據(jù)本發(fā)明實施例1的半導(dǎo)體集成電路器件的平面圖。
圖2為根據(jù)本發(fā)明實施例1的開關(guān)電路的電路圖。
圖3為根據(jù)本發(fā)明實施例1的另一開關(guān)電路的電路圖。
圖4為根據(jù)本發(fā)明實施例2的開關(guān)電路的電路圖。
圖5為根據(jù)本發(fā)明實施例2的開關(guān)電路的電路圖。
圖6為根據(jù)本發(fā)明實施例3的開關(guān)電路的電路圖。
圖7為根據(jù)本發(fā)明實施例4的半導(dǎo)體集成電路器件的平面圖。
圖8為常規(guī)的半導(dǎo)體集成電路器件的平面圖。
圖9為常規(guī)的開關(guān)元件的電路圖。
優(yōu)選實施例為了實現(xiàn)以上目的，根據(jù)本發(fā)明的半導(dǎo)體集成電路器件具有用于劃分一個集成電路的多個塊、將兩種電源電位中的一種提供到每個塊的電源接線、以及連接至少兩個電源接線的開關(guān)電路，由此可以抑制塊與塊的電源電位變化以及到達每個塊的電源電位的電壓降。
由于根據(jù)本發(fā)明的開關(guān)電路設(shè)置在至少兩個塊的之間或附近，因此可以避免所不需要的電源接線周圍的拉線(drawing-around)，并且開關(guān)電路的排列區(qū)可以最小化，由此可以抑制由于插入開關(guān)電路造成的半導(dǎo)體芯片總面積的增加。
根據(jù)本發(fā)明的開關(guān)電路具有連接到電源接線的電源連接端子、控制電源連接端子連接狀態(tài)的電源連接部分、以及控制電源連接部分的控制電路，由此僅通過控制電路就可以控制電源連接端子的連接狀態(tài)。
根據(jù)本發(fā)明的控制電路具有控制端子和NAND(與非)電路，由此僅通過控制控制端子就可以控制電源連接端子的連接狀態(tài)。
根據(jù)提供到各塊的電源電位的狀態(tài)，排列根據(jù)本發(fā)明的控制電路以控制電源連接部分，由此可以控制電源連接部分，而不用提供由外部到控制電路的額外接線。
排列根據(jù)本發(fā)明的控制電路，以根據(jù)塊與塊的電信號控制電源連接部分，除非電信號由一側(cè)上的塊輸出，由于電源連接部分沒有連接到電源接線，由此抑制了功耗。
由于P型MOS晶體管用于形成根據(jù)本發(fā)明的電源連接部分，因此可以用更少量的元件形成開關(guān)電路，由此可以減少半導(dǎo)體芯片的面積。
傳輸(transfer)門用于形成根據(jù)本發(fā)明的電源連接部分。
根據(jù)本發(fā)明，即使當至少一個塊處于休眠模式狀態(tài)時，經(jīng)由休眠模式狀態(tài)中的塊和操作中的塊之間的開關(guān)電路，電源可以由休眠模式狀態(tài)中的塊提供到操作中的塊。
根據(jù)本發(fā)明，由于至少兩個塊由控制塊控制的存儲塊和控制塊形成，因此可以抑制在大的存儲塊中產(chǎn)生電壓降。
根據(jù)本發(fā)明的開關(guān)電路具有連接到電源接線的電源連接端子、控制兩個電源連接端子連接狀態(tài)的電容生成部分、控制電容生成部分連接到電源連接端子的狀態(tài)的控制電路、控制電容生成部分狀態(tài)的第一控制端子、以及控制電容生成部分連接到電源連接端子的第二控制端子，由此柵極電容可以形成在電容生成部分中，由此電源電位可以穩(wěn)定地提供到每個塊，同時不需要再提供用于穩(wěn)定電源的電容單元。由此，可以抑制塊與塊的電源電位變化以及電壓降。
根據(jù)本發(fā)明的開關(guān)電路具有連接到電源接線的電源連接端子、用于控制兩個電源連接端子連接狀態(tài)的電容生成部分、以及控制電容生成部分連接到電源連接端子的狀態(tài)的控制電路，由此使得電源連接端子能夠共同保持(hold)控制電容生成部分狀態(tài)的控制端子以及控制電容生成部分與電源連接端子之間的連接的控制端子，由于可以省卻除電源連接端子之外的任何其它元件，由此可以減少元件的數(shù)量以及半導(dǎo)體芯片的面積。而且，由于可以在電容生成部分中形成柵極電容，因此電源電位可以穩(wěn)定地提供到每個塊，而不需要再提供用于穩(wěn)定電源的電容單元。由此，可以抑制塊與塊的電源電位變化以及電壓降。
傳輸門電路可用于形成根據(jù)本發(fā)明的電容生成部分。
傳輸門電路也可用于形成根據(jù)本發(fā)明的控制電路。
由于本發(fā)明是使用半導(dǎo)體集成電路器件的電子設(shè)備，因此可以降低功耗。
下面參考附圖介紹本發(fā)明的各實施例。
(實施例1)
圖1為根據(jù)本發(fā)明的實施例1的半導(dǎo)體集成電路器件的平面圖；圖2為根據(jù)其實施例1的開關(guān)電路圖。
如圖1所示，半導(dǎo)體集成電路器件包括形成在半導(dǎo)體芯片1上作為塊2、3和4的集成電路、用于從半導(dǎo)體芯片1的外部提供電源電位的饋線端子5、6、7、8、9和10、用于將來自饋線端子5、6、7、8、9和10的電源電位提供到塊2、3和4的相互獨立的電源接線11、12和13、以及用于連接電源接線11、12和13中至少兩個的開關(guān)電路14和15。
如圖2所示，每個開關(guān)電路14和1 5包括連接到電源接線11、12和13的任何一個的電源連接端子16、17、18和19、作為控制電源連接端子16、17、18和19的連接狀態(tài)的電源連接部分的P型MOS晶體管20和21、作為控制P型MOS晶體管20和21的控制電路的NAND電路22、以及作為連接到NAND電路22的輸入端子的控制端子23和24。
在圖1和圖2中，進而，電源接線11用于連接塊2和饋線端子5、6和7；電源接線12用于連接塊3和饋線端子8和9；電源接線13用于連接塊4和饋線端子10。
開關(guān)電路14設(shè)置在塊2和塊3之間；電源連接端子16和17與控制端子23連接到電源接線11；電源連接端子18和19與控制端子24連接到電源接線12。
另一方面，開關(guān)電路15設(shè)置在塊2和塊4之間；電源連接端子16和17與控制端子23連接到電源線11；電源連接端子18和19與控制端子24連接到電源接線13。
在開關(guān)電路14和15中，NAND電路22的輸出端子連接到P型MOS晶體管20和21的柵極；P型MOS晶體管20和22的源極-漏極分別連接到電源連接端子16、17、18和19。
采用以上布局，電源電位VDD經(jīng)由電源接線11和13提供到塊2和塊4；地電位GND經(jīng)由電源接線12提供到塊3。
此時，電源電位VDD由控制端子23和24輸入到開關(guān)電路15的控制端子22，地電位GND由此輸出。由此，P型MOS晶體管20和21導(dǎo)通，從而電源接線11與電源接線13相連。
另一方面，對于開關(guān)電路14的NAND電路22，電源電位VDD由控制端子23提供，地電位GND也由控制端子24提供，同時，從其中的NAND電路22輸出電源電位VDD。由此，P型MOS晶體管20和21截止，從而電源接線11與電源接線12不相連。
換句話說，塊2和塊4處于連接狀態(tài)，而塊2和塊3處于未連接狀態(tài)。
當電源電位VDD提供到希望連接的塊2和塊4的電源接線11和13時，經(jīng)由開關(guān)電路15塊與塊電源接線變得可連接；換句話說，通過僅將必需的塊切換成操作狀態(tài)，降低功耗的嘗試變得可行。
因此，經(jīng)由開關(guān)電路15，通過其它的電源接線11或其它的電源接線13，可以補償從饋線端子5，6，7和10一直到電源連接端子16、17、18和19在塊中造成的電壓降，由此可以將穩(wěn)定的電源電位提供到塊。
通過在塊之間設(shè)置開關(guān)電路15，使如此連接的塊2和塊4的電源電位變得穩(wěn)定以抑制塊與塊的電源電位變化。而且，避免了所不需要的電源接線的周圍的拉線，并且開關(guān)電路的排列區(qū)可以最小化，由此可以抑制半導(dǎo)體芯片面積的增加。
由于塊與塊電源電位的不連續(xù)點是可消除的，可以容易地進行半導(dǎo)體芯片操作的時序檢驗。
由于根據(jù)本發(fā)明的該實施例NAND電路22和控制端子23和24用于形成具有連接到電源接線11、12和13的控制端子23和24的控制電路，因此通過僅控制控制端子23和24就可以使電源連接端子的連接可控制，而且不必提供從外部到控制電路的額外接線，就可以控制P型MOS晶體管20和21。
雖然已經(jīng)提到下列情況取決于根據(jù)本發(fā)明該實施例的提供到塊的電源電位的狀態(tài)，通過控制電路(NAND電路22和控制端子23和24)控制作為電源連接部分的P型MOS晶體管20和21，但是可以用信號檢測部分代替控制電路制成另一種布局，其中當電信號由一個塊傳送到另一塊時，通過信號檢測部分檢測信號以便將塊與塊的關(guān)系切換為連接狀態(tài)，由此通過將電源電位提供到塊則可以連接電源連接端子?？梢灾瞥捎忠环N布局，以便通過從外部將控制信號引入到控制端子23和24來控制P型MOS晶體管20和21。
雖然借助根據(jù)本發(fā)明本實施例的例子在每個開關(guān)電路14和15中示出了兩個P型MOS晶體管，但是可以采用僅一個或多于一個的P型MOS晶體管。
而且，可以使用傳輸門電路25和26以及反相器27代替P型MOS晶體管20和21形成圖3所示的根據(jù)本發(fā)明本實施例的開關(guān)電路14和15的每一個，并且可以獲得相同的效果。而且，也可以使用用于該目的的其它類型的柵極。
(實施例2)圖4涉及根據(jù)本發(fā)明實施例2在電容生成部分中形成開關(guān)電路的情形，其中除開關(guān)電路之外與圖1中類似的結(jié)構(gòu)元件給出了類似的參考數(shù)字并省略了相應(yīng)說明。
如圖4所示，每個開關(guān)電路14和15包括連接到電源接線11、12和13的任何一個的電源連接端子101、102、103和104、作為控制電源連接端子101、102、103和104連接狀態(tài)的電容生成部分的傳輸門電路105和106、作為用于控制傳輸門電路105和106連接到電源連接端子101、102、103和104狀態(tài)的控制電路的AND電路107、108、109和110、用于控制傳輸門電路105和106狀態(tài)的第一控制端子111、控制傳輸門電路105和106連接到電源連接端子101、102、103和104的第二控制端子112、以及反相器113。
在圖1和圖4中，進而，開關(guān)電路14設(shè)置在塊2和塊3之間；電源連接端子101和102以及第一控制端子111連接到電源接線11；電源連接端子103和104連接到電源接線12。
另一方面，開關(guān)電路15設(shè)置在塊2和塊4之間；電源連接端子101和102以及第一控制端子111連接到電源接線11；電源連接端子103和104連接到電源接線13。
在開關(guān)電路14和15中，AND電路107和108一側(cè)上的輸入端子連接到電源連接端子101和102；AND電路107和108另一側(cè)上的輸入端子連接到第二控制端子112；輸出端子連接到傳輸門電路105和106的源極或漏極。而且，AND電路109和110一側(cè)上的輸入端子連接到電源連接端子103和104；AND電路109和110另一側(cè)上的輸入端子連接到第二控制端子112；AND電路109和110的輸出端子連接到傳輸門電路105和106的源極或漏極。
進一步，在開關(guān)電路14和15中，傳輸門電路105和106的N型MOS晶體管的柵極連接到第一控制端子111。
采用以上布局，經(jīng)由電源接線11和13，電源電位VDD由饋線端子5，6，7和10提供到塊2和塊4；經(jīng)由電源接線12，地電位GND由饋線端子8和9提供到塊3。此外，地電位GND提供到開關(guān)電路14的第二控制端子112；電源電位VDD提供到開關(guān)電路15的第二控制端子112。
對于開關(guān)電路15的AND電路107、108、109和110，電源電位VDD從電源連接端子101、102、103和104以及從第二控制端子112提供，然后作為電源接線11和13的電位的電源電位VDD由此輸出。傳輸門電路105和106導(dǎo)通，由此連接電源接線11和電源接線13。換句話說，塊2和塊4處于連接狀態(tài)。
進而，經(jīng)由開關(guān)電路15通過其它的電源接線11或其它的電源接線13，可以補償由饋線端子5，6，7和10一直到電源連接端子101、102、103和104在塊中造成的電壓降，由此可以將穩(wěn)定的電源電位提供到塊。
通過在塊之間設(shè)置開關(guān)電路15，使如此連接的塊的電源電位變得穩(wěn)定以抑制塊與塊的電源電位變化。而且，避免了所不需要的電源接線的周圍的拉線，并且開關(guān)電路的排列區(qū)可以最小化，由此可以抑制半導(dǎo)體芯片面積的增加。
由于連續(xù)地連接了各塊而塊與塊電源電位沒有任何變化，因此可以容易地進行半導(dǎo)體芯片操作的時序檢驗。
另一方面，對于開關(guān)電路14的AND電路107和108，由電源連接端子101和102提供電源電位VDD，由第二控制端子112提供地電位GND，并且由其中的AND電路輸出地電位GND。而且，由電源連接端子103和104和第二控制端子112向AND電路109和110提供地電位GND，從AND電路輸出地電位GND。傳輸門電路105和106的N型MOS晶體管的源極-漏極以及襯底保持地電位GND，并且由于電源接線11的電源電位VDD施加到柵極，在傳輸門電路105和106的N型MOS晶體管的柵極氧化膜的下面生成柵極電容。
因此，開關(guān)電路14截止，盡管電源接線11和電源接線12沒有連接，由于生成了柵極電容，因此可以穩(wěn)定塊2的電源電位。換句話說，即使處于截止狀態(tài)，通過使柵極電容生成，也可以有效地利用開關(guān)電路。
由于如上所述作為電容生成部分的傳輸門電路105和106用于開關(guān)電路14和15，因此可以生成柵極電容，由此將電源電位穩(wěn)定地提供到每個塊。
進而，通過使開關(guān)電路14和15具有電容生成功能，不需要額外地提供此前提供的電容單元用于穩(wěn)定電源電位。由于元件的數(shù)量降低，從而由此減少了半導(dǎo)體芯片的面積。
即使根據(jù)本發(fā)明的該實施例改變提供到電源接線11、12和13以及第二控制端子112的電源電位值，也可以根據(jù)電源接線的電位的狀態(tài)以及具有可實現(xiàn)的相同效果的第二控制端子的狀態(tài)來連接電源接線并生成柵極電容。
在根據(jù)本發(fā)明的本實施例的開關(guān)電路14和15中，傳輸門電路可以用做AND電路107、108、109和110。而且，如圖5所示，代替AND電路107、108、109和110，傳輸門電路201和202、反相器203以及接線可以用于形成具有可實現(xiàn)的相同效果的開關(guān)電路。而且，可以使用用于該目的的任何其它柵極。
雖然借助根據(jù)本發(fā)明本實施例的例子，在每個開關(guān)電路14和15中示出了兩個P型MOS晶體管，但是可以采用僅一個或多于一個的P型MOS晶體管。
(實施例3)圖6示出了根據(jù)本發(fā)明實施例3的開關(guān)電路布局，其中，除開關(guān)電路之外的圖1中類似的結(jié)構(gòu)元件給出了類似的參考數(shù)字并省略了相應(yīng)說明。
如圖6所示，每個開關(guān)電路14和15包括連接到電源接線11、12和13的任何一個的電源連接端子301、302、303和304、作為用于控制電源連接端子101、102、103和104連接狀態(tài)的電容生成部分的傳輸門電路305和306、作為用于控制傳輸門電路305和306到電源連接端子301、302、303和304的連接狀態(tài)的控制電路307和308的傳輸門電路、以及反相器309和310。
在圖1和圖6中，開關(guān)電路14設(shè)置在塊2和塊3之間；電源連接端子301和302連接到電源接線11；電源連接端子303和304連接到電源接線12。
另一方面，開關(guān)電路15設(shè)置在塊2和塊4之間；電源連接端子301和302連接到電源接線11；電源連接端子303和304連接到電源接線13。
在開關(guān)電路14和15中，傳輸門電路305和306的N型MOS晶體管的柵極連接到電源連接端子301和302；控制電路303和304的N型MOS晶體管的柵極連接到電源連接端子303和304。
傳輸門電路305和306的漏極或源極連接到電源連接端子303和304；它們的另一極連接到控制電路307和308的N型MOS晶體管的漏極或源極。對于控制電路307和308的N型MOS晶體管的漏極或源極，那些沒有連接到傳輸門電路305和306的漏極或源極連接到電源連接端子301和302。
采用以上布局，電源電位VDD經(jīng)由電源接線11和13提供到塊2和塊4；地電位GND經(jīng)由電源接線12提供到塊3。
此時，由于N型MOS晶體管的漏極和源極為電源電位VDD，開關(guān)電路15的傳輸門電路305和306導(dǎo)通，從而電源接線11與電源接線13相連。換句話說，塊2和塊4處于連接狀態(tài)。
因此，經(jīng)由開關(guān)電路15，通過其它的電源接線11或其它的電源接線13，可以補償從饋線端子5，6，7和10一直到電源連接端子301、302、303和304在塊中造成的電壓降，由此可以將穩(wěn)定的電源電位提供到塊。而且，可以抑制由電壓降造成的功耗。
由于通過在塊之間設(shè)置開關(guān)電路15，如此連接的塊的電源電位變得穩(wěn)定，因此可以抑制塊與塊電源電位的變化。而且，由于塊與塊電源電位的不連續(xù)點可消除，可以容易地進行半導(dǎo)體芯片操作的時序檢驗。
另一方面，由于電源接線12的地電位GND施加到N型MOS晶體管的柵極，因此開關(guān)電路14的控制電路307和308截止。而且，傳輸門電路305和306的N型MOS晶體管的源極-漏極以及襯底保持地電位GND，并且由于電源接線11的電源電位VDD施加到柵極，在傳輸門電路305和306的N型MOS晶體管的柵極氧化膜的下面生成柵極電容。
因此，開關(guān)電路14截止，并且盡管電源接線11和電源接線12沒有連接，由于生成了柵極電容，因此可以穩(wěn)定塊2的電源電位。
由于如上所述作為電容生成部分的傳輸門電路305和306用于開關(guān)電路14和15，因此可以生成柵極電容，由此將電源電位穩(wěn)定地提供到每個塊。
進而，通過使開關(guān)電路14和15具有電容生成功能，不需要額外地提供此前提供的電容單元用于穩(wěn)定電源電位。由于元件的數(shù)量降低，從而由此減少了半導(dǎo)體芯片的面積。
根據(jù)本發(fā)明的本實施例，由于使得電源連接端子301、302、303和304能夠共同保持用于控制圖5中電容生成部分狀態(tài)的第一控制端子111以及用于控制電容生成部分和電源連接端子之間的連接的第二控制端子112，由此可以降低元件的數(shù)量。
(實施例4)圖7示出了本發(fā)明的實施例4，其中與圖1中類似的結(jié)構(gòu)元件給出了類似的參考數(shù)字并省略了相應(yīng)說明。
如圖7所示，作為形成在圖1所示的半導(dǎo)體芯片1上的塊2、3和4的集成電路可以用控制塊401以及由控制塊控制的存儲塊402和403代替。
這種情況下，證實可以有效地抑制在大面積存儲塊402和403中產(chǎn)生的電壓降。
而且，由于經(jīng)由開關(guān)電路讀取/寫入存儲器和控制塊401可以連接在一起，因此可以實現(xiàn)降低功耗。
順便提及，根據(jù)本發(fā)明的以上實施例，即使當至少一個塊處于休眠模式狀態(tài)時，也就是，在這種狀態(tài)，即雖然提供了電源電位但沒有進行塊與塊信號交換，經(jīng)由開關(guān)電路電源可以提供到操作的塊。
雖然根據(jù)本發(fā)明的以上實施例，例如VDD和地電位GND稱做兩種電源電位，但是可以采用任何兩種電源電位。
根據(jù)本發(fā)明的以上實施例，雖然指出了一到三個饋線端子對應(yīng)各塊的情況，但是僅通過一個饋線端子顯然可以抑制電源電壓變化。而且，可以提供不少于三個饋線端子并且在這種情況可以進一步減少電壓降。
根據(jù)本發(fā)明的以上實施例，就不增加半導(dǎo)體芯片的面積來說，作為形成在半導(dǎo)體芯片1上的塊的集成電路的數(shù)量可以為2或更多，并且以對應(yīng)于塊的數(shù)量的方式提供所需要數(shù)量的開關(guān)電路。
在上述根據(jù)本發(fā)明各實施例的半導(dǎo)體集成電路器件用于如個人計算機的電子設(shè)備的情況中，由于僅操作需要的部分并且由于穩(wěn)定的電源電壓可以提供到半導(dǎo)體集成電路器件，因此可以提供可抑制功耗的電子設(shè)備。
根據(jù)本發(fā)明的半導(dǎo)體集成電路器件不僅具有抑制塊與塊電源電位變化的效果，而且具有抑制一個塊中電源電位的電壓降，同時沒有增加半導(dǎo)體芯片的面積的效果，由此可用于抑制塊與塊的電源電壓等。
權(quán)利要求
1.一種半導(dǎo)體集成電路器件，被分成包括第一塊和第二塊的多個塊，包括第一電源接線，將電源電位提供到所述第一塊；第二電源接線，將電源電位提供到所述第二塊；以及開關(guān)電路，設(shè)置在所述第一電源接線和所述第二電源接線之間，并用于確定是否連接所述第一電源接線和所述第二電源接線。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中，僅經(jīng)由所述開關(guān)電路，所述第一電源接線連接到所述第二塊；僅經(jīng)由所述開關(guān)電路，所述第二電源接線連接到所述第一塊。
3.根據(jù)權(quán)利要求2的半導(dǎo)體集成電路器件，包括第一饋線端子，用于經(jīng)由所述第一電源接線將電源提供到所述第一塊，以及第二饋線端子，用于經(jīng)由所述第二電源接線將電源提供到所述第二塊。
4.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中，所述開關(guān)電路設(shè)置在所述第一塊和所述第二塊之間。
5.一種半導(dǎo)體集成電路器件，其中，所述開關(guān)電路具有第一電源連接端子，連接到所述第一電源接線；第二電源連接端子，連接到所述第二電源接線；電源連接部分，用于控制所述第一電源連接端子和所述第二電源連接端子的連接狀態(tài)，以及控制部分，用于控制所述電源連接部分。
6.根據(jù)權(quán)利要求5的半導(dǎo)體集成電路器件，其中，所述控制部分具有NAND電路。
7.根據(jù)權(quán)利要求5的半導(dǎo)體集成電路器件，按照提供到所述第一塊和/或所述第二塊的電源電位的狀態(tài)的比例，所述控制部分控制所述電源連接部分。
8.根據(jù)權(quán)利要求5的半導(dǎo)體集成電路器件，其中，響應(yīng)于所述第一塊和所述第二塊之間交換的電信號，所述控制部分控制所述電源連接部分。
9.根據(jù)權(quán)利要求5的半導(dǎo)體集成電路器件，其中，所述電源連接部分由P型MOS晶體管形成。
10.根據(jù)權(quán)利要求5的半導(dǎo)體集成電路器件，其中，所述電源連接部分由傳輸門電路形成。
11.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中，所述第一塊和所述第二塊中的至少一個可以設(shè)置為休眠模式。
12.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中，所述第一塊為控制塊；所述第二塊為由該控制塊控制的存儲塊。
13.根據(jù)權(quán)利要求5的半導(dǎo)體集成電路，其中，在所述第一電源接線和所述第二電源接線沒有連接的情況下，所述電源連接部分形成電容。
14.根據(jù)權(quán)利要求5的半導(dǎo)體集成電路，其中，在所述第一電源接線和所述第二電源接線沒有連接的情況下，所述電源連接部分是用于形成電容的傳輸門電路。
15.根據(jù)權(quán)利要求14的半導(dǎo)體集成電路，其中，所述控制部分具有連接到用于形成所述電容的所述傳輸門電路的傳輸門電路。
16.使用權(quán)利要求1的半導(dǎo)體集成電路器件的電子設(shè)備。
全文摘要
要抑制多個集成電路之中產(chǎn)生的電源電位變化以及到達每個塊的電源電位的電壓降。一種半導(dǎo)體集成電路器件，提供有作為塊2－4的集成電路、用于從饋線端子5－10向塊2－4提供電源電位V
文檔編號H01L21/822GK1585127SQ200410079439
公開日2005年2月23日 申請日期2004年8月23日 優(yōu)先權(quán)日2003年8月21日
發(fā)明者岸下景介 申請人:松下電器產(chǎn)業(yè)株式會社