專利名稱：場(chǎng)效應(yīng)晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及到MOS結(jié)構(gòu)(包括MIS結(jié)構(gòu))的場(chǎng)效應(yīng)晶體管，更確切地說(shuō)是涉及到具有改進(jìn)了的柵絕緣膜的場(chǎng)效應(yīng)晶體管及其制造方法。
背景技術(shù)：
圖1剖面圖示出了常規(guī)場(chǎng)效應(yīng)晶體管的器件結(jié)構(gòu)。圖1用舉例的方法示出了一種n溝道型場(chǎng)效應(yīng)晶體管。在圖1中，參考號(hào)1表示p型硅襯底；2表示隔離區(qū)；3表示p阱區(qū)；4表示n溝道，更具體地說(shuō)是摻有用來(lái)控制場(chǎng)效應(yīng)晶體管的閾值電壓的雜質(zhì)的區(qū)域；5表示SiO2等組成的柵絕緣膜；6表示由多晶硅膜等制成的柵電極；7表示源/漏區(qū)；8表示布線；而9表示層間絕緣膜。
在具有上述結(jié)構(gòu)的場(chǎng)效應(yīng)晶體管中，柵絕緣膜5由被柵電極6覆蓋的整個(gè)區(qū)域上的均勻的材料制成。從增強(qiáng)器件的電流驅(qū)動(dòng)功率的觀點(diǎn)出發(fā)，最好將柵絕緣膜5的介電常數(shù)設(shè)定為大的數(shù)值。然而，這就增大了柵電極6覆蓋源/漏區(qū)7的覆蓋部分的電容。覆蓋部分電容的增大意味著器件的寄生電容增大，這就增大了器件的延遲時(shí)間。亦即，器件的運(yùn)行速度降低了。特別是在與電源相反的pMOS部分和與地相反的nMOS部分存在鏡象電容的CMOS倒相器的情況下，這一問(wèn)題是嚴(yán)重的。
若柵絕緣膜由低介電常數(shù)的材料組成，則可以降低柵電極6與源/漏區(qū)7之間的覆蓋部分的電容。但當(dāng)柵絕緣膜由這種低介電常數(shù)材料組成時(shí)，器件的電流驅(qū)動(dòng)功率降低，并在這種情況下，器件的運(yùn)行速度也降低。而且，柵絕緣膜由低介電常數(shù)材料組成，意味著柵電極6控制溝道區(qū)中的電荷的控制能力降低。這就有增大短溝道效應(yīng)的進(jìn)一步的問(wèn)題。
如上所述，從降低柵電極與源/漏區(qū)之間的電容的觀點(diǎn)出發(fā)，柵絕緣膜的介電常數(shù)最好是低。但從抑制短溝道效應(yīng)和增強(qiáng)器件的電流驅(qū)動(dòng)功率的觀點(diǎn)出發(fā)，柵和溝道區(qū)之間的電容最好是大，因而柵絕緣膜的介電常數(shù)最好是大。在這種情況下，在常規(guī)器件中是不可能充分地抑制短溝道效應(yīng)并得到適當(dāng)?shù)碾娏黩?qū)動(dòng)功率，并同時(shí)充分地降低器件中的寄生電容的。這妨礙了器件高速運(yùn)行的實(shí)現(xiàn)。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種場(chǎng)效應(yīng)晶體管，它能夠具有高的電流驅(qū)動(dòng)功率和充分抑制短溝道效應(yīng)的功能，同時(shí)又抑制寄生電容和獲得高速運(yùn)行。
為了達(dá)到此目的，根據(jù)本發(fā)明的第一情況，提供了一種場(chǎng)效應(yīng)晶體管，它包含半導(dǎo)體襯底；制作在半導(dǎo)體襯底上的柵電極；制作在柵電極和半導(dǎo)體襯底之間的柵絕緣膜，此柵絕緣膜從柵電極的至少一個(gè)彼此相反的端部退出；制作在柵電極的至少一個(gè)彼此相對(duì)的側(cè)表面上的層間絕緣膜，使位于柵絕緣膜退出的側(cè)上的層間絕緣膜部分與半導(dǎo)體襯底接觸，并由柵電極、柵絕緣膜和襯底產(chǎn)生一個(gè)空洞；以及沿柵電極的彼此相對(duì)的側(cè)表面制作在半導(dǎo)體襯底表面部分中的源/漏區(qū)，此源/漏區(qū)具有位于柵電極緊鄰下方的相對(duì)的端部，各個(gè)相對(duì)的端部具有覆蓋柵電極的覆蓋區(qū)。
根據(jù)本發(fā)明的第二情況，提供了一種制造場(chǎng)效應(yīng)晶體管的方法，此方法包含下列步驟在半導(dǎo)體襯底上制作柵電極，在二者之間插入有柵絕緣膜；以與柵電極自對(duì)準(zhǔn)的方式，在半導(dǎo)體襯底的表面部分中制作源/漏區(qū)；從柵絕緣膜的至少一側(cè)清除部分柵絕緣膜；以及在部分柵絕緣膜被清除的區(qū)域制作介電常數(shù)比柵絕緣膜低的柵絕緣區(qū)，其中制作介電常數(shù)比柵絕緣膜低的柵絕緣區(qū)的步驟，包括從柵絕緣膜的至少一側(cè)清除柵絕緣膜部分的步驟之后，在半導(dǎo)體襯底上制作層間絕緣膜，以便覆蓋柵電極的步驟，此層間絕緣膜在柵絕緣膜部分被清除的區(qū)域形成作為柵絕緣區(qū)的空洞。
在本發(fā)明中，溝道區(qū)上的柵絕緣膜的介電常數(shù)最好被設(shè)定為大于通常使用的氧化硅膜的介電常數(shù)。這種柵絕緣膜的例子是氧化鈦膜、氮化硅膜、氮氧化硅膜、五氧化鉭膜、氧化鋯膜、氧化鉿膜、氧化鑭膜、氧化鋁膜、氧化釔膜、氧化鈧膜、以及前者的層狀/混合膜。若使用具有這種高介電常數(shù)的柵絕緣膜，則能夠有效地抑制短溝道效應(yīng)，并能夠?qū)崿F(xiàn)大電流驅(qū)動(dòng)能力。此外，在本發(fā)明中，源區(qū)和漏區(qū)上的柵絕緣膜的介電常數(shù)被設(shè)定為低于溝道區(qū)上的柵絕緣膜的介電常數(shù)。因此，寄生電容也被降低了。結(jié)果，能夠有效地抑制短溝道效應(yīng)，并能夠?qū)崿F(xiàn)高速運(yùn)行。
此外，借助于在源區(qū)或漏區(qū)上的柵絕緣膜中產(chǎn)生空洞，能夠進(jìn)一步減小源/漏區(qū)和柵電極之間的電容。結(jié)果，能夠更有效地抑制短溝道效應(yīng)，并能夠更有效地實(shí)現(xiàn)高速運(yùn)行。
下面描述借助于如本發(fā)明那樣利用高介電常數(shù)膜能夠用來(lái)抑制寄生電容的增大的有利的效應(yīng)。
圖2示出了單位寬度的寄生電容(借助于從總的負(fù)載電容減去柵電容(柵與溝道之間產(chǎn)生的)而得到的數(shù)值)對(duì)本發(fā)明的結(jié)構(gòu)和現(xiàn)有技術(shù)結(jié)構(gòu)中的柵絕緣膜的介電常數(shù)的依賴關(guān)系?！饦?biāo)記的曲線表示柵下方的絕緣膜均勻的情況下的介電常數(shù)(圖3A)，而△標(biāo)記的曲線表示柵下方的絕緣膜的介電常數(shù)僅僅在溝道上高，而在源/漏上的介電常數(shù)為3.9的情況(圖3B)。在二種情況下，橫坐標(biāo)表示溝道上的柵絕緣膜的介電常數(shù)，而縱坐標(biāo)表示單位柵寬度的寄生電容。
在圖3A和3B中，器件的參數(shù)被設(shè)定如下柵長(zhǎng)度＝50nm
柵與源/漏之間的覆蓋部分的長(zhǎng)度＝7nm柵絕緣膜的厚度＝1.5nm×高介電常數(shù)膜的介電常數(shù)/3.9阱的雜質(zhì)濃度＝1×1018cm-3。
圖2示出了△表示的寄生電容比之○表示的減小了大約30-40％。在根據(jù)這些例子的器件中，柵電容約為每微米1fF，而在△表示的情況下，總負(fù)載電容比之○表示的情況減小了大約10-20％?？紤]到延遲時(shí)間正比于負(fù)載電容的事實(shí)，圖3B所示結(jié)構(gòu)中的延遲時(shí)間比之圖3A所示的結(jié)構(gòu)減小了大約10-20％。換言之，用根據(jù)△表示的情況的結(jié)構(gòu)，能夠執(zhí)行更高速度的運(yùn)行。
在下列描述中將提出本發(fā)明的其它的目的和優(yōu)點(diǎn)，并從描述中部分明了，或可借助于實(shí)施本發(fā)明而弄清楚。利用以下具體指出的裝置和組合，可以實(shí)現(xiàn)和獲得本發(fā)明的目的和優(yōu)點(diǎn)。
結(jié)合在本說(shuō)明書中并組成本說(shuō)明書的一部分的附圖，示出了本發(fā)明的最佳實(shí)施例，并與上述一般描述和下述最佳實(shí)施例的詳細(xì)描述一起，用來(lái)解釋本發(fā)明的原理。


圖1剖面圖示出了常規(guī)MOS場(chǎng)效應(yīng)晶體管(FET)的器件結(jié)構(gòu)；圖2示出了單位寬度的寄生電容對(duì)柵絕緣膜的介電常數(shù)的依賴關(guān)系，對(duì)本發(fā)明與現(xiàn)有技術(shù)進(jìn)行了比較；圖3A示出了圖2中的現(xiàn)有技術(shù)的器件結(jié)構(gòu)；圖3B示出了圖2中的本發(fā)明的器件結(jié)構(gòu)；圖4剖面圖示出了根據(jù)本發(fā)明第一實(shí)施例的MOSFET的器件結(jié)構(gòu)；圖5A-5G剖面圖示出了根據(jù)第一實(shí)施例制造FET的工藝的各個(gè)步驟；圖6-10是包括柵電極的區(qū)域的剖面圖，示出了根據(jù)第一實(shí)施例的FET的柵絕緣膜的各種模式；圖11A-11E剖面圖示出了根據(jù)本發(fā)明第二實(shí)施例制造場(chǎng)效應(yīng)晶體管的工藝的各個(gè)步驟；圖12A和12B剖面圖示出了根據(jù)本發(fā)明第三實(shí)施例制造場(chǎng)效應(yīng)晶體管的工藝的各個(gè)步驟；圖13剖面圖示出了根據(jù)本發(fā)明第四實(shí)施例制造場(chǎng)效應(yīng)晶體管的工藝；圖14剖面圖示出了根據(jù)本發(fā)明第五實(shí)施例制造場(chǎng)效應(yīng)晶體管的工藝；圖15剖面圖示出了根據(jù)本發(fā)明第六實(shí)施例制造場(chǎng)效應(yīng)晶體管的工藝；而圖16剖面圖示出了根據(jù)本發(fā)明第七實(shí)施例制造場(chǎng)效應(yīng)晶體管的工藝。
具體實(shí)施例方式
(第一實(shí)施例)圖4剖面圖示出了根據(jù)本發(fā)明第一實(shí)施例的MOS場(chǎng)效應(yīng)晶體管(FET)的器件結(jié)構(gòu)。
在第一實(shí)施例中，用舉例的方法來(lái)描述n溝道MOSFET。若將雜質(zhì)的導(dǎo)電類型反過(guò)來(lái)，則n溝道MOSFET的所有描述都可以用于p溝道MOSFET。此外，若采用用諸如光刻之類的工藝僅僅在襯底中特定的區(qū)域注入雜質(zhì)的方法，則用互補(bǔ)場(chǎng)效應(yīng)晶體管能夠得到完全相同有利的效果。
用溝槽隔離方法在p型硅襯底101上制作隔離區(qū)102。p阱區(qū)103制作成被隔離區(qū)102圍繞。在p阱區(qū)103的表面部分中制作n溝道(用來(lái)控制FET的閾值電壓的雜質(zhì)注入?yún)^(qū))104。在溝道區(qū)104上制作由TiO2等組成的第一柵絕緣膜111。在第一柵絕緣膜111上制作多晶硅組成的柵電極106。在p阱區(qū)103的表面部分中制作源/漏區(qū)107，以便將溝道區(qū)104夾在中間。柵電極106被制作成可以局部地覆蓋源/漏區(qū)107。在源/漏區(qū)107與柵電極106之間的位置處，柵絕緣膜111被局部地清除。
在得到的結(jié)構(gòu)上制作層間絕緣膜109。層間絕緣膜109被均勻地填充在柵電極106與源/漏區(qū)107之間的柵絕緣膜111的局部被清除的部分中。填充在柵絕緣膜111的局部被清除的部分中的層間絕緣膜109部分，構(gòu)成第二柵絕緣膜109′。一方面用于源/漏區(qū)107與柵電極106之間的連接，另一方面用于布線的接觸孔，被提供在層間絕緣膜109中。布線108被制作在層間絕緣膜109上，以便填充各個(gè)接觸孔。
根據(jù)第一實(shí)施例的FET的特征是，柵絕緣膜的介電常數(shù)在其溝道區(qū)104上部分與其源/漏區(qū)107上部分之間變化。具體地說(shuō)，在其溝道區(qū)104上的部分中，柵絕緣膜(第一柵絕緣膜111)的介電常數(shù)高，因此保持了柵電極106用以控制溝道區(qū)104中的電荷的高控制能力。因此，能夠充分地抑制短溝道效應(yīng)，并獲得高的電流驅(qū)動(dòng)能力。另一方面，在其源/漏區(qū)107上的部分中，柵絕緣膜(第二柵絕緣膜109′)的介電常數(shù)小，因此，源/漏區(qū)107與柵電極106之間產(chǎn)生的電容被限制在小的數(shù)值，從而減小了寄生電容。
以下描述根據(jù)第一實(shí)施例的制造場(chǎng)效應(yīng)晶體管的方法。
如圖5A所示，用溝槽隔離方法，在p型硅襯底101上制作隔離區(qū)102。例如，在100keV和2.0×1013cm-2的條件下，將B離子注入到p阱制作區(qū)中，然后在1050℃下執(zhí)行30秒鐘的熱處理。這樣就制作了p阱區(qū)103。
然后，為了得到所需的閾值電壓，如圖5B所示，例如，在30keV和1.0×1013cm-2的條件下，將B離子注入到p阱區(qū)103中。這樣就控制了溝道區(qū)104的靠近表面部分的雜質(zhì)濃度。
在圖5C所示的后續(xù)步驟中，用諸如CVD(化學(xué)汽相淀積)的工藝，制作將成為第一柵絕緣膜的厚度為15nm的TiO2膜111。
在圖5D中，用LPCVD(低壓化汽相淀積)方法，在TiO2膜111上淀積厚度為200nm的多晶硅膜。用諸如RIE(反應(yīng)離子刻蝕)之類的各向異性腐蝕工藝對(duì)多晶硅膜進(jìn)行腐蝕，從而形成柵電極106。TiO2膜111也被各向異性腐蝕。
在圖5E所示的下一步驟中，例如，在50keV和5.0×1015cm-2的條件下，注入As離子，并對(duì)得到的結(jié)構(gòu)進(jìn)行熱處理。從而制作了源/漏區(qū)107。
在圖5F中，對(duì)TiO2膜111進(jìn)行諸如CDE化學(xué)干法腐蝕之類的各向同性腐蝕，以便可以清除位于源/漏區(qū)107上的部分TiO2膜111。
接著，如圖5G所示，用CVD方法淀積用作層間絕緣膜的厚度為500nm的氧化硅膜109，并在源/漏區(qū)107和柵電極106上用RIE方法制作接觸孔112。在此步驟中，制作氧化硅膜109，以便填充部分TiO2膜111被清除時(shí)所產(chǎn)生的空間。
接著，用諸如濺射的工藝，在硅襯底101的整個(gè)表面上制作含有1％的例如硅的厚度為300nm的Al膜。對(duì)此Al膜進(jìn)行諸如RIE的各向異性腐蝕，從而形成布線108。于是，制造了具有圖4所示結(jié)構(gòu)的場(chǎng)效應(yīng)晶體管。
本發(fā)明也可應(yīng)用于場(chǎng)效應(yīng)晶體管被制作成除了場(chǎng)效應(yīng)晶體管之外還包括諸如雙極晶體管或單電子晶體管之類的有源器件或諸如電阻器、二極管、電感器或電容器之類的無(wú)源器件的半導(dǎo)體器件的一部分的情況。而且，本發(fā)明同樣可以應(yīng)用于SOI(絕緣體上硅)器件。
在第一實(shí)施例中，As被用作形成n型半導(dǎo)體層的雜質(zhì)，而B(硼)被用作形成p型半導(dǎo)體層的雜質(zhì)。然而，也有可能用另一種V族元素作為形成n型半導(dǎo)體層的雜質(zhì)，以及用另一種III族元素作為形成p型半導(dǎo)體層的雜質(zhì)。此外，III族雜質(zhì)和V族雜質(zhì)可以以含有它們的化合物的形式被引入。
在第一實(shí)施例中，用離子注入方法來(lái)引入雜質(zhì)。但也可以用諸如固相擴(kuò)散或汽相擴(kuò)散之類的其它工藝來(lái)引入雜質(zhì)。此外，可以淀積或生長(zhǎng)含有雜質(zhì)的半導(dǎo)體。
在第一實(shí)施例中，器件具有單個(gè)漏結(jié)構(gòu)。但器件也可以具有諸如LDD(輕摻雜的漏)或GDD(緩變擴(kuò)散的漏)結(jié)構(gòu)之類的某些其它結(jié)構(gòu)。而且，器件可以具有袖珍結(jié)構(gòu)或源被抬高的結(jié)構(gòu)。
在第一實(shí)施例中，在制作柵電極106或柵絕緣膜109′之前，將雜質(zhì)引入源/漏區(qū)7。但這些步驟的順序并不重要，可以將它們倒過(guò)來(lái)。
在第一實(shí)施例中，沒有提到硅化物結(jié)構(gòu)。然而，有可能對(duì)源/漏區(qū)107或柵電極106采用硅化物結(jié)構(gòu)。此外，有可能采用在源/漏區(qū)107上淀積或生長(zhǎng)金屬層的方法。
在第一實(shí)施例中，用濺射方法制作用于布線的金屬層。但也可以用諸如淀積方法的其它方法來(lái)制作金屬層。而且，可以采用諸如金屬選擇性生長(zhǎng)之類的方法。
在第一實(shí)施例中，在柵電極106中的雜質(zhì)引入與制作源/漏的雜質(zhì)注入同時(shí)進(jìn)行。但也可以在不同于制作源/漏的雜質(zhì)引入步驟的步驟中，將雜質(zhì)引入柵電極106。在柵電極106中引入雜質(zhì)的方法不局限于第一實(shí)施例所采用的離子注入。也有可能用固相擴(kuò)散或汽相擴(kuò)散方法來(lái)引入雜質(zhì)，或形成含有雜質(zhì)的硅膜。
在第一實(shí)施例中，多晶硅被用于柵電極106。但柵電極106也可以由單晶硅、非晶硅、金屬、含金屬的化合物、或它們的疊層組成。雖然柵電極106的上部具有多晶硅被暴露的結(jié)構(gòu)，但也可以在上部提供諸如氧化硅或氮化硅之類的絕緣體。
在第一實(shí)施例中，在淀積柵電極材料之后，用各向異性腐蝕方法制作柵電極106。但也可以用諸如鑲嵌工藝之類的掩埋工藝來(lái)制作柵電極106。
在第一實(shí)施例中，淀積方法制作的TiO2膜被用作第一柵絕緣膜111。但也可以使用諸如氮化物膜、氮氧化物膜、或疊層膜之類的其它絕緣膜。而且，諸如Ta2O5的某些高介電常數(shù)膜可以被用作柵絕緣膜111。但應(yīng)該指出的是，之所以能夠得到本發(fā)明方法的有利效應(yīng)的主要原因是，柵絕緣膜具有逐個(gè)位置變化的介電常數(shù)。因此，若柵絕緣膜中應(yīng)該具有高介電常數(shù)的區(qū)域由諸如廣泛應(yīng)用于常規(guī)柵絕緣膜中的氧化硅之類的介電常數(shù)不如此高的材料組成，則無(wú)法完全得到本發(fā)明的有利效果。因此，當(dāng)柵絕緣膜中應(yīng)該具有高介電常數(shù)的區(qū)域由具有比氧化硅更高的介電常數(shù)的材料組成時(shí)，本發(fā)明的有利效果是顯著的。
制作柵絕緣膜的方法不局限于淀積。可以用諸如濺射的某些其它方法來(lái)制作柵絕緣膜。而且，當(dāng)柵絕緣膜由某些物質(zhì)的氧化物組成時(shí)，可以首先制作此物質(zhì)的薄膜，然后可以對(duì)此薄膜進(jìn)行氧化。而且，可以制造采用鐵電膜作為柵絕緣膜的器件。
在第一實(shí)施例中，用汽相反應(yīng)方法進(jìn)行柵絕緣膜上的各向同性腐蝕。但也可以用例如將柵絕緣膜浸入到化學(xué)液體中的方法來(lái)進(jìn)行各向同性腐蝕。
在第一實(shí)施例中，在柵電極上沒有制作側(cè)壁絕緣體。但也可以在柵電極上提供側(cè)壁絕緣體。在第一實(shí)施例中，器件的隔離用溝槽隔離方法來(lái)實(shí)現(xiàn)。但也可以用諸如局部氧化或臺(tái)面隔離之類的方法來(lái)執(zhí)行隔離。
在第一實(shí)施例中，在制作柵電極之后不執(zhí)行后氧化。但可以進(jìn)行這種后氧化。此外，在第一實(shí)施例中，氧化硅膜被用作層間絕緣膜109。但也可以采用諸如氧化硅之外的低介電常數(shù)材料之類的材料作為層間絕緣膜。當(dāng)層間絕緣膜109和柵側(cè)壁絕緣體由不同的材料組成時(shí)，可以制作自對(duì)準(zhǔn)接觸。在第一實(shí)施例中，描述了具有單層布線108的半導(dǎo)體器件。但也可以采用二層或更多層的元件或布線。
在第一實(shí)施例中，柵電極下方的TiO2膜(高介電常數(shù)膜)111與SiO2膜(低介電常數(shù)膜)109′之間的邊界(圖4中A所示)，與源/漏區(qū)107的端部的位置基本上重合。但這一位置關(guān)系并不重要。例如，如圖6所示，比之圖4，邊界A可以移向溝道的中央。或者，如圖7所示，比之圖4，邊界A可以從溝道中央移開。然而，若在溝道區(qū)104上方的柵絕緣膜中存在一個(gè)包括從襯底緊鄰上方到柵電極106緊鄰下方范圍內(nèi)的低介電常數(shù)材料的區(qū)域(圖6中的X所示)，則這一區(qū)域中的局部閾值電壓升高，而器件的電流驅(qū)動(dòng)能力降低。因此，至少在從襯底緊鄰上方到柵電極106緊鄰下方范圍內(nèi)的一個(gè)位置處，溝道區(qū)104上方給定點(diǎn)處的柵絕緣膜最好由高介電常數(shù)材料組成。
確切地說(shuō)，在柵絕緣膜由介電常數(shù)比氧化硅更高的材料組成的所謂高介電常數(shù)柵絕緣體器件的情況下，柵絕緣膜的厚度大。若源/漏區(qū)107上的柵絕緣膜都由低介電常數(shù)材料組成，則認(rèn)為在柵電極106與源/漏區(qū)107之間基本上不存在覆蓋。已知此時(shí)器件的電流驅(qū)動(dòng)能力也降低。因此，由高介電常數(shù)材料組成的區(qū)域(圖7中Y所示)最好存在于源/漏區(qū)107上方的柵絕緣膜中。
在高介電常數(shù)柵絕緣體器件中，為了防止柵電容增大，柵電極與襯底之間的距離被增大。于是，電力線的分布就不總是垂直于襯底的表面。結(jié)果，即使在柵絕緣膜由低介電常數(shù)材料組成的圖6所示的區(qū)域X存在于溝道區(qū)上，晶體管的電流驅(qū)動(dòng)能力也非常低。因此，當(dāng)應(yīng)用本發(fā)明時(shí)，柵絕緣膜的高介電常數(shù)區(qū)最好由介電常數(shù)比氧化硅更高的材料組成。
在第一實(shí)施例中，至少在源/漏區(qū)107覆蓋柵電極106的部分區(qū)域處，柵絕緣膜由都在從襯底緊鄰上方到柵電極106緊鄰下方上的低介電常數(shù)材料組成。但這一結(jié)構(gòu)特點(diǎn)并不重要。當(dāng)對(duì)高介電常數(shù)柵絕緣膜111進(jìn)行各向同性腐蝕時(shí)，高介電常數(shù)柵絕緣膜111可以保留在源/漏區(qū)上方的襯底側(cè)部分處或柵側(cè)部分處。
具體地說(shuō)，如圖8所示，高介電常數(shù)柵絕緣膜111可以被制作成拖尾的式樣，使得襯底的最上部可以被高介電常數(shù)材料覆蓋。同樣，如圖9所示，高介電常數(shù)柵絕緣膜111可以被制作成拖尾的式樣，使得柵電極106的最下部可以被高介電常數(shù)材料覆蓋。而且，如圖10所示，高介電常數(shù)柵絕緣膜111可以被制作成拖尾的式樣，使得襯底的最上部和柵電極106的最下部二者可以被高介電常數(shù)材料覆蓋。但是，為了抑制源/漏區(qū)107與柵電極106之間產(chǎn)生的電容，至少在源/漏區(qū)107上方部分處，柵絕緣膜最好由都在從襯底緊鄰上方到柵電極106緊鄰下方上的低介電常數(shù)材料組成。
圖6-10中的各個(gè)圖示出了單個(gè)晶體管單獨(dú)的結(jié)構(gòu)。但無(wú)需多說(shuō)，上述柵絕緣膜的結(jié)構(gòu)可以被修正成包括制作多個(gè)晶體管的情況，并能夠獲得相同的效果。
(第二實(shí)施例)下面參照?qǐng)D11A-11D來(lái)描述根據(jù)本發(fā)明第二實(shí)施例的MOS場(chǎng)效應(yīng)晶體管。在第二實(shí)施例中，如圖11A所示，在700℃的氧氣氛中，對(duì)襯底的表面進(jìn)行氧化，隨之以第一實(shí)施例中的圖5B的步驟。從而制作厚度為1nm的氧化硅膜113。然后用諸如CVD的工藝制作厚度為15nm的TiO2膜111。
接著，如圖11B所示，用LPCVD方法在TiO2膜111上淀積厚度為200nm的多晶硅膜。用諸如RIE的各向異性腐蝕方法對(duì)多晶硅膜進(jìn)行加工，從而制作柵電極106。而且，TiO2膜111也被各向異性腐蝕加工。
如圖11C所示，用諸如外延生長(zhǎng)的工藝，在柵電極106的周邊上制作硅層114。此時(shí)，由于氧化硅膜113被提供在襯底的表面上，故襯底表面上不生長(zhǎng)硅層，而僅僅能夠在柵電極106的周邊上選擇性地生長(zhǎng)硅層114。
如圖11D所示，例如在100keV和5.0×1015cm-2的條件下注入As離子。對(duì)得到的結(jié)構(gòu)進(jìn)行熱處理，從而制作了源/漏區(qū)107。
然后，如圖11E所示，用CVD方法淀積厚度為500nm的氧化硅膜109作為層間絕緣膜，隨之以用RIE在源/漏區(qū)107和柵電極106上開出接觸孔112。此時(shí)，氧化硅膜109被制作成完全延伸于硅層114下方。后續(xù)的各個(gè)步驟與第一實(shí)施例中的相同。
在第二實(shí)施例中，如結(jié)合第一實(shí)施例所述的那樣，也能夠作出各種各樣的修正，并能夠得到相同的有利效果。在第二實(shí)施例中，在產(chǎn)生小平面的條件下制作鄰近柵電極106的硅層114。但硅層114也可以被制作成不產(chǎn)生小平面。在產(chǎn)生小平面的條件下制作硅層114的情況下，源/漏區(qū)107與柵電極106之間的電容被制作成小于不產(chǎn)生小平面的情況下的電容。因此，在產(chǎn)生小平面的條件下制作硅層114更有效。
在第二實(shí)施例中，柵電極106由半導(dǎo)體組成，然后對(duì)其進(jìn)行加工，半導(dǎo)體層被制作成鄰近柵電極106。然而，沒有必要制作二種半導(dǎo)體，可以由半導(dǎo)體、金屬、金屬硅化物等的組合來(lái)組成。
在第二實(shí)施例中，當(dāng)制作疊層結(jié)構(gòu)的柵絕緣膜時(shí)，提供在襯底緊鄰上方的絕緣膜113由氧化硅膜組成。但此絕緣膜113也可以由某些其它種類的膜，例如氮化硅膜、氮氧化硅膜、或其它疊層絕緣膜組成。提供在襯底緊鄰上方的絕緣膜113的制作方法不局限于熱氧化，可以用諸如淀積的工藝來(lái)制作。
(第三實(shí)施例)下面參照?qǐng)D12A和12B來(lái)描述根據(jù)本發(fā)明第三實(shí)施例的MOS場(chǎng)效應(yīng)晶體管。
在第三實(shí)施例中，如圖12A所示，在襯底上制作光刻膠膜115，隨之以第一實(shí)施例中的圖5E的步驟。用諸如光刻的工藝選擇性地清除光刻膠膜115。
接著，如圖12B所示，對(duì)TiO2膜111進(jìn)行諸如CDE的各向同性腐蝕，并清除源/漏區(qū)107之一上的部分TiO2膜111。然后清除光刻膠膜115。后續(xù)的步驟與從第一實(shí)施例中圖5G步驟開始的各個(gè)步驟相同。
在第三實(shí)施例中，也能夠降低柵電極與源/漏區(qū)之間的柵絕緣膜的介電常數(shù)。此外，如結(jié)合第一實(shí)施例所述的那樣，能夠作出柵絕緣膜結(jié)構(gòu)的各種各樣的修正，并能夠得到相同的有利效果。
(第四實(shí)施例)下面參照?qǐng)D13來(lái)描述根據(jù)本發(fā)明第四實(shí)施例的MOS場(chǎng)效應(yīng)晶體管。
在第四實(shí)施例中，如圖13所示，用諸如CVD的工藝，在半導(dǎo)體襯底的整個(gè)表面上制作氧化硅膜(第二柵絕緣膜)116，隨之以第一實(shí)施例中圖5F的步驟。后續(xù)的步驟與從第一實(shí)施例中圖5G步驟開始的各個(gè)步驟相同。
在第四實(shí)施例中，如結(jié)合第一實(shí)施例所述的那樣，也能夠作出柵絕緣膜結(jié)構(gòu)的各種各樣的修正，并能夠得到相同的有利效果。
在第四實(shí)施例中，氧化硅被用作填充在柵電極106下方的部分絕緣膜已經(jīng)被清除的區(qū)域中的絕緣體116。即使當(dāng)絕緣體116不是氧化硅而是氮化硅、氮氧化硅或含有F(氟)或C(碳)的絕緣體時(shí)，若其介電常數(shù)低于制作在溝道區(qū)上的柵絕緣膜的介電常數(shù)，則也能夠得到相同的效果。
制作絕緣層的方法不局限于淀積，也可以是濺射、氧化或氮化。然而，應(yīng)該指出的是，若采用消耗襯底的硅的諸如對(duì)襯底進(jìn)行氧化的方法，則源/漏區(qū)被減薄，從而電阻增大。因此，最好采用不消耗襯底的硅的淀積之類的方法。
在第四實(shí)施例中，在柵電極106下方的部分柵絕緣膜111被清除之后，制作絕緣體116來(lái)填充柵絕緣膜的被清除部分，然后制作層間絕緣膜109。然而，在制作在柵電極106下方的源/漏區(qū)107上的部分絕緣體116被清除之后，也可以制作層間絕緣膜109來(lái)填充絕緣體116的被清除部分。
在第四實(shí)施例中，在柵電極106下方的部分絕緣膜被清除之后制作的絕緣體116，具有與第一柵絕緣膜111相同的厚度。但此厚度并不重要，絕緣體116的厚度可以制作成比柵絕緣膜111更厚或更薄。
(第五實(shí)施例)下面參照?qǐng)D14來(lái)描述根據(jù)本發(fā)明第五實(shí)施例的MOS場(chǎng)效應(yīng)晶體管。
在第五實(shí)施例中，如圖14所示，用CVD方法淀積厚度為500nm的氧化硅膜109作為層間絕緣膜，隨之以第一實(shí)施例中圖5F的步驟。然而，此時(shí)在覆蓋性不同于第一實(shí)施例的條件下制作氧化硅膜109，致使可以在部分TiO2膜111部分已經(jīng)被清除了的區(qū)域處或靠近此區(qū)域處形成空洞117。然后，用RIE方法在源/漏區(qū)107和柵電極106上制作接觸孔112。后續(xù)的步驟與第一實(shí)施例中的各個(gè)步驟相同。
在第五實(shí)施例中，空洞117起第二柵絕緣膜的作用。由于空洞117的介電常數(shù)低于氧化硅的介電常數(shù)，故能夠更有效地抑制短溝道效應(yīng)。在第五實(shí)施例中，如結(jié)合第一實(shí)施例所述的那樣，也能夠作出各種各樣的修正，并能夠得到相同的有利效果。
(第六實(shí)施例)下面參照?qǐng)D15來(lái)描述根據(jù)本發(fā)明第六實(shí)施例的MOS場(chǎng)效應(yīng)晶體管。
在第六實(shí)施例中，如圖15所示，用CVD方法淀積厚度為500nm的氧化硅膜109作為層間絕緣膜，隨之以第二實(shí)施例中圖11D的步驟。然而，此時(shí)在覆蓋性不同于第一實(shí)施例的條件下制作氧化硅膜109，致使可以在TiO2膜111處或靠近此處形成空洞117。然后，用RIE方法在源/漏區(qū)107和柵電極106上制作接觸孔112。后續(xù)的步驟與第一實(shí)施例中的各個(gè)步驟相同。
在第六實(shí)施例中，如第五實(shí)施例那樣，介電常數(shù)低于氧化硅的空洞117起第二柵絕緣膜的作用。于是，能夠更有效地抑制短溝道效應(yīng)。在第六實(shí)施例中，如結(jié)合第一實(shí)施例所述的那樣，也能夠作出各種各樣的修正，并能夠得到相同的有利效果。
(第七實(shí)施例)下面參照?qǐng)D16來(lái)描述根據(jù)本發(fā)明第七實(shí)施例的MOS場(chǎng)效應(yīng)晶體管。
在第七實(shí)施例中，如圖16所示，用CVD方法淀積厚度為500nm的氧化硅膜109作為層間絕緣膜，隨之以第三實(shí)施例中圖12B的步驟。然而，此時(shí)在覆蓋性不同于第一實(shí)施例的條件下制作氧化硅膜109，致使可以在部分TiO2膜111已經(jīng)被清除的區(qū)域處或靠近此區(qū)域處形成空洞117。然后，用RIE方法在源/漏區(qū)107和柵電極106上制作接觸孔112。后續(xù)的步驟與第一實(shí)施例中的各個(gè)步驟相同。
在第七實(shí)施例中，如第五實(shí)施例那樣，介電常數(shù)低于氧化硅的空洞117起第二柵絕緣膜的作用。于是，能夠更有效地抑制短溝道效應(yīng)。在第七實(shí)施例中，如結(jié)合第一實(shí)施例所述的那樣，也能夠作出各種各樣的修正，并能夠得到相同的有利效果。
在第七實(shí)施例中，在對(duì)TiO2111進(jìn)行各向同性腐蝕時(shí)涂敷光刻膠的柵絕緣膜的側(cè)面上，不產(chǎn)生空洞。然而，這并不重要，也可以在空洞形成在柵絕緣膜的二側(cè)上的條件下制作層間絕緣膜。
如上面已經(jīng)詳細(xì)地描述的那樣，在本發(fā)明中，源/漏區(qū)覆蓋柵電極的區(qū)域中的柵絕緣膜的介電常數(shù)被作得低于溝道區(qū)上的柵絕緣膜的介電常數(shù)。因此，能夠抑制短溝道效應(yīng)并得到高的電流驅(qū)動(dòng)功率，同時(shí)能夠降低寄生電容。結(jié)果，能夠?qū)崿F(xiàn)充分地抑制了短溝道效應(yīng)并能夠高速運(yùn)行的高性能半導(dǎo)體器件。
對(duì)于本技術(shù)領(lǐng)域的熟練人員，可以容易地得到其它的優(yōu)點(diǎn)和修正。因此，本發(fā)明廣義地說(shuō)不局限于此處所述的具體的細(xì)節(jié)和有代表性的實(shí)施例。因此，可以作出各種各樣的修正而不超越所附權(quán)利要求及其等效規(guī)定所定義的一般發(fā)明概念的構(gòu)思與范圍。
權(quán)利要求
1.一種場(chǎng)效應(yīng)晶體管，它包含半導(dǎo)體襯底；制作在半導(dǎo)體襯底上的柵電極；制作在柵電極和半導(dǎo)體襯底之間的柵絕緣膜，此柵絕緣膜從柵電極的至少一個(gè)彼此相對(duì)的端部退出；制作在柵電極的至少一個(gè)彼此相對(duì)的側(cè)表面上的層間絕緣膜，使位于柵絕緣膜退出一側(cè)上的層間絕緣膜部分與半導(dǎo)體襯底接觸，并由柵電極、柵絕緣膜和襯底產(chǎn)生一個(gè)空洞；以及沿柵電極的彼此相對(duì)的側(cè)表面制作在半導(dǎo)體襯底表面部分中的源/漏區(qū)，此源/漏區(qū)具有位于柵電極緊鄰下方的相對(duì)的端部，各個(gè)相對(duì)的端部具有覆蓋柵電極的覆蓋區(qū)。
2.根據(jù)權(quán)利要求1的場(chǎng)效應(yīng)晶體管，其中在柵電極與源/漏區(qū)之間的覆蓋區(qū)域產(chǎn)生空洞。
3.根據(jù)權(quán)利要求1的場(chǎng)效應(yīng)晶體管，其中柵電極在其面向半導(dǎo)體襯底的端部處具有小平面。
4.根據(jù)權(quán)利要求1的場(chǎng)效應(yīng)晶體管，其中所述柵氧化膜含有氧化鈦膜、氮化硅膜、氮氧化硅膜、五氧化鉭膜、氧化鋯膜、氧化鉿膜、氧化鑭膜、氧化鋁膜、氧化釔膜、氧化鈧膜中的至少一個(gè)。
5.一種制造場(chǎng)效應(yīng)晶體管的方法，此方法包含下列步驟在半導(dǎo)體襯底上制作柵電極，在二者之間插入有柵絕緣膜；以與柵電極自對(duì)準(zhǔn)的方式，在半導(dǎo)體襯底的表面部分中制作源/漏區(qū)；從柵絕緣膜的至少一側(cè)清除部分柵絕緣膜；以及在部分柵絕緣膜被清除的區(qū)域制作介電常數(shù)比柵絕緣膜低的柵絕緣區(qū)，其中制作介電常數(shù)比柵絕緣膜低的柵絕緣區(qū)的步驟，包括從柵絕緣膜的至少一側(cè)清除柵絕緣膜部分的步驟之后，在半導(dǎo)體襯底上制作層間絕緣膜，以便覆蓋柵電極的步驟，此層間絕緣膜在柵絕緣膜部分被清除的區(qū)域形成作為柵絕緣區(qū)的空洞。
全文摘要
一種場(chǎng)效應(yīng)晶體管，它包含半導(dǎo)體襯底；制作在半導(dǎo)體襯底上的柵電極；制作在柵電極和半導(dǎo)體襯底之間的柵絕緣膜，此柵絕緣膜從柵電極的至少一個(gè)彼此相對(duì)的端部退出；制作在柵電極的至少一個(gè)彼此相對(duì)的側(cè)表面上的層間絕緣膜，使位于柵絕緣膜退出一側(cè)上的層間絕緣膜部分與半導(dǎo)體襯底接觸，并由柵電極、柵絕緣膜和襯底產(chǎn)生一個(gè)空洞；以及沿柵電極的彼此相對(duì)的側(cè)表面制作在半導(dǎo)體襯底表面部分中的源/漏區(qū)，此源/漏區(qū)具有位于柵電極緊鄰下方的相對(duì)的端部，各個(gè)相對(duì)的端部具有覆蓋柵電極的覆蓋區(qū)。從而能夠完全抑制短溝道效應(yīng)，并能夠?qū)崿F(xiàn)高速運(yùn)行。
文檔編號(hào)H01L21/336GK1560926SQ20041006983
公開日2005年1月5日 申請(qǐng)日期2000年9月29日 優(yōu)先權(quán)日1999年9月29日
發(fā)明者小野瑞城 申請(qǐng)人:株式會(huì)社東芝