專利名稱：非易失性半導(dǎo)體存儲器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種非易失性半導(dǎo)體存儲器件及其制造方法，尤其涉及適用于電可改寫的非易失性半導(dǎo)體存儲器件的高集成化、高性能化有效的技術(shù)。
背景技術(shù)：
在電可改寫的非易失性半導(dǎo)體存儲器件中，作為能整體擦除信息的器件，已知所謂的閃速存儲器。由于閃速存儲器攜帶性和耐沖擊性優(yōu)良，并可電整體擦除，因此，近年來，作為便攜式個人計算機(jī)和數(shù)字靜像照相機(jī)等小型便攜式信息裝置用存儲器件，需求正在急速地擴(kuò)大，為擴(kuò)大其市場，通過縮小存儲單元面積來降低位成本成為重要的因素。
在日本專利第2694618號公報(專利文獻(xiàn)1)中記載了具有使用3層多晶硅柵極的假接地型存儲單元的閃速存儲器。該文獻(xiàn)的存儲單元由在半導(dǎo)體襯底中的阱中所形成的半導(dǎo)體區(qū)域和3個柵極電極構(gòu)成。3個柵極電極是在阱上所形成的浮置柵極、橫跨在阱上和浮置柵極上而形成的控制柵極、以及在相鄰的控制柵極和浮置柵極之間所形成的擦除柵極。3個柵極電極由多晶硅組成，由各個絕緣膜分離，浮置柵極和阱之間也用絕緣膜分離。控制柵極在行方向上連接起來構(gòu)成字線。源極和漏極擴(kuò)散層形成在列方向上，通過形成共用鄰接的存儲單元和擴(kuò)散層的假接地型，謀求緩和列方向的節(jié)距。擦除柵極與溝道平行，而且與字線平行地配置在字線(控制柵極)之間。
在向上述存儲單元寫入時，對字線和漏極分別施加獨立的正電壓，并將阱、源極和擦除柵極設(shè)為0V。據(jù)此，在漏極附近的溝道部產(chǎn)生熱電子，并向浮置柵極注入電子，存儲單元的閾值上升。在擦除時，對擦除柵極施加正電壓，并使字線、源極、漏極和阱為0V。據(jù)此，從浮置柵極向擦除柵極放出電子，閾值下降。
日本特開2002-373948號公報(專利文獻(xiàn)2)公開了具有設(shè)有AND型陣列結(jié)構(gòu)的分離柵極型存儲單元的閃速存儲器。該文獻(xiàn)的存儲單元通過在襯底上形成槽并在其內(nèi)部埋入輔助柵極，在該槽的底面和側(cè)面形成成為數(shù)據(jù)線的擴(kuò)散層和輔助柵極的溝道部分，緩和了數(shù)據(jù)線方向的節(jié)距。
日本特開2001-156275號公報(專利文獻(xiàn)3)公開了具有使用3層多晶硅柵極的存儲單元的非易失性半導(dǎo)體存儲器件。該文獻(xiàn)的存儲單元使浮置柵極、控制柵極以外的第3柵極電極在數(shù)據(jù)線方向延伸，在使該第3柵極電極的下部的溝道為導(dǎo)通(ON)狀態(tài)時，將在襯底上所形成的反型層作為數(shù)據(jù)線使用。由此，能刪除存儲器陣列內(nèi)的擴(kuò)散層，因此能緩和數(shù)據(jù)線的節(jié)距。
專利文獻(xiàn)1日本專利第2694618號公報(特開平2-110981號公報，美國專利No.5095344)專利文獻(xiàn)2日本特開2002-373948號公報(美國專利No.6518126)專利文獻(xiàn)3日本特開2001-156275號公報(美國專利No.6531735)發(fā)明內(nèi)容在具有所謂的AND型陣列結(jié)構(gòu)的閃速存儲器中，作為在全部存儲單元縮小數(shù)據(jù)線節(jié)距時共同產(chǎn)生的課題，要求同時解決以下兩個課題1)減小構(gòu)成數(shù)據(jù)線的擴(kuò)散層或反型層的電阻，確保讀出速度；2)確保源極、漏極之間的溝道長度，抑制起因于短溝道效應(yīng)的穿通現(xiàn)象。
同樣地，在具有所謂NOR型陣列結(jié)構(gòu)的分離柵極型閃速存儲器中，作為全部存儲單元縮小數(shù)據(jù)線節(jié)距時共同產(chǎn)生的課題，要求同時解決以下兩個課題1)減小源極線的電阻，確保讀出速度，2)確保源極、漏極之間的溝道長度，抑制起因于短溝道效應(yīng)的穿通現(xiàn)象。
在襯底的槽內(nèi)埋入上述輔助柵極的單元方式(專利文獻(xiàn)2)是以解決上述課題為目標(biāo)。但是，在使用了比130nm設(shè)計規(guī)則更寬的設(shè)計規(guī)則的一代產(chǎn)品，該單元方式作為上述課題的解決手段能成立，但如果數(shù)據(jù)線的節(jié)距進(jìn)一步縮小，則相對于數(shù)據(jù)線節(jié)距，已不能無視使構(gòu)成分離柵極的2個柵極電極，即，浮置柵極和輔助柵極電絕緣的絕緣膜的厚度，數(shù)據(jù)線節(jié)距的縮小已達(dá)到了極限。
另外，在將反型層作為數(shù)據(jù)線使用的單元方式(專利文獻(xiàn)3)的情況下，由于反型層的電阻比擴(kuò)散層高，因此尤其存在產(chǎn)生讀出性能降低這樣的問題。
本發(fā)明的目的在于，在襯底的槽內(nèi)形成存儲單元的第3柵極電極的半導(dǎo)體存儲器件中，通過防止在第3柵極電極和浮置柵極之間進(jìn)行絕緣的絕緣膜的厚度妨礙數(shù)據(jù)線節(jié)距的縮小，推進(jìn)半導(dǎo)體存儲器件的高集成化。
本發(fā)明的其它目的在于，在用在襯底上所形成的反型層作為數(shù)據(jù)線的半導(dǎo)體存儲器件中，通過防止與數(shù)據(jù)線節(jié)距的縮小和轉(zhuǎn)換相關(guān)的反型層電阻的增加，推進(jìn)半導(dǎo)體存儲器件的高性能化。
根據(jù)本說明書的記述和附圖將會明確本發(fā)明的上述及其它目的和新特征。
以下，簡單地說明本申請所公開發(fā)明中有代表性的發(fā)明的概要。
本發(fā)明的非易失性半導(dǎo)體存儲器件，具有由MOS晶體管構(gòu)成的存儲單元，該MOS晶體管具有在第1導(dǎo)電型的半導(dǎo)體襯底上中間隔著第1柵極絕緣膜形成的第1柵極電極，在上述第1柵極電極上中間隔著第2柵極絕緣膜形成的第2柵極電極，以及至少一部分埋入在上述半導(dǎo)體襯底上形成的槽的內(nèi)部的第3柵極電極；上述第2柵極電極構(gòu)成字線，在對上述第3柵極電極施加了電壓時，在上述半導(dǎo)體襯底上形成的反型層構(gòu)成數(shù)據(jù)線。
本發(fā)明的非易失性半導(dǎo)體存儲器件的制造方法是這樣的非易失性半導(dǎo)體存儲器件的制造方法，該非易失性半導(dǎo)體存儲器件具有由MOS晶體管構(gòu)成的存儲單元，該MOS晶體管具有在第1導(dǎo)電型的半導(dǎo)體襯底上中間隔著第1柵極絕緣膜形成的第1柵極電極，在上述第1柵極電極上中間隔著第2柵極絕緣膜形成的第2柵極電極，以及至少一部分埋入在上述半導(dǎo)體襯底上形成的槽的內(nèi)部的第3柵極電極；上述第2柵極電極構(gòu)成字線，在對上述第3柵極電極施加了電壓時，在上述半導(dǎo)體襯底上形成的反型層構(gòu)成數(shù)據(jù)線；具有(a)在半導(dǎo)體襯底上形成了第1柵極絕緣膜后，在上述第1柵極絕緣膜上形成包括第1導(dǎo)電膜的第1柵極電極的步驟；(b)在上述第1柵極電極的側(cè)壁形成側(cè)壁隔離物的步驟；(c)通過以上述第1柵極電極和側(cè)壁隔離物為掩膜對上述半導(dǎo)體襯底進(jìn)行蝕刻，在上述半導(dǎo)體襯底的表面，相對于上述第1柵極電極自對準(zhǔn)地形成槽的步驟；(d)通過在上述槽的內(nèi)部埋入第2導(dǎo)電膜，形成第3柵極電極的步驟；(e)在形成了上述第3柵極電極的上述槽的上部形成第1絕緣膜的步驟；(f)在上述第1柵極電極和第1絕緣膜的上部形成第2柵極絕緣膜的步驟；(g)在上述第2柵極絕緣膜的上部形成構(gòu)成字線的第2柵極電極的步驟。
以下，簡單地說明本申請所公開的發(fā)明中有代表性的發(fā)明得到效果。
即使縮小半導(dǎo)體存儲器件的數(shù)據(jù)線節(jié)距，縮小芯片面積，也能夠保持低的數(shù)據(jù)線電阻，而且能確保浮置柵極和選擇柵極的溝道長度。由于低的數(shù)據(jù)線電阻能提高芯片性能，還能確保溝道長度，因此能夠防止因存儲單元穿通而引起的故障，提高可靠性。


圖1是表示本發(fā)明一個實施方式的非易失性半導(dǎo)體存儲器件的存儲器陣列結(jié)構(gòu)的主要部分平面圖。
圖2是沿著圖1的A-A線的半導(dǎo)體襯底的主要部分剖面圖。
圖3是沿著圖1的B-B線的半導(dǎo)體襯底的主要部分剖面圖。
圖4是沿著圖1的C-C線的半導(dǎo)體襯底的主要部分剖面圖。
圖5是說明本發(fā)明一個實施方式的非易失性半導(dǎo)體存儲器件的讀出動作的電路圖。
圖6是說明本發(fā)明一個實施方式的非易失性半導(dǎo)體存儲器件的寫入動作的電路圖。
圖7是表示本發(fā)明一個實施方式的非易失性半導(dǎo)體存儲器件的制造方法的半導(dǎo)體襯底的主要部分剖面圖。
圖8是表示本發(fā)明一個實施方式的非易失性半導(dǎo)體存儲器件的制造方法的半導(dǎo)體襯底的主要部分平面圖。
圖9是表示本發(fā)明一個實施方式的非易失性半導(dǎo)體存儲器件的制造方法的半導(dǎo)體襯底的主要部分剖面圖。
圖10是表示本發(fā)明一個實施方式的非易失性半導(dǎo)體存儲器件的制造方法的半導(dǎo)體襯底的主要部分剖面圖。
圖11是表示本發(fā)明一個實施方式的非易失性半導(dǎo)體存儲器件的制造方法的半導(dǎo)體襯底的主要部分剖面圖。
圖12是表示本發(fā)明一個實施方式的非易失性半導(dǎo)體存儲器件的制造方法的半導(dǎo)體襯底的主要部分剖面圖。
圖13是表示本發(fā)明一個實施方式的非易失性半導(dǎo)體存儲器件的制造方法的半導(dǎo)體襯底的主要部分剖面圖。
圖14是表示本發(fā)明一個實施方式的非易失性半導(dǎo)體存儲器件的制造方法的半導(dǎo)體襯底的主要部分剖面圖。
圖15是表示本發(fā)明一個實施方式的非易失性半導(dǎo)體存儲器件的制造方法的半導(dǎo)體襯底的主要部分剖面圖。
圖16是表示本發(fā)明一個實施方式的非易失性半導(dǎo)體存儲器件的制造方法的半導(dǎo)體襯底的主要部分剖面圖。
圖17是表示本發(fā)明一個實施方式的非易失性半導(dǎo)體存儲器件的制造方法的半導(dǎo)體襯底的主要部分平面圖。
圖18是表示本發(fā)明一個實施方式的非易失性半導(dǎo)體存儲器件的制造方法的半導(dǎo)體襯底的主要部分剖面圖。
圖19是表示本發(fā)明一個實施方式的非易失性半導(dǎo)體存儲器件的制造方法的半導(dǎo)體襯底的主要部分剖面圖。
圖20是比較本發(fā)明一個實施方式的非易失性半導(dǎo)體存儲器件的反型層電阻和現(xiàn)有技術(shù)的反型層電阻的曲線圖。
圖21是表示本發(fā)明其它實施方式的非易失性半導(dǎo)體存儲器件的半導(dǎo)體襯底的主要部分剖面圖。
圖22是表示本發(fā)明其它實施方式的非易失性半導(dǎo)體存儲器件的半導(dǎo)體襯底的主要部分剖面圖。
圖23是表示本發(fā)明其它實施方式的非易失性半導(dǎo)體存儲器件的制造方法的半導(dǎo)體襯底的主要部分剖面圖。
圖24是表示本發(fā)明其它實施方式的非易失性半導(dǎo)體存儲器件的制造方法的半導(dǎo)體襯底的主要部分剖面圖。
圖25是說明本發(fā)明其它實施方式的非易失性半導(dǎo)體存儲器件的讀出動作的電路圖。
圖26是說明本發(fā)明其它實施方式的非易失性半導(dǎo)體存儲器件的寫入動作的電路圖。
圖27是表示本發(fā)明其它實施方式的非易失性半導(dǎo)體存儲器件的半導(dǎo)體襯底的主要部分剖面圖。
圖28是表示本發(fā)明其它實施方式的非易失性半導(dǎo)體存儲器件的制造方法的半導(dǎo)體襯底的主要部分剖面圖。
圖29是說明本發(fā)明其它實施方式的非易失性半導(dǎo)體存儲器件的讀出動作的電路圖。
圖30是說明本發(fā)明其它實施方式的非易失性半導(dǎo)體存儲器件的寫入動作的電路圖。
圖31是表示本發(fā)明其它實施方式的非易失性半導(dǎo)體存儲器件的半導(dǎo)體襯底的主要部分剖面圖。
圖32是表示本發(fā)明其它實施方式的非易失性半導(dǎo)體存儲器件的制造方法的半導(dǎo)體襯底的主要部分剖面圖。
圖33是表示本發(fā)明其它實施方式的非易失性半導(dǎo)體存儲器件的制造方法的半導(dǎo)體襯底的主要部分剖面圖。
圖34是表示本發(fā)明其它實施方式的非易失性半導(dǎo)體存儲器件的制造方法的半導(dǎo)體襯底的主要部分剖面圖。
圖35是說明本發(fā)明其它實施方式的非易失性半導(dǎo)體存儲器件的讀出動作的電路圖。
圖36是說明本發(fā)明其它實施方式的非易失性半導(dǎo)體存儲器件的寫入動作的電路圖。
圖37是表示本發(fā)明其它實施方式的非易失性半導(dǎo)體存儲器件的半導(dǎo)體襯底的主要部分剖面圖。
圖38是說明本發(fā)明其它實施方式的非易失性半導(dǎo)體存儲器件的讀出動作的電路圖。
圖39是說明本發(fā)明其它實施方式的非易失性半導(dǎo)體存儲器件的寫入動作的電路圖。
具體實施例方式
以下，根據(jù)附圖詳細(xì)地說明本發(fā)明的實施方式。此外，在用于說明實施方式的全部附圖中，作為原則對同一構(gòu)件給以同一符號，并省略其重復(fù)的說明。
(實施方式1)圖1是表示本發(fā)明實施方式1的半導(dǎo)體存儲器件的存儲器陣列結(jié)構(gòu)的主要部分平面圖，圖2是沿著圖1的A-A線的半導(dǎo)體襯底的主要部分剖面圖，圖3是沿著圖1的B-B線的半導(dǎo)體襯底的主要部分剖面圖，圖4是沿著圖1的C-C線的半導(dǎo)體襯底的主要部分剖面圖。此外，為容易看圖，圖1(平面圖)省略了絕緣膜等一部分構(gòu)件的圖示。
本實施方式的半導(dǎo)體存儲器件是所謂的閃速存儲器，具有在由單晶硅構(gòu)成的半導(dǎo)體襯底(以下，稱為襯底)1的主平面的p阱3上形成了多個存儲單元的存儲器陣列。存儲單元分別由具有浮置柵極(第1柵極電極)6、控制柵極(第2柵極電極)7和埋入柵極(第3柵極電極)8的MOS晶體管構(gòu)成。
存儲單元的浮置柵極6由中間隔著第1柵極絕緣膜4在p阱3上形成的、例如2層n型多晶硅膜構(gòu)成。在從浮置柵極6的剖面方向(圖2)觀察時，第1柵極絕緣膜4具有這樣的特征浮置柵極6的兩端部附近的膜厚比中央部附近的膜厚厚。
在浮置柵極6的上部中間隔著第2柵極絕緣膜5形成有控制柵極7?？刂茤艠O7由以n型多晶硅膜、氮化鎢(WN)膜和鎢(W)膜的順序淀積的多金屬膜構(gòu)成。沿著圖1的行方向(X方向)所配置的多個存儲單元的控制柵極7彼此相連，構(gòu)成在行方向延伸的字線WL。
埋入柵極8由埋入在形成于p阱3中的槽2的內(nèi)部的n型多晶硅膜構(gòu)成。埋入柵極8和p阱3中間隔著在槽2的內(nèi)壁所形成的薄的氧化硅膜9彼此絕緣。另外，沿著圖1的列方向(Y方向)所配置的多個存儲單元的埋入柵極8彼此相連。如圖2所示，槽2沿著控制柵極7(字線WL)的延伸方向形成在鄰接的浮置柵極6、6的間隔區(qū)域的下方，沿著X方向的兩端部分進(jìn)入浮置柵極6、6的下部。在進(jìn)入了浮置柵極6的下部的槽2的上部形成有上述第1柵極絕緣膜4厚的部分。因此，浮置柵極6和其下部的埋入柵極8中間隔著第1柵極絕緣膜4的厚的部分彼此絕緣。
在槽2的中央部的上方，即在浮置柵極6、6的間隔區(qū)域形成有厚的氧化硅膜10，埋入柵極8和其上方的控制柵極7(字線WL)中間隔著該氧化硅膜10及其上部的上述第2絕緣膜5進(jìn)行絕緣。沿著圖1的Y方向所配置的多個存儲單元的浮置柵極6中間隔著未圖示的絕緣膜而彼此絕緣。
當(dāng)給在圖1的Y方向延伸的埋入柵極8施加了正電壓時，存儲單元的源極、漏極由在埋入柵極8的下部的p阱3中所形成的反型層(局部數(shù)據(jù)線，Local data line)構(gòu)成。
這樣，本實施方式的閃速存儲器采用不在每個存儲單元形成連接源極、漏極和數(shù)據(jù)線的接觸孔的所謂非接觸式存儲器陣列結(jié)構(gòu)。另外，該閃速存儲器將在槽2的下部所形成的反型層作為局部數(shù)據(jù)線使用，因此在存儲器陣列內(nèi)不用擴(kuò)散層，從而能縮小數(shù)據(jù)線的節(jié)距。
用圖5和圖6說明上述存儲單元的動作。在讀出時，如圖5所示，對選擇存儲單元的兩側(cè)的埋入柵極8施加5V左右的電壓，在其下部形成反型層，將該反型層作為源極、漏極使用。在對未選擇字線施加0V，或者根據(jù)情況施加-2V左右的負(fù)電壓，使未選擇存儲單元變成截止(OFF)狀態(tài)的同時，對選擇存儲單元的控制柵極7(字線WL)施加電壓，并判定存儲單元的閾值。
另外，在寫入時，如圖6所示，對選擇存儲單元的控制柵極7(字線WL)施加13V左右、對漏極施加4V左右、對漏極側(cè)的埋入柵極8施加7V左右、對源極側(cè)的埋入柵極8施加2V左右的電壓，并使源極和p阱3保持在0V。據(jù)此，在埋入柵極8的下部的p阱3中形成溝道，在源極側(cè)的浮置柵極6的端部的溝道中產(chǎn)生的熱電子被注入到浮置柵極6。
接著，用圖7～圖19按工序順序說明如上述那樣構(gòu)成的閃速存儲器的制造方法的一例。
首先，如圖7所示，在向由p型單晶硅構(gòu)成的襯底1離子注入雜質(zhì)形成p阱3后，通過對襯底1進(jìn)行熱氧化，在p阱3的表面形成由膜厚10nm左右的氧化硅膜構(gòu)成的第1柵極絕緣膜4。接著，用CVD法在第1柵極絕緣膜4上淀積n型多晶硅膜6a和氮化硅膜11。
接著，如圖8和圖9所示，通過以光致抗蝕劑為掩膜的干蝕刻，使氮化硅膜11和多晶硅膜6a形成圖形。如圖8所示，使氮化硅膜11和多晶硅膜6a成為在Y方向延伸的多條帶狀的圖形(P)。
接著，如圖10所示，通過對用CVD法在襯底1上淀積的氧化硅膜進(jìn)行各向異性的蝕刻，在由氮化硅膜11和多晶硅膜6a的層疊膜組成的上述圖形(P)的側(cè)壁形成側(cè)壁隔離物12。
接著，如圖11所示，通過以氮化硅膜11和側(cè)壁隔離物12為掩膜對上述圖形(P)的間隔區(qū)域的襯底1進(jìn)行干蝕刻，在間隔區(qū)域的襯底1的表面形成槽2。這時，對襯底1進(jìn)行各向同性的蝕刻，使從圖形(P)的剖面方向看到的槽2的兩端部進(jìn)入圖形(P)的下部。這樣，第1柵極絕緣膜4的一部分從槽2的兩端部露出。
接著，對襯底1進(jìn)行熱氧化。進(jìn)行該熱氧化后，如圖12所示，沿著槽2的內(nèi)壁形成薄的氧化硅膜9。另外，在槽2的兩端部露出的第1柵極絕緣膜4增速氧化，從而該部分的膜厚比其它部分厚。
接著，如圖13所示，用CVD法在包含槽2的內(nèi)部的襯底1上淀積n型多晶硅膜，接著，通過蝕刻該多晶硅膜并使之只殘留在槽2的內(nèi)部，在槽的內(nèi)部形成埋入柵極8。此外，在蝕刻多晶硅膜時，如圖14所示，即使在圖形(P)的間隔區(qū)域的一部分上殘留多晶硅膜也沒有問題。
接著，如圖15所示，通過用CVD法在襯底1上淀積氧化硅膜10，在圖形(P)的間隔區(qū)域填充氧化硅膜10，接著，通過化學(xué)機(jī)械研磨法研磨氧化硅膜10的表面，使圖形(P)的上面(氮化硅膜11)露出。
接著，如圖16所示，通過用蝕刻除去構(gòu)成圖形(P)的上層部分的氮化硅膜11，使下層的多晶硅膜6a的上面露出。
接著，如圖17和圖18所示，在用CVD法在襯底1上淀積了n型多晶硅膜6b后，通過用光致抗蝕劑作掩膜的干蝕刻除去氧化硅膜10的上部的多晶硅膜6b，形成由在圖17的Y方向延伸的2層多晶硅膜6a、6b構(gòu)成的浮置柵極6。
接著，如圖19所示，在用CVD法在浮置柵極6的上部淀積氧化硅膜形成了第2柵極絕緣膜后，在第2柵極絕緣膜5的上部形成多金屬膜7a。多金屬膜7a由使用CVD法和濺射法淀積的n型多晶、WN膜和W膜構(gòu)成。第2柵極絕緣膜5也可以由用CVD法淀積的氧化硅膜、氮化硅膜和氧化硅膜的3層膜構(gòu)成。
接著，通過用以光致抗蝕劑膜為掩膜的干蝕刻使多金屬膜7a和第2柵極絕緣膜5形成圖形并形成控制柵極7(字線WL)，形成上述圖1～圖4所示的存儲器陣列構(gòu)造。雖然省略了圖示，但之后，在控制柵極7(字線WL)的上部淀積層間絕緣膜，接著在形成了通到控制柵極7(字線WL)、p阱3、埋入柵極8的接觸孔和向反型層供電用的接觸孔后，通過使在層間絕緣膜上淀積的金屬膜形成圖形并形成布線，大致形成閃速存儲器。
圖20是在上述襯底1的槽2中所形成的埋入柵極8的反型層電阻(數(shù)據(jù)線電阻)和采用了未形成槽的平坦襯底的現(xiàn)有的反型層電阻的曲線圖。
根據(jù)本實施方式，通過在槽2的內(nèi)部形成埋入柵極8，不只在槽2的下部，而且在側(cè)壁方向也形成反型層。因此，與在平坦襯底上形成反型層的現(xiàn)有技術(shù)相比，反型層的寬度增加，因此，該部分與現(xiàn)有技術(shù)相比，反型層(數(shù)據(jù)線)電阻減小。特別是在縮小了數(shù)據(jù)線的節(jié)距的情況下，反型層電阻減小的效果顯著。
另外，根據(jù)本實施方式，使埋入柵極8和控制柵極7(字線WL)分離的氧化硅膜10的膜厚由與襯底1主平面垂直的方向的膜厚決定，因此，即使該氧化硅膜10厚，埋入柵極8的溝道寬度，或者浮置柵極6的溝道長度也不會縮小。
另外，根據(jù)本實施方式，使埋入柵極8和浮置柵極6分離的第1柵極絕緣膜4增速氧化了的部分由與襯底1的主平面垂直的方向的膜厚決定，因此，即使加厚該部分來確保浮置柵極6和埋入柵極8的絕緣性，也不會縮小埋入柵極8的溝道寬度，或者浮置柵極6的溝道長度。即，可以較寬地取得第1柵極電極的溝道長度、在硅襯底上所形成的槽的寬度。
(實施方式2)
在上述實施方式1中，將通過對埋入柵極(第3柵極電極)8施加正電壓所形成的反型層作為數(shù)據(jù)線使用，但如圖21和圖22所示，也可以在埋入柵極(第3柵極電極)8的下部的襯底1(p阱3)上再設(shè)置擴(kuò)散層20。
為了形成該擴(kuò)散層20，首先，如圖23所示，在襯底1(p阱3)上中間隔著第1柵極絕緣膜4形成由氮化硅膜11和多晶硅膜6a的層疊膜構(gòu)成的圖形(P)，接著在圖形(P)的側(cè)壁形成側(cè)壁隔離物12后，在圖形(P)的間隔區(qū)域的襯底1上形成槽2。在此以前的工序與上述實施方式1的圖7～圖11所示的工序相同。
接著，如圖24所示，通過向襯底1離子注入n型雜質(zhì)，例如砷(As)，在槽2的底部的p阱3中形成擴(kuò)散層20。之后，經(jīng)過與上述實施方式1的圖12～圖19所示的工序相同的工序，大致形成圖21所示的閃速存儲器。
用圖25和圖26說明上述存儲單元的動作。在讀出時，如圖25所示，對選擇存儲單元的兩側(cè)的埋入柵極8施加3V左右的電壓，在其下部形成反型層，將該反型層和擴(kuò)散層20作為源極、漏極使用。對未選擇字線施加0V，或者根據(jù)情況施加-2V左右的負(fù)電壓，在將未選擇存儲單元變成截止(OFF)狀態(tài)的同時，對選擇存儲單元的控制柵極7(字線WL)施加電壓并判定存儲單元的閾值。
另外，在寫入時，如圖26所示，對選擇存儲單元的控制柵極7(字線WL)施加13V左右、對漏極施加4V左右、對漏極側(cè)的埋入柵極8施加7V左右、對源極側(cè)的埋入柵極8施加1V左右的電壓，并使源極和p阱3保持在0V。據(jù)此，在埋入柵極8的下部的p阱3中形成溝道，并且在源極側(cè)的浮置柵極6的端部的溝道中產(chǎn)生的熱電子被注入到浮置柵極6。
根據(jù)本實施方式，與上述實施方式一樣，能減小數(shù)據(jù)線電阻。另外，能確保第1柵極電極的溝道長度，因此，能有效地抑制存儲單元的短溝道效應(yīng)。
(實施方式3)
在上述實施方式2中，在形成在存儲器陣列內(nèi)的全部埋入柵極8的下部設(shè)置了擴(kuò)散層20，但如圖27所示，也可以只在一部分埋入柵極8的下部設(shè)置擴(kuò)散層20。
在該情況下，如圖28所示，在上述實施方式2的圖23所示的工序中，在向襯底1離子注入n型雜質(zhì)時，可以用光致抗蝕劑膜30覆蓋未形成擴(kuò)散層20的槽2的上部。
用圖29和圖30說明存儲單元的動作。在讀出時，如圖29所示，對在選擇存儲單元的兩側(cè)的埋入柵極8中無擴(kuò)散層20的埋入柵極8施加5V左右的電壓、對反型層施加1V左右的電壓。另外，對設(shè)置了擴(kuò)散層20的埋入柵極8施加3V左右的電壓，并使擴(kuò)散層20保持在0V。對未選擇字線施加0V、或者根據(jù)情況施加-2V左右的負(fù)電壓，在使未選擇存儲單元為截止?fàn)顟B(tài)的同時，對選擇存儲單元的控制柵極7(字線WL)施加電壓并判定存儲單元的閾值。
另外，在寫入時，如圖30所示，對選擇存儲單元的控制柵極7(字線WL)施加13V左右、對擴(kuò)散層20施加4V左右、對設(shè)置了擴(kuò)散層20的埋入柵極8施加7V左右、對反型層(無擴(kuò)散層20)側(cè)的埋入柵極8施加1V左右的電壓，并使反型層和p阱3保持在0V。據(jù)此，在埋入柵極8的下部的p阱3中形成溝道，在反型層側(cè)的浮置柵極6的端部的溝道中產(chǎn)生的熱電子被注入到浮置柵極6。
根據(jù)本實施方式，與上述實施方式1一樣，能減小由反型層所形成的一側(cè)的數(shù)據(jù)線電阻。另外，與上述實施方式1一樣，能確保第1柵極電極的溝道長度，并能有效地抑制存儲單元的短溝道效應(yīng)。
(實施方式4)在上述實施方式1～3中，擴(kuò)散層和反型層有不同，但全部的數(shù)據(jù)線都形成在襯底1的槽2中，但是，如圖31所示，也可以在襯底1的表面和槽2的雙方形成數(shù)據(jù)線。
即，也可以在對槽2內(nèi)部的埋入柵極8施加了正電壓時，使在其下部所形成的反型層作為數(shù)據(jù)線起作用，同時，在襯底1的表面形成在襯底1的表面在與埋入柵極8相同的方向(Y方向)延伸的擴(kuò)散層20，使之作為別的數(shù)據(jù)線起作用。
為在襯底1的表面形成擴(kuò)散層20，在上述實施方式1的圖9所示的工序中，在形成了由氮化硅膜11和多晶硅膜6a構(gòu)成的帶狀的圖形(P)后，如圖32所示，將在圖形(P)的一部分間隔區(qū)域(例如每隔1個間隔區(qū)域)設(shè)置了開口部的光致抗蝕劑膜40作為掩膜，通過向襯底1離子注入n型雜質(zhì)、例如砷(As)，在間隔區(qū)域的p阱3中形成擴(kuò)散層20。
接著，在除去了光致抗蝕劑膜40后，如圖33所示，用CVD法在襯底1上淀積氧化硅膜42，接著通過蝕刻氧化硅膜42，使氧化硅膜42只殘留在圖形(P)的間隔區(qū)域。接著，如圖34所示，用光致抗蝕劑膜41覆蓋擴(kuò)散層20的上部的氧化硅膜42，蝕刻并除去未形成擴(kuò)散層20的區(qū)域的氧化硅膜42。以后的工序與上述實施方式1相同。
以下，用圖35和圖36說明存儲單元的動作。在讀出時，如圖35所示，對選擇存儲單元的埋入柵極8施加5V左右的電壓、對反型層施加1V左右的電壓，并使擴(kuò)散層20保持在0V。對未選擇字線施加0V，或者根據(jù)情況施加-2V左右的負(fù)電壓，在使未選擇存儲單元為截止?fàn)顟B(tài)的同時，對選擇存儲單元的控制柵極7(字線WL)施加電壓并判定存儲單元的閾值。
另外，在寫入時，如圖36所示，對選擇存儲單元的控制柵極7(字線WL)施加13V左右、對擴(kuò)散層20施加4V左右、對埋入柵極8施加1V左右的電壓，并使反型層和p阱3保持在0V。據(jù)此，在埋入柵極8的下部的p阱3中形成溝道，并且，在反型層側(cè)的浮置柵極6的端部的溝道中產(chǎn)生的熱電子被注入到浮置柵極6。
在本實施方式4的閃速存儲器中，也與上述實施方式1一樣，能減小由反型層所形成的數(shù)據(jù)線的電阻。
(實施方式5)在上述實施方式4中，在埋入柵極8的下部沒有形成擴(kuò)散層20，但如圖37所示，在埋入柵極8的下部也可以形成擴(kuò)散層20。制造方法可以是在上述實施方式4說明的工序中只追加上述實施方式3說明的擴(kuò)散層形成工序。
以下，用圖38和圖39說明存儲單元的動作。在讀出時，如圖38所示，對埋入柵極8施加3V左右的電壓、對其下部的擴(kuò)散層20施加1V左右的電壓，并使襯底1表面的擴(kuò)散層20保持在0V。對未選擇字線施加0V，或者根據(jù)情況施加-2V左右的負(fù)電壓，在使未選擇存儲單元成為截止?fàn)顟B(tài)的同時，對選擇存儲單元的控制柵極7(字線WL)施加電壓并判定存儲單元的閾值。
另外，在寫入時，如圖39所示，對選擇存儲單元的控制柵極7(字線WL)施加13V左右、對襯底1表面的擴(kuò)散層20施加4V左右、對埋入柵極8施加1V左右的電壓，并使埋入柵極8的下部的擴(kuò)散層20和p阱3保持在0V。因此，在埋入柵極8的下部的p阱3中形成溝道，并且在埋入柵極8側(cè)的浮置柵極6的端部的溝道中產(chǎn)生的熱電子被注入到浮置柵極6。
在本實施方式4的閃速存儲器中，也能夠減小由反型層所形成的數(shù)據(jù)線的電阻。另外，由于能確保第1柵極電極的溝道長度，因此能有效地抑制存儲單元的短溝道效應(yīng)。
以上，根據(jù)實施方式具體地說明了由本發(fā)明者所做的發(fā)明，但不言而喻，本發(fā)明并不限于上述實施方式，在不脫離其宗旨的范圍有可以進(jìn)行各種變更。
本發(fā)明的閃速存儲器適合使用在便攜式個人計算機(jī)和數(shù)字靜像照相機(jī)等小型便攜式信息裝置用存儲裝置中。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲器件，其特征在于具有由MOS晶體管構(gòu)成的存儲單元，上述MOS晶體管具有在第1導(dǎo)電型的半導(dǎo)體襯底上中間隔著第1柵極絕緣膜形成的第1柵極電極、在上述第1柵極電極上中間隔著第2柵極絕緣膜形成的第2柵極電極、以及至少一部分埋入在上述半導(dǎo)體襯底上形成的槽的內(nèi)部的第3柵極電極；上述第2柵極電極構(gòu)成字線，在對上述第3柵極電極施加了電壓時在上述半導(dǎo)體襯底上形成的反型層構(gòu)成數(shù)據(jù)線。
2.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲器件，其特征在于上述第3柵極電極，中間隔著在上述槽的上部形成的第1絕緣膜和上述第2柵極絕緣膜地與上述第2柵極電極分離。
3.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲器件，其特征在于上述第3柵極電極，中間隔著比上述第1柵極絕緣膜厚的第2絕緣膜地與上述第1柵極電極分離。
4.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲器件，其特征在于上述槽的一部分進(jìn)入到上述第1柵極電極的下部。
5.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲器件，其特征在于在上述半導(dǎo)體襯底上形成有構(gòu)成上述MOS晶體管的源極和漏極的第2導(dǎo)電型的半導(dǎo)體區(qū)域。
6.如權(quán)利要求5所述的非易失性半導(dǎo)體存儲器件，其特征在于上述第2導(dǎo)電型的半導(dǎo)體區(qū)域形成在上述槽的下部。
7.如權(quán)利要求5所述的非易失性半導(dǎo)體存儲器件，其特征在于上述第2導(dǎo)電型的半導(dǎo)體區(qū)域形成在上述半導(dǎo)體襯底的表面，在形成了上述半導(dǎo)體區(qū)域的上述半導(dǎo)體襯底的表面未形成上述槽。
8.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲器件，其特征在于上述槽相對于上述第1柵極電極自對準(zhǔn)地形成。
9.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲器件，其特征在于上述第3柵極電極的上面的高度比上述第1柵極電極的上面的高度低。
10.一種非易失性半導(dǎo)體存儲器件的制造方法，上述非易失性半導(dǎo)體存儲器件具有由MOS晶體管構(gòu)成的存儲單元，上述MOS晶體管具有在第1導(dǎo)電型的半導(dǎo)體襯底上中間隔著第1柵極絕緣膜形成的第1柵極電極，在上述第1柵極電極上中間隔著第2柵極絕緣膜形成的第2柵極電極，以及至少一部分埋入在上述半導(dǎo)體襯底上形成的槽的內(nèi)部的第3柵極電極；上述第2柵極電極構(gòu)成字線，在上述第3柵極電極上施加了電壓時在上述半導(dǎo)體襯底上形成的反型層構(gòu)成數(shù)據(jù)線；其特征在于具有(a)在半導(dǎo)體襯底上形成了第1柵極絕緣膜后，在上述第1柵極絕緣膜上形成包括第1導(dǎo)電膜的第1柵極電極的步驟；(b)在上述第1柵極電極的側(cè)壁形成側(cè)壁隔離物的步驟；(c)通過以上述第1柵極電極和側(cè)壁隔離物為掩膜對上述半導(dǎo)體襯底進(jìn)行蝕刻，在上述半導(dǎo)體襯底的表面相對上述第1柵極電極自對準(zhǔn)地形成槽的步驟；(d)通過在上述槽的內(nèi)部埋入第2導(dǎo)電膜，形成第3柵極電極的步驟；(e)在形成了上述第3柵極電極的上述槽的上部形成第1絕緣膜的步驟；(f)在上述第1柵極電極和第1絕緣膜的上部形成第2柵極絕緣膜的步驟；(g)在上述第2柵極絕緣膜的上部形成構(gòu)成字線的第2柵極電極的步驟。
11.如權(quán)利要求10所述的非易失性半導(dǎo)體存儲器件的制造方法，其特征在于在上述(c)步驟之后，上述(d)步驟之前，還包括通過對上述半導(dǎo)體襯底進(jìn)行熱處理，使在上述槽的一部分上露出的上述第1柵極絕緣膜的膜厚變厚的步驟。
12.如權(quán)利要求10所述的非易失性半導(dǎo)體存儲器件的制造方法，其特征在于在上述(c)步驟之后，上述(d)步驟之前，還包括通過向上述半導(dǎo)體襯底離子注入雜質(zhì)，在上述槽的底部的上述半導(dǎo)體襯底上，形成構(gòu)成源極和漏極的第2導(dǎo)電型的半導(dǎo)體區(qū)域的步驟。
13.如權(quán)利要求12所述的非易失性半導(dǎo)體存儲器件的制造方法，其特征在于上述第2導(dǎo)電型的半導(dǎo)體區(qū)域只在一部分槽的底部形成，在其它部分槽的底部未形成。
14.如權(quán)利要求10所述的非易失性半導(dǎo)體存儲器件的制造方法，其特征在于在上述(c)步驟形成上述槽時，使上述槽的一部分進(jìn)入到上述第1柵極電極的下部。
15.如權(quán)利要求10所述的非易失性半導(dǎo)體存儲器件的制造方法，其特征在于在上述(a)步驟之后，上述(b)步驟之前，還包括通過向上述半導(dǎo)體襯底離子注入雜質(zhì)，在上述半導(dǎo)體襯底的表面的一部分上形成構(gòu)成源極和漏極的第2導(dǎo)電型半導(dǎo)體區(qū)域的步驟，在上述(c)步驟，在上述半導(dǎo)體襯底的表面形成上述槽時，只在未形成上述第2導(dǎo)電型半導(dǎo)體區(qū)域的區(qū)域的半導(dǎo)體襯底表面形成上述槽。
16.如權(quán)利要求10所述的非易失性半導(dǎo)體存儲器件的制造方法，其特征在于上述第1柵極電極包括在上述(a)步驟形成的上述第1導(dǎo)電膜和在上述(e)步驟之后上述(f)步驟之前在上述半導(dǎo)體襯底上淀積的第3導(dǎo)電膜的疊層膜。
17.如權(quán)利要求10所述的非易失性半導(dǎo)體存儲器件的制造方法，其特征在于使上述第3柵極電極的上面的高度比上述第1柵極電極的上面的高度低。
全文摘要
本發(fā)明公開了一種非易失性半導(dǎo)體存儲器件及其制造方法，推進(jìn)利用在半導(dǎo)體襯底上所形成的反型層作為數(shù)據(jù)線的非易失性半導(dǎo)體存儲器件的高集成化、高性能化。存儲單元由具有浮置柵極(6)、構(gòu)成字線(WL)的控制柵極(7)和埋入柵極(8)的MOS晶體管構(gòu)成。埋入柵極(8)埋入在相對于浮置柵極(6)自對準(zhǔn)地形成的槽(2)的內(nèi)部。埋入柵極(8)及其上方的控制柵極(7)，中間隔著槽(2)上方的厚氧化硅膜(10)及其上部的第2柵極絕緣膜(5)彼此絕緣。存儲單元的源極、漏極，在對埋入柵極(8)施加了正電壓時，由在埋入柵極(8)的下部的p阱(3)中所形成的反型層(局部數(shù)據(jù)線)構(gòu)成。
文檔編號H01L29/423GK1601650SQ20041006977
公開日2005年3月30日 申請日期2004年7月19日 優(yōu)先權(quán)日2003年9月24日
發(fā)明者屜子佳孝, 小林孝 申請人:株式會社瑞薩科技