專利名稱：一種改進的具有多個柵極氧化層的晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種晶體管及其制造方法，該晶體管具有不同厚度的柵極氧化層。
背景技術(shù)：
MOS的操作特性是由其結(jié)構(gòu)所決定的，包括柵極氧化層(gate oxide)。其操作電壓的上限，主要取決于柵極氧化層的崩潰電壓(breakdown voltage)，而此電壓主要由柵極氧化層的厚度決定，越厚則可承受的崩潰電壓越高。
目前，在同一芯片上的電路設(shè)計，包括邏輯電路與內(nèi)存電路，需要不同厚度的柵極氧化層來實現(xiàn)電路設(shè)計的要求。高性能的邏輯電路的一個器件中需要不同厚度的柵極氧化層高可靠性需要較高的電壓，則需要較厚的柵極氧化層；而晶體管的操控性(高操作速度)或者較低的電壓，則需要較薄的柵極氧化層。于是，在一個芯片上生成不同厚度的柵極氧化層成了一項非常迫切的發(fā)展任務。
為了獲得不同厚度的柵極氧化層，有采用在氧化以前植入Ar.sup+或N.sup.+等方法的，參見M.Togo等人撰寫的論文，題為″Multiple-ThicknessGate Oxide and Dual-Gate Technologies for High Performance Logic-EmbeddedDRAMs″，發(fā)表于Int.Electron Device Meeting(IEDM)，San Francisco，paper13.1，1998。還可以參見另一篇論文，由C.T.Liu等人撰寫，題為″MultipleGate Oxide Thickness for 2-GHz System-on-a-Chip Technologies″，發(fā)表于Int.Electron Device Meeting(IEDM)，San Francisco，paper 21.2，1998。
也有采用在柵極淀積以后植入O.sup.+的方法，如1998年國際電子器件會議上的論文“Sub-5.mu.m Multiple-Thickness Gate Oxide Technology UsingOxygen Implantation”中所述。(參見作者Y.C.King et al.，論文題目″Sub-5.mu.m Multiple-Thickness Gate Oxide Technology Using OxygenImplantation，″，會議名稱Int.Electron Device Meeting(IEDM)，時間、地點、論文集San Francisco，paper 21.2，1998).另一篇1999年申請的美國專利(申請?zhí)朣er.No.09/386,185)中揭示了一種類似的方法，所不同的是使用了不同的crystalline surface orientations。(參見文獻″Multiple Oxide Thickness forMerged Memory and Logic Applications″)還有如中國專利申請01109732.9和00804555.0和美國專利6,720,221所公開的獲得不同厚度的柵極氧化層的方法。
上述方法相比普通的制造過程要復雜很多，需要額外的昂貴的工藝設(shè)備和額外的工藝步驟。非常明顯地，我們需要一種在一個晶片上制造不同厚度的柵極氧化層的方法，該方法最好能使用現(xiàn)有的工藝制程，很少或不要增加工藝的復雜性和成本。
發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種簡單的工藝過程，幾乎可以沒有新增加的設(shè)備和步驟，就能制造一種具有不同柵極氧化層厚度的晶體管。
本發(fā)明是這樣實現(xiàn)的，基于通常的半導體制造過程，沒有任何額外的設(shè)備，在氧化以前，對需要生成厚的柵極氧化層的區(qū)域進行硅植入(siliconimplant)，使之成為硅高濃度的區(qū)域，從而使該區(qū)域具有較高的氧化速度，進而形成較厚的氧化層。
硅植入的劑量(dose)越大，則該區(qū)域的氧化速度愈快。
本發(fā)明所采用的方法，既沒有額外的生產(chǎn)設(shè)備，又非常簡單，相比于前面提到的現(xiàn)有技術(shù)具有明顯的優(yōu)點，如低成本，柵極氧化層的厚度可以非常好的控制，更重要的是，本發(fā)明所提供的晶體管的電子遷移率(transistor mobility)比現(xiàn)有的方法更高，則操作速度可以很快。
圖1為本發(fā)明的制造方法的第一次阻隔與硅植入的示意圖，
圖2為本發(fā)明的制造方法的第二次阻隔與硅植入的示意圖，圖3為本發(fā)明的晶體管的不同厚度柵極氧化層的示意圖。
其中，附圖標記說明如下1-底材 2-底材21，22，23，21’，22’，23’-柵極氧化層區(qū)域301-光阻 302-光阻401-摻質(zhì)硅402-摻質(zhì)硅具體實施方式
下面結(jié)合附圖詳細描述本發(fā)明。
圖1-圖3描述了制造本發(fā)明所述的晶體管的過程，因為該制造過程采用的通常的設(shè)備，并且其他步驟的制造工藝也沒有特別之處，所以只簡單給出了要點工藝的示意圖，其他制造步驟不再贅述。
參見圖3，本發(fā)明所述的是一種改進的晶體管，該晶體管具有多個不同厚度的柵極氧化層，其柵極氧化層的厚度可以根據(jù)崩潰電壓的設(shè)計要求而定。圖中所示為三個不同厚度的柵極氧化層，分別厚的柵極氧化層21，21’，中等厚度的柵極氧化層22，22’，和薄的柵極氧化層23，23’。NMOS和PMOS均可以適用。
其制造方法如圖1-圖3所示。
本發(fā)明所述的制造方法的要點是在生成柵極氧化層步驟為步驟一、第一次阻隔，即放上第一次光阻301、曝光與顯影，其光阻放置位置如圖1所示，步驟二、第一次硅401植入，步驟三、移除光阻301，步驟四、第二次阻隔，即放上第二次光阻302、曝光與顯影，其光阻放置位置如圖2所示，
步驟五、第二次硅402植入，步驟六、移除光阻302，步驟七、柵極氧化，得到如圖3所示的不同厚度的柵極氧化層。
在上述步驟以后，再按照一般的后續(xù)工藝完成芯片的制造。
其中，被步驟一和四都阻隔的區(qū)域23、23’在最后得到最薄的柵極氧化層；由于步驟二的硅302植入劑量高于步驟五硅402的數(shù)量，所以，步驟一未阻隔而步驟四阻隔的區(qū)域21、21’所形成的柵極氧化層厚度大于步驟一阻隔而步驟四未阻隔的區(qū)域22、22’所形成的柵極氧化層厚度。
本發(fā)明的方法中，硅植入的植入能量在10KeV以內(nèi)，并且可以調(diào)整。兩次硅植入的植入能量可以相同，也可以不同。
根據(jù)離子植入的常規(guī)手段，植入能量、角度、每次的劑量或總的數(shù)量均可以控制或調(diào)整以滿足不同的需要。
由上述方法可知，因為通過控制每一次硅植入的劑量、能量和角度可以控制該硅植入?yún)^(qū)域的氧化速度，從而控制該區(qū)域的柵極氧化層的厚度，所以，本發(fā)明所述的這種改進的晶體管可以是具有多個不同厚度的柵極氧化層，并且可以是厚度不一，或者部分相同。例如，可以是2個不同厚度的柵極氧化層；或者是3個柵極氧化層，二個比較厚，一個比較薄，或者是二個薄，一個厚；或者是三個互不相同。當然其排列方式也并不一定要如舉例所示，完全可以根據(jù)設(shè)計要求，采用本發(fā)明的方法來制造。
本領(lǐng)域技術(shù)人員可以利用本發(fā)明的要點，結(jié)合設(shè)計要求做適應性的調(diào)整或變化或步驟的結(jié)合，以及硅植入劑量、總量、次數(shù)、植入?yún)?shù)的調(diào)整等。本發(fā)明的實施例的說明并非用來限定本發(fā)明，其保護范圍應當以權(quán)利要求書為準。
權(quán)利要求
1.一種改進的具有多個柵極氧化層的晶體管，其特征在于該晶體管的具有多個柵極氧化層，并且柵極氧化層的厚度可以不相同。
2.如權(quán)利要求1所述的晶體管，其特征在于該晶體管的柵極氧化層的厚度是通過硅離子植入來控制的。
3.一種制造權(quán)利要求1所述的晶體管方法，其特征在于，其中生成柵極氧化層的方法包含如下步驟步驟一、第一次阻隔，步驟二、第一次硅植入，步驟三、移除光阻，步驟四、第二次阻隔，步驟五、第二次硅植入，步驟六、移除光阻，步驟七、柵極氧化，得到不同厚度的柵極氧化層。
4.一種如權(quán)利要求3所述的制造方法，其特征在于，硅植入的植入能量小于10KeV。
5.一種如權(quán)利要求3所述的制造方法，其特征在于，步驟二第一次硅植入的數(shù)量高于步驟五硅植入的數(shù)量。
6.一種如權(quán)利要求3所述的制造方法，其特征在于，生成柵極氧化層的步驟一至三可以去掉或重復。
全文摘要
一種改進的具有多個柵極氧化層的晶體管，柵極氧化層的厚度可以各不相同以適應不同的操作電壓的要求。該晶體管的制造要點是在柵極氧化層區(qū)域進行硅離子植入并控制其植入?yún)?shù)，不同區(qū)域不同的植入次數(shù)，從而使這些區(qū)域的氧化速度不同，在后續(xù)的氧化步驟中生成不同厚度的柵極氧化層。
文檔編號H01L21/28GK1755940SQ20041006676
公開日2006年4月5日 申請日期2004年9月28日 優(yōu)先權(quán)日2004年9月28日
發(fā)明者楊海遠 申請人:中芯國際集成電路制造(上海)有限公司