專利名稱：具有金剛石形金屬互連配置的半導體功率器件的制作方法
技術領域：
本發(fā)明一般涉及半導體器件，更具體地，涉及功率晶體管。
背景技術：
在橫向雙擴散金屬氧化物半導體(LDMOS)功率晶體管中，漏極和源極半導體區(qū)通常是形成在同一管芯表面上并在LDMOS晶體管管芯上延伸的集成的區(qū)域，鍵合焊盤設置在管芯周圍。最終的金屬半導體區(qū)橫跨漏極和源極半導體區(qū)從而將半導體區(qū)與各自的鍵合焊盤相連。由于一些電流必須流過漏極或源極區(qū)的長度，以到達鍵合焊盤，因此這樣的功率晶體管具有不需要的高導通電阻(RdsON)。
降低功率晶體管的電阻(RdsON)的一種方法是在源極和漏極半導體區(qū)上形成交替的金屬條，并且該金屬條與源極和漏極半導體區(qū)耦接。然后在金屬條上形成多個突點，用于外部連接功率器件的源極和漏極區(qū)。由于突點之間的距離決定電流從附近的源極和漏極區(qū)必須流過的距離，而最小的突點尺寸決定最小的金屬條寬度(從而間隔)，電流必須流過的距離不會因為突點尺寸在電流流過距離方面的限制而被最小化。例如，電流將流過的平均距離大約是突點的中心間距離的一半。因此，由于電阻與電流流過的長度或距離除以金屬條的寬度成正比，這樣的器件的RdsON不會被優(yōu)化。并且，如果器件尺寸增加，金屬條電阻由于金屬條橫過較大的器件寬度而增加。
另一個方法采用三金屬層方法，其中多個源極和漏極區(qū)被耦接在一起，以形成多個LDMOS晶體管的源極和漏極。每一個擴散區(qū)具有形成在之上并與之接觸的第一金屬層條，和形成在多個第一金屬層條之上以形成源極和漏極總線的第二金屬層條。然后，在第二金屬總線上形成很厚的第三金屬層，以提供減小的金屬線電阻和為功率器件提供外部電接觸。由于第一和第二金屬層條的長度在LDMOS晶體管的尺寸增加時必須同時做得更大，由于類似于上述的理由電阻也會增加。并且，第三金屬層相對于前述的兩金屬條方法需要附加的復雜且昂貴的處理。而且，在器件尺寸增加時，金屬互連層電阻成比例地增加，這是因為總線或條必須橫跨器件的整個寬度。
因此，需要一種功率晶體管，這種功率晶體管以與晶體管尺寸相對無關的低導通電阻在高電流下工作、具有高的功率耗散、并且可以采用簡單序列的處理步驟來制備從而維持低制造成本的功率晶體管。


圖1是晶體管的第一截面視圖；圖2是晶體管的第二截面視圖；圖3是表示選定特征的該晶體管的一部分的頂視圖；圖4是表示其它選定特征的該晶體管的頂視圖；圖5是表示安裝到線路板上的晶體管的截面視圖；和圖6是表示安裝到引線框并被封裝以形成封裝半導體器件的晶體管的截面視圖。
具體實施例方式
在圖中，具有相同的參考數字的元件具有類似的功能。在本文中，所使用的術語“網柵LDMOS”指包含按網狀圖案成形的多晶硅柵區(qū)的單元晶體管結構設計。在本文中，所使用的術語“大致菱形”和“大致金剛石形”指包括具有圓角或多個凹入部分但保持大致菱形或金剛石形形狀的一般四邊形。
作為一個示例，將討論N溝道網柵橫向雙擴散金屬氧化物半導體(LDMOS)晶體管結構和相關的工藝步驟。因此，認為導電性、摻雜材料等適合于N溝道網柵LDMOS晶體管，并且通常能夠理解通過替換材料或改變導電性可以容易地制備P型晶體管。并且，晶體管也可以被制作成條狀LDMOS晶體管、垂直MOS晶體管、橫向晶體管或其它通常的晶體管單元設計。此外，為了簡化描述，從而對本發(fā)明進行更好地描述，忽略了各種通常已知的工藝步驟、層、區(qū)和特征。
圖1是按并聯的晶體管單元13的矩陣或陣列實施的晶體管10的第一截面視圖。第一截面視圖表示包括在體區(qū)35中形成的基本上共線的多個或一行源極21的晶體管單元13的一部分。晶體管10被設置成半導體襯底12上的網柵LDMOS功率晶體管。
半導體襯底12由采用硼摻雜并具有沉積在底層20上的N型外延層19的P型硅材料形成。此外，襯底12典型地包括在底層20和外延層19的界面處的選定區(qū)域中形成的N型埋置層(未示出)。
在襯底12的頂部上生長薄柵氧化物46。在柵氧化物46的表面上沉積未摻雜的多晶硅層并將該層摻雜成導電性的。然后，多晶硅層被圖案化和干蝕刻，以形成作為晶體管10的柵極40的控制電極網。
P型摻雜的掩模(未示出)被用來露出部分多晶硅柵40和襯底12，并且采用柵40多晶硅作為自對準的掩模摻入硼，并使硼擴散，以形成體區(qū)35。
將掩模(未示出)圖案化，以露出部分多晶硅40，采用柵40作為自對準的掩模而注入如砷之類的N型摻雜劑。使摻雜劑擴散，從而在體區(qū)35中形成源極21。對柵極40施加電壓信號，促使在體區(qū)35中鄰近源極21形成溝道77，如圖所示。
然后，在晶片的表面上沉積絕緣層45。絕緣層45的材料包括沉積的未摻雜氧化物、摻硼的氧化物或氮化硅。絕緣層45被圖案化和干蝕刻，以露出至少一部分用于制造電觸點的源極21和柵極40。
然后，在襯底12上形成金屬層1010。在一個實施方式中，金屬層1010包括薄的預制備的濺射鉑層，接著進行熱處理從而在露出的硅表面區(qū)上形成硅化鉑粘附層以改善隨后形成的金屬的粘附性。在一個實施方式中，金屬層1010包括濺射鈦鎢和含有一部分銅的鋁金屬層。在一個實施方式中，所形成的鈦鎢層的厚度大約是0.15微米。在一個實施方式中，所形成的鋁-銅的厚度大約是0.6微米，并且銅含量大約是0.5％。
通過干蝕刻圖案化金屬層1010，以形成與多個源極21電接觸的被稱作源極金屬條55的部分。
在晶片的表面上沉積絕緣層60。絕緣層60被圖案化和干蝕刻，以在選定的區(qū)域中露出金屬層1010，從而形成多個源極金屬通路78。在一個實施方式中，絕緣層60包括所沉積的未摻雜氧化物層和旋涂玻璃的多層。
然后沉積、圖案化和蝕刻金屬層或互連層1030，以分別形成源極和漏極部分101和201。源極部分101經由通路78接觸源極金屬條55，而漏極部分201如下文進一步描述的那樣接觸漏極。在一個實施方式中，互連層1030包括濺射鈦-鎢合金的薄層和鋁-銅合金的厚層。在一個實施方式中，所形成的互連層1030的厚度為大約2.1微米，其中包括大約0.1微米厚的鈦-鎢層。所形成的鋁-銅合金典型地含有0.5％的銅含量。
沉積和圖案化介電材料，以形成鈍化層65，該鈍化層65在使源極部分101露出以制造電連接時保護晶體管10。在一個實施方式中，鈍化層65包括等離子增強的化學氣相沉積氮化硅，厚度為大約0.68微米。
在互連層1030的源極部分101的露出表面上形成導電材料，以形成從襯底12向上伸出適于制作外部電連接的一段距離的導電源極突點500。源極突點500典型地由焊料漿、導電環(huán)氧樹脂、或者焊料或銅突點球形成。在對柵40施加的信號電壓形成溝道77時，晶體管電流ID從源極突點500經由互連層1030的源極部分101、通路78和源極金屬條55流到源極21以規(guī)定通過溝道77的線路。
圖2是晶體管10的第二截面視圖，表示沿包括基本上共線的多個或一行漏極15的平面的部分晶體管單元13。漏極15與源極21同時被圖案化、注入和擴散。
在形成源極金屬條50時，金屬層1010被圖案化和蝕刻，以形成用于在漏極觸點15A處接觸漏極15的漏極金屬條55?；叵氲剑ミB層1030被圖案化，其中部分101經由源極通路78電耦接到源極金屬條50。同時，互連層1030被圖案化以形成經由漏極通路79電接觸漏極金屬條55的漏極部分201，如圖所示。因此，響應對柵極40施加的信號電壓，流經溝道77的晶體管電流ID規(guī)定通過漏極15、漏極金屬條50、通路79和互連層1030的漏極部分201而到達漏極突點501，如圖所示。
在一個實施方式中，部分101和201之間的距離大約為2微米。這樣小的距離使得能夠最大化地覆蓋和接觸下層的金屬條50和55，以提供低導通電阻和高性能的器件。
圖3是晶體管10的一部分的頂視圖，表示在制造的第一階段之后的選定特征，包括柵極40、源極21和漏極15的設置，和它們分別與金屬層1010的漏極和源極金屬條50和55的連接。
如圖所示，源極21和漏極15與柵極40自對準，并按晶體管單元13的行列矩陣排列。在一個實施方式中，如圖所示，晶體管單元13被顯示成具有矩形的形狀，其中心位于源極21的中心處，并且角位于鄰近的漏極15的中心處。這種結構導致具有限定源極21和漏極15的邊界的網絡狀或網狀結構的柵極40。
所示出的漏極15具有矩形的漏極觸點15A，而所示出的源極21具有六邊形的源極觸點21A。六邊形的源極觸點21A增加了觸點尺寸，并允許源極21和體區(qū)35的露出部分通過源極金屬條55相接觸，從而將源極21和體區(qū)35保持在同一電位上。
源極21被設置成行，以便于通過源極金屬條55進行電接觸，源極金屬條(55)典型地延伸到晶體管單元13的陣列的邊緣上。漏極15被設置成交替的行，以便于通過漏極金屬條50進行接觸，漏極金屬條(50)典型地也延伸到晶體管單元13的陣列的邊緣上。在一個實施方式中，所形成的晶體管10具有兩千五百個并聯的晶體管單元13，其行距大約為1.48微米，其列距大約為1.48微米。由于源極21設置成與漏極15相交替的行，因此，每一個源極21鄰近四個漏極15，并且每一個漏極15鄰近四個源極21，從而提供低導通態(tài)電阻。并且，按交替的行形成金屬條50和55，使得漏極金屬條50鄰近源極金屬條55，反之亦然。
圖4是晶體管10的頂視圖，表示包括互連層1030的源極和漏極部分101和201的設置、它們經由通路78和79與金屬層1010的源極和漏極金屬條55和50的電連接、以及突點500和501的選定特征。在典型實施方式的晶體管10上源極和漏極部分101和201的數目在每個大約8和大約16之間的范圍內。圖4示出了較小的數目以及較小數目的源極和漏極金屬條55和50，以簡化說明并更清楚地描述本發(fā)明。
所形成的金屬層1010具有兩個梳狀區(qū)51和53，其“齒”分別包括漏極和源極金屬條50和55，以如圖所示的隔行方式延伸，從而與漏極15和源極21的交替行電接觸。
為了提供晶體管10的小互連電阻成分，通過將互連層1030制作成如圖所示的覆蓋漏極和源極金屬條50和55的菱形陣列，使經由金屬條50和55的有效平均電流路徑變小。如上所述，該區(qū)域分別被指定成源極和漏極部分101和201，并且具有大致的金剛石形或菱形。因為互連層1030制作得比金屬層1010更厚，所以經由金屬條50和55的較短路徑減小了晶體管10的導通電阻。例如，在一個實施方式中，金屬層1010具有大約0.6微米的厚度，而互連層1030具有大約2微米的厚度。因此，經由互連層1030的電流路徑具有比經由金屬層1010的電流路徑更小的每單位長度上的電阻。
源極金屬條55經由通路78與互連層1030的源極部分101電接觸，而漏極金屬條50經由通路79與互連層1030的漏極部分201電接觸。因此，部分101和201分別與晶體管10的源極21和漏極15電接觸。
互連層1030包括具有與柵40內連接(未示出)的柵部分301。在柵部分301上形成突點401，以提供從外部到柵40的電連接。在晶體管10的內部部分中，部分101和201被設置成棋盤式的交替的多行和多列，使得源極部分101鄰近四個漏極部分201，而漏極部分201被四個源極部分101包圍。在一個實施方式中，晶體管的周圍1020主要由互連層1030的漏極部分201形成。
請注意，每一個源極部分101接觸多個下層的源極金屬條55，從而接觸下層的多行源極21。因此，從源極21經由其源極金屬條55的電流路徑比在相應的漏極部分201之下的相鄰通路79之間的距離更短。
并且，通路78和79被設置成具有采用制造工藝可以達到的最大密度。結果，每一個源極部分101具有與下層的源極金屬條55中至少一個、最好全部接觸的多個通路78，同時，每一個漏極部分201具有與下層漏極金屬條50中至少一個、最好全部接觸的多個通路79。作為高通路密度和部分101和201與每個金屬條中的多個通路相接觸的結果，從漏極部分201之下的源極21經由金屬層1010的電流路徑的長度比上層的漏極部分201到鄰近的源極部分101之一的寬度的一半更小。類似地，從源極部分101之下的漏極15經由金屬層1010的電流路徑的長度比源極部分101到鄰近的漏極部分201之一的寬度的一半更小。相信這種配置最小化了晶體管10的源極到漏極的總有效導通電阻。
并且，大致呈金剛石形的部分101和201的棋盤設置是可按比例設置的，因此如果晶體管10的尺寸增加，則部分101和102的尺寸可以保持相同并仍然提供短的、局域化的源極和漏極電流路徑，以實現低電阻。
從源極21和漏極15收集的電流流經源極突點500和漏極突點501，到達外部電路(未示出)。通常，與增加寬度的區(qū)域相聯系，通過部分101和201從下層的金屬條進行的電流收集增加。也就是說，互連層1030的金剛石形的源極和漏極部分101和201導致在較寬的區(qū)域中形成更多的通路，使得在較高電流密度的區(qū)域中有效電阻更低。因此，在電流的大小增加時，相應地，可以獲得更多的金屬進行導電，這導致更低的電阻。并且，相對于下層的金屬條，部分101和201可以制作得較大，因此它們承載大電流的能力被增強，而沒有必要添加如厚金屬層等附加的處理步驟。
即使對于大的、高電流功率器件，上述流經互連層1030的部分101和201的局域化電流在設計階段具有改善模型精度的好處。局域化的電流流動導致對晶體管性能的更精確的估計，這減少了修改器件設計的需要，從而減少了設計周期和成本。
圖5是表示被安裝到且電耦接到印刷電路板970時晶體管10的一個實施方式的選定特征的截面視圖。電路板970包括具有導電跡線975和976的電路板結構，該導電跡線疊置在標準的玻璃-環(huán)氧樹脂、FR4或類似介電材料的介電基板上。在一個實施方式中，采用厚度大約50微米的軋制銅來制作跡線975-976。
選擇源極和漏極部分101和201的尺寸，以直接安裝在電路板上。因此，互連層1030被設置成用作適應較小尺寸的半導體襯底12和較大尺寸的電路板970的插入物。在一個實施方式中，源極和漏極部分101和201的寬度(沿行)大約為四百微米，而長度(沿列)大約是六百微米。
晶體管10以倒裝芯片的方式被安裝到電路板970上，通過焊料回流工藝，源極突點500將源極部分101電連接到跡線975上，而漏極突點501將漏極部分201電連接到跡線976上。跡線975被制作成將所有的源極突點500連接到第一公共節(jié)點上，而跡線976被制作成將所有的漏極突點501連接到第二公共節(jié)點上。
結果，流經互連層1030的各個源極和漏極部分101和201的局域化電流由跡線975-976進一步收集，該跡線的厚度比互連層1030更大。因此，由于局域化的電流短距離流經金屬層1010，晶體管10的總導通電阻比采用其它器件可得到的更低。
圖6是表示安裝到基體引線框920上并使用成型化合物910進行外部成形(overmold)以形成具有外引線930-931的封裝后的半導體器件900的晶體管10的截面視圖。引線框920包括用于接觸源極突點500的金屬跡線960和用于接觸漏極突點501的金屬跡線961。跡線960被制作成提供公共節(jié)點，所有的源極部分101都經過源極突點500耦接到該公共節(jié)點。跡線961被制作成提供公共節(jié)點，所有的漏極部分201都經過漏極突點501耦接到該公共節(jié)點。在圖6的視圖平面中，跡線960看起來是兩個隔開的跡線，但在視圖平面外這些隔開的區(qū)域被耦接在一起?；蛘?，這些隔開的區(qū)域可以在用戶電路板上耦接在一起。
引線930和931采用焊料球或如從引線框920向外突出的鍍銅之類的其它材料形成。或者，通過省略焊料球并采用跡線960-961的外表面用于外部連接，封裝后的半導體器件900可以制作成無引線器件。在跡線961的內部水平表面中制作定位槽以幫助對源極突點500取向。在跡線960的下部的外表面中制作定位槽965以幫助將引線930與跡線960對齊。對于引線框920的其它區(qū)域，可以容易地包括附加的定位槽。
總之，本發(fā)明提供了一種在低導通電阻的大電流和減小的功率耗散下工作的、具有與晶體管尺寸無關的短的電流流過距離的半導體器件或功率晶體管，該半導體器件或功率晶體管可以采用簡單序列的處理步驟來制作，以維持低制造成本。采用漏極金屬條接觸晶體管單元的漏極以及源極金屬條接觸晶體管單元的源極，形成并聯的晶體管單元矩陣。覆蓋晶體管單元的互連層具有將漏極金屬條之一與第一和第二通路相接觸的第一部分，以及將源極金屬條之一與第三和第四通路相接觸的第二部分。
權利要求
1.一種晶體管，包括晶體管單元矩陣，包括用于接觸晶體管單元的漏極的漏極金屬條和用于接觸晶體管單元的源極的源極金屬條；和互連層，該互連層覆蓋晶體管單元矩陣并具有第一和第二漏極部分，各自通過兩個通路接觸漏極金屬條之一；以及第一和第二源極部分，各自通過兩個通路接觸源極金屬條之一。
2.根據權利要求1所述的晶體管，其中接觸各個漏極部分的所述兩個通路通常平行于由所述第一和第二金屬條形成的線。
3.根據權利要求2的晶體管，其中所述第一和第二漏極部分以及第一和第二源極部分被制作成具有大致的金剛石形狀。
4.根據權利要求3的晶體管，其中所述第一和第二漏極部分鄰近至少四個源極部分。
5.根據權利要求1的晶體管，其中所述晶體管單元矩陣包括網柵LDMOS晶體管單元的矩陣。
6.根據權利要求1的晶體管，其中第一漏極金屬條在第一和第二源極金屬條之間形成，而第三源極金屬條在第二和第三漏極金屬條之間形成。
7.根據權利要求1的晶體管，其中所述互連層包括8個源極部分和8個漏極部分。
8.根據權利要求1的晶體管，其中所述源極和漏極金屬條由包括鋁的金屬制成。
9.根據權利要求8的晶體管，其中所述互連層由鋁或鋁合金制成。
10.根據權利要求1的晶體管，還包括形成在互連層的所述第一和第二源極部分上的第一組突點，用于外部連接到所述晶體管單元的源極；以及形成在互連層的所述第一和第二漏極部分上的第二組突點，用于外部連接到所述晶體管單元的漏極。
11.根據權利要求1的晶體管，還包括將所述互連層和源極以及漏極金屬條隔開的介電材料。
12.根據權利要求11的晶體管，還包括用于容納所述晶體管單元矩陣和互連層的封裝。
13.一種柵網LDMOS器件，包括晶體管單元陣列，包括用于接觸晶體管單元的漏極的漏極金屬條和用于接觸晶體管單元的源極的源極金屬條；互連層，該互連層覆蓋晶體管單元陣列，并具有第一大致呈金剛石形的部分，所述第一大致呈金剛石形的部分各具有兩個用于接觸所述漏極金屬條之一的通路；和第二大致呈金剛石形的部分，所述第二大致呈金剛石形的部分各具有兩個用于接觸所述源極金屬條之一的通路。
14.根據權利要求13所述的柵網LDMOS器件，其中所述第一和第二大致呈金剛石形的部分按大致的棋盤陣列而形成。
15.根據權利要求14所述的柵網LDMOS器件，其中所述第二大致呈金剛石形的部分被設置成與所述第一大致呈金剛石形的部分交替。
16.根據權利要求15所述的柵網LDMOS器件，其中所述第一和第二大致呈金剛石形的部分接觸所有的漏極和源極金屬條。
17.根據權利要求16所述的柵網LDMOS器件，其中所述漏極和源極金屬條被設置成交替的多行，以電接觸交替的多行漏極和源極。
18.根據權利要求17所述的柵網LDMOS，還包括隔開所述第一和第二大致呈金剛石形的部分的介電層；和在所述第一和第二大致呈金剛石形的部分中的每一個上形成的焊料突點，用于電接觸電路板跡線或引線框。
19.一種半導體器件，包括襯底，該襯底具有在第一和第二垂直的方向上形成的多個晶體管單元；第一金屬層，該第一金屬層具有在第一垂直的方向上接觸晶體管單元的源極的第一區(qū)域，和在第一垂直的方向上接觸晶體管單元的漏極的第二區(qū)域；以及第二金屬層，該第二金屬層形成在第一金屬層上，并且在第一和第二垂直的方向上具有耦接到多個源極觸點的第一大致呈金剛石形的部分，和在第一和第二垂直的方向上用于接觸多個漏極觸點的第二大致呈金剛石形的部分。
20.根據權利要求19的半導體器件，其中所述第一金屬層的第一和第二部分由交替接觸漏極和源極的多個平行的金屬條形成。
全文摘要
本發(fā)明涉及具有金剛石形金屬互連配置的半導體功率器件。晶體管(10)被制作成晶體管單元(13)的矩陣，具有用于接觸晶體管單元的漏極(15)的漏極金屬條(50)和用于接觸晶體管單元的源極(35)的源極金屬條(55)。覆蓋晶體管單元矩陣的互連層(1030)具有通過第一和第二通路(79)接觸一個漏極金屬條的第一部分(201)和通過第三和第四通路(78)接觸一個源極金屬條的第二部分(101)。
文檔編號H01L23/482GK1574335SQ200410046090
公開日2005年2月2日 申請日期2004年6月4日 優(yōu)先權日2003年6月6日
發(fā)明者根納季·涅姆采夫, 王輝, 鄭英平, 拉杰什·S·耐爾 申請人:半導體元件工業(yè)有限責任公司