專利名稱：用于存儲器模塊的多級封裝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及一種半導(dǎo)體存儲器模塊，并且，更為特別地，涉及一種多級封裝，其中將上級和至少一個下級DRAM集成電路封裝一個堆疊在另一個上來以此裝配高密度、低型面的三維存儲器模塊。
背景技術(shù)：
現(xiàn)有的用于動態(tài)隨機(jī)存取存儲器(DRAM)半導(dǎo)體集成電路的存儲器模塊通常包括印刷線路板(PWB)襯底卡和通過表面安裝技術(shù)安裝在PWB卡上的一些DRAM集成電路(IC)封裝。沿著PWB卡的一個邊緣是一行鍍金金屬連接盤或者被插入安裝在母板上的連接器插座的接頭。根據(jù)連接在PWB卡邊緣上的金接頭是隔開的還是通過通孔的方式在卡的兩側(cè)互連到封裝的，通常將這些多封裝模塊稱為單列直插存儲器模塊(SIMM)或雙列直插存儲器模塊(DIMM)。通常，將數(shù)量從四到九的單行DRAM封裝安裝在模塊的一側(cè)上?？梢越M裝到單一的SIMM或DIMM模塊的兩側(cè)來增加在板上的集成電路封裝的數(shù)量。通常將這稱為存儲器模塊的正?；騿纹娐费b配。可以安裝的封裝的數(shù)量由國際接受的標(biāo)準(zhǔn)所規(guī)定的SIMM或DIMM模塊的尺寸限定。
DRAM存儲器密度的內(nèi)部容量，通常以兆比特測量，加上每存儲器模塊裝配的封裝的數(shù)量確定以兆比特測量的總的模塊密度。因此，包括八個128Mb DRAM封裝的DIMM模塊產(chǎn)生具有128MB存儲器密度的模塊。
通常需要在單一DIMM的給定空間內(nèi)增加存儲器密度。制造存儲器模塊的通常的單片電路裝配封裝由可用來安裝DRAM封裝的空間限制。對于組裝在PWB卡的兩側(cè)上的標(biāo)準(zhǔn)DIMM模塊，通過使用比如薄型小尺寸封裝(TSOP)的引線框封裝或甚至更小尺寸的芯片級封裝(CSP)和小間距球柵陣列(FBGA)封裝，DRAM封裝的通常數(shù)量是18。為了將在給定DIMM模塊中的存儲器密度加倍，通常的解決方法是使用預(yù)先堆疊的DRAM封裝。為了將頂部和底部堆疊的封裝的引線焊接在一起，通常使用中間媒介，或內(nèi)插器。因為上級和下級封裝在最初僅意在用于單一封裝的空間中重疊，這個內(nèi)插器需要包括簡單的電路來將頂部封裝的芯片選擇功能重新布線到在PWB卡上的互聯(lián)焊盤。
作為前述的結(jié)果，需要分開的芯片選擇信號跡線來識別頂部DRAM封裝并將其和底部封裝區(qū)分。需要另外的和分開的裝配過程來首先將上級封裝和下級封裝的引線接合。另外，在完成堆疊裝配之后，必須再次電氣地測試每一對堆疊的DRAM，并且對其進(jìn)行視覺的檢查來確保堆疊的布置功能完好。
當(dāng)裝配到DIMM模塊卡時，堆疊的封裝可以實現(xiàn)將存儲器密度的量加倍的目的。但是，根據(jù)接合頂部和底部封裝的引線的形狀和位置，一個堆疊在另一個上的封裝對通常對封裝機(jī)器，比如，芯片放置機(jī)器，因為混淆它的用于核對引線圖形的視覺系統(tǒng)而表現(xiàn)出問題。更為嚴(yán)重的是，一旦裝配了堆疊的封裝，在其中兩個堆疊的封裝中的一個出現(xiàn)功能故障并且需要修理的情況中，必須從DIMM模塊移去整個堆疊的封裝并且替換。因此，即使在封裝的堆疊的對中的兩個封裝中的一個出現(xiàn)故障，也必須犧牲其它功能完好的封裝。
因此，需要有效的方式用于將在存儲器模塊中的存儲密度加倍，并且避免上述缺點，同時最小化裝配成本，減少裝配時間，并且避免在測試和修理過程中發(fā)生的另外的浪費和低效。
通過參考下面的美國專利，可獲得在襯底上安裝的堆疊的半導(dǎo)體集成電路的實例5,861,666 1999年1月19日5,960,539 1999年10月5日6,205,654 2001年3月27日6,242,285 2001年6月5日6,329,221 2001年12月11日發(fā)明內(nèi)容概括的說，為了制造高密度、低型面的三維存儲器模塊(例如，單列直插或雙列直插存儲器模塊)，將包括動態(tài)隨機(jī)存取存儲器(DRAM)半導(dǎo)體集成電路(IC)設(shè)備的多級封裝表面安裝到印刷線路板襯底的一側(cè)或兩側(cè)。每一多級封裝包括不同的上級和下級DRAMIC封裝，將其有效的一個堆疊在另一個上，從而在板上占據(jù)不多于單一上級IC封裝正常占據(jù)的空間。在優(yōu)選的實施例中，每一堆疊的封裝的上級IC封裝是引線框封裝，比如薄型小尺寸封裝(TSOP)，并且下級封裝是芯片級封裝(CSP)。上級(TSOP)封裝的引線是足夠的長度，使得上級封裝的帶支架的高度高于標(biāo)準(zhǔn)封裝，從而提供在其下提供足夠的間隙，來在其中接收至少一個下級(CSP)封裝。通過這個相同的考慮，下級(CSP)封裝是無引線設(shè)備，其特征在于具有比對應(yīng)的上級封裝的覆蓋區(qū)和型面更小的覆蓋區(qū)和型面。
將堆疊的封裝對的無引線下級IC封裝通過焊球和表面連接結(jié)合片的方式電氣地連接到印刷線路板襯底。上級IC封裝和印刷線路板襯底通過它的相對長的引線和襯底連接結(jié)合片的方式連接。將至少一些對和上級及下級IC封裝中的每一個相關(guān)聯(lián)的結(jié)合片要么沿著襯底的表面，要么在它的內(nèi)層彼此互聯(lián)，從而能夠共享相同的信號跡線。憑借此較高的和較低的封裝的結(jié)合片可以電氣地共同連接在存儲器模塊上。因為上級和下級封裝在物理上隔開，不需要共同連接到預(yù)先堆疊的封裝的中間內(nèi)插器來變更芯片選擇管腳的路線。這樣，避免了在上級和下級IC封裝之間添加內(nèi)插器的需要，使得可以裝配來制造標(biāo)準(zhǔn)單片電路存儲器模塊的堆疊的封裝的總數(shù)量相比現(xiàn)有的存儲器模塊加倍，并且不消耗襯底上的另外的空間。


圖1示出了現(xiàn)有的預(yù)先堆疊的封裝，包括相同的較高的和較低的IC封裝，將它們一個在另一個上面的連接在一起并且安裝在印刷線路板上；圖2示出了形成本發(fā)明的半導(dǎo)體封裝，包括不同尺寸和型面的上級和下級封裝，將其一個堆疊在另一個上并且通過各自的結(jié)合片安裝在印刷線路板上；圖3示出了其中將一系列圖2的多級堆疊封裝表面安裝在印刷線路板的一側(cè)的存儲器模塊；并且圖4示出了安裝在多層印刷線路板的相對側(cè)的圖2的多級堆疊封裝。
具體實施例方式
圖1示出了安裝在印刷線路板(PWB)3上的現(xiàn)有的預(yù)先堆疊的封裝1。在印刷線路板3的一側(cè)上支撐較低的集成電路(IC)封裝5，并且在較低的IC封裝5上在內(nèi)插器或中間的電路板8的頂部支撐相同的較高的IC封裝7，使得較低的和較高的IC封裝5和7位于內(nèi)插器8的相對側(cè)。將較低的IC封裝5的引線10在各個導(dǎo)電盤電氣地連接到印刷線路板3。將來自較高的IC封裝7的引線14以通過內(nèi)插器8的焊接接頭16的方式電氣地連接到較低的IC封裝5的引線1O。
圖1的堆疊的封裝1有時很大(例如，大于單一IC封裝5或7的厚度的兩倍)。這樣，可以知道這種現(xiàn)有的堆疊布置消耗多于存儲器模塊中所需的區(qū)域。而且，在較低的和較高的IC封裝5和7之間存在的內(nèi)插器板8使封裝經(jīng)受過多的熱量，這可能影響模塊的性能。就是說，沒有空間用于在位于內(nèi)插器8的相對側(cè)的IC封裝5和7之間的空氣流動。如上所述，將相同對的較高的和較低的IC封裝5和7一個堆疊在另一個上，并且將它們的引線10和14彼此電氣連接并且連接到在印刷線路板3上的相同盤12。作為前面所述的結(jié)果，為了從控制器攜帶獨立的芯片選擇信號到封裝5和7中單獨的一個，需要另外的跡線。用于訪問每一堆疊的較高的和較低的IC封裝5和7的另外的跡線的需要進(jìn)一步占用了在板3上的空間。
圖2示出了用于將IC半導(dǎo)體封裝一個堆疊另一個上的緊密的，低型面布置，從而避免在圖1的現(xiàn)有堆疊的封裝布置中固有的缺點。通過將要描述的多級堆疊封裝20的優(yōu)點，可以將一對半導(dǎo)體封裝一個放置在另一個上，從而占據(jù)和正常使用單一的表面安裝裝配封裝基本相同的空間。雖然預(yù)期圖2的多級半導(dǎo)體封裝20將是和存儲器模塊共同使用的多芯片DRAM陣列的一部分，應(yīng)該了解堆疊封裝20的優(yōu)點并不限定于存儲器模塊，還可以擴(kuò)展到其它高密度半導(dǎo)體封裝的應(yīng)用。
圖2的每一堆疊封裝20包括至少一個下級IC封裝22和上級IC封裝24。下級封裝22優(yōu)選的是現(xiàn)有的芯片級封裝(CSP)，例如，合適的小間距球柵陣列(FBGA)封裝，包括微BGA和存儲器BGA。上級IC封裝24優(yōu)選的塑料引線框半導(dǎo)體封裝，例如，具有向下朝向印刷線路板襯底28的鷗翼式引線26(如所示)和J形引線的薄型小尺寸封裝(TSOP)。
根據(jù)這個發(fā)明的重要細(xì)節(jié)，引線26必須具有足夠的長度，使得上級IC封裝24的帶支架的高度高于標(biāo)準(zhǔn)TSOP封裝，并且能夠在下級IC封裝22上提供足夠的間隙。這將使得可以形成空域23來防止過分加熱相對的封裝22和24。僅通過實例的方式，可以知道上級封裝24的頂部應(yīng)該在PWB襯底28上大約2.1mm處。通過增加引線26的斜面部分實現(xiàn)上級封裝24的相對高的垂直高度，來在較高的封裝24下形成空間用于接收下級封裝22。
圖中示出下級芯片級封裝22具有用于電氣連接到PWB襯底28的球柵陣列焊球30。下級封裝22的特點在于相對小的覆蓋區(qū)和型面，從而能夠適于在較高的封裝24之下。上級薄型小尺寸封裝24具有大的覆蓋區(qū)區(qū)域看來完全覆蓋下級封裝22。在這個考慮中，不像在圖1中示出的堆疊的封裝5和7，盡管它們的各自的IC設(shè)備通常具有相同的尺寸，圖2的下級和上級封裝22和24具有不同的大小。僅通過實例的方式，可以知道下級IC封裝22的頂部應(yīng)該位于PWB襯底28上方大約1.0到1.4mm。
用于圖2的堆疊的封裝20的PWB襯底28包括能夠共享相同的信號跡線(沒有示出)的表面連接結(jié)合片32和34，憑借此可以將一些對和下級及上級封裝22和24相關(guān)聯(lián)的結(jié)合片30和34共同的電氣連接到存儲器模塊。雖然現(xiàn)有堆疊封裝的上級或下級封裝中的任意一個和襯底連接，提供圖2的PWB襯底28具有結(jié)合片32和34，使得較高的和較低的封裝24和22直接和襯底28連接。就是說，下級封裝和PWB襯底28在盤32通過焊球30的陣列的方式電氣連接，并且上級封裝24和襯底28在盤34通過引線26的方式連接。
在圖2的堆疊封裝20的情況中，通過跡線36在PWB襯底28的表面上將一對連接結(jié)合片32和34連接在一起。但是，應(yīng)該了解用于較低的和較高的封裝22和24的和芯片選擇及信號功能相關(guān)聯(lián)的其它特定的盤可能不連接在一起。應(yīng)該認(rèn)可為了進(jìn)一步最小化空間占用，較小的下級(CSP)封裝22不具有引線，并且較大的上級(TSOP)封裝24通過相對長的鷗翼式引線26的方式直接和PWB襯底28的表面(而不是像在圖1所示的現(xiàn)有封裝1中和下級封裝)連接。
現(xiàn)在轉(zhuǎn)到圖3，示出了其中沿著印刷線路板襯底44的頂部布置包括多個(例如，八到九個)堆疊封裝42(比如在圖2中指定的20)的行的高密度，低型面的三維存儲器模塊40。因此，如前所述的，圖3的堆疊封裝42的每一個包括放置在上面并且覆蓋下級DRAM IC(例如，現(xiàn)有的CSP48)的上級DRAM IC(例如，現(xiàn)有的TSOP46)。在這個情況中，上級TSOP46和襯底44通過鷗翼式引線50及對應(yīng)的外部周界連接盤的方式電氣地連接。下級CSP48和襯底44通過焊球和內(nèi)部連接盤的方式電氣地連接。通常鍍金金屬連接盤52的行沿著襯底44的一個邊緣來使得可以將存儲器模塊40連接到合適的連接器。
通過前述的優(yōu)點，用于制造標(biāo)準(zhǔn)單片電路存儲器模塊而裝配的堆疊封裝46和48的總數(shù)量相對于現(xiàn)有的存儲器模塊加倍，同時在PWB襯底44上不占用另外的空間。例如，現(xiàn)在一般在襯底的一側(cè)裝配九個DRAM IC封裝來制造單列直插存儲器模塊(SIMM)，現(xiàn)在IC封裝的數(shù)量可以增加到18。在這個相同的考慮中，SIMM的存儲器密度容量對應(yīng)的加倍。
另外，因為存儲器模塊40的上級TSOP封裝46是塑料模制的伸臂式引線框(plastic molded overhanging lead frame)設(shè)備，提供機(jī)械的保護(hù)用于通常具有暴露的印模后部(die backside)而易于損壞的下級CSP封裝48。而且，可以使用可用的表面安裝儀器和處理來制造存儲器模塊40，不需要特別預(yù)先制造的堆疊封裝。另外，在上級TSOP封裝46出現(xiàn)故障的情況中，可以獨立于下級CSP封裝48將其從襯底44移去和替換，不需要使整個堆疊封裝42作廢。因此，包括如上述的堆疊DRAM IC封裝42的存儲器模塊40的最初裝配和重做的成本低于和使用比如那些如圖1所示的預(yù)先堆疊的存儲器封裝的現(xiàn)有技術(shù)的存儲器模塊相關(guān)聯(lián)的成本。
參考圖4，示出了包括兩個不同DRAM IC封裝對的多級堆疊封裝80，通過其，經(jīng)過使用多層印刷線路板襯底82的兩側(cè)，裝配來制造高密度，低型面的三維存儲器模塊的設(shè)備的總數(shù)量增加到36。這個布置可以特別應(yīng)用于制造到目前為止一般采用總共18個IC封裝的雙列直插存儲器模塊(DIMM)。表面安裝在襯底82的一側(cè)上的每一堆疊封裝80包括上級(例如，TSOP)封裝86和下級(例如，CSP)封裝88。在襯底82頂部的上級封裝86的引線89和90和各個連接結(jié)合片91和92連接，并且在襯底82底部的上級封裝86的引線93和94和各個連接結(jié)合片95和96連接。在襯底82頂部的無引線下級封裝88和連接結(jié)合片97和98通過焊球99連接，并且襯底82底部的無引線下級封裝88和連接結(jié)合片100和101通過焊球102連接。
至少一些對和在多層印刷線路板襯底82的頂部處的多級堆疊封裝86和88相關(guān)聯(lián)的周界和內(nèi)部連接結(jié)合片92和98由在襯底82的內(nèi)層的第一信號線104共同的電氣連接。和相同的多級堆疊封裝86和88相關(guān)聯(lián)的周界和內(nèi)部連接結(jié)合片91和97對通過在襯底82的內(nèi)層的第二信號線106共同的電氣連接。和在多層印刷線路板襯底82的底部處的多級堆疊封裝86和88相關(guān)聯(lián)的周界和內(nèi)部連接結(jié)合片96和101對由在襯底82的內(nèi)層的第三信號線108共同的電氣連接。和相同的多級堆疊封裝86和88相關(guān)聯(lián)的周界和內(nèi)部連接結(jié)合片95和100對通過在襯底82的內(nèi)層的第四信號線110共同的電氣連接。
因為安裝在印刷線路板襯底82的頂部和底部的上級和下級IC封裝86和88不需要預(yù)先裝配，在裝配和測試中沒有在使用預(yù)先堆疊的封裝的現(xiàn)有DIMM情況中出現(xiàn)的另外的成本。因此，有益的減少了和裝配圖4的堆疊的封裝80來制造存儲器模塊相關(guān)聯(lián)的成本和時間。同樣，因為較高的和較低的封裝86和88在裝配前獨立，它們也可以用作單一級的設(shè)備，作為現(xiàn)有存儲器模塊的單片電路裝配的一部分。雖然圖2和4的堆疊的封裝20和80僅示出了位于在上級IC設(shè)備下形成的空間中的單一的下級IC設(shè)備，將兩個或多個相對小的下級設(shè)備安裝在較大的上級設(shè)備下的印刷線路板上也在本發(fā)明的范圍之內(nèi)。
權(quán)利要求
1.一種多級封裝布置，包括在印刷線路板上安裝的堆疊的集成電路(IC)半導(dǎo)體封裝，所述多級封裝布置包括上級IC封裝，具有多個從其中突出的引線，通過它所述上級IC封裝和印刷線路板連接；以及下級IC封裝，安裝在印刷線路板上，上級IC封裝具有大于所述下級IC封裝的覆蓋區(qū)的覆蓋區(qū)，使得從所述上級封裝突出的多個引線整個位于所述下級封裝之外，而且所述上級IC封裝的多個引線足夠長來在所述上級IC封裝和印刷線路板之間形成空間，所述下級封裝安裝在印刷線路板上，從而位于所述上級IC封裝之下的空間中，憑借此所述上級和下級IC封裝一個堆疊在另一個上。
2.如權(quán)利要求1所述的多級封裝布置，其中在一個堆疊在另一個上的上級和下級IC封裝之間形成空氣間隙。
3.如權(quán)利要求1所述的多級封裝布置，其中所述上級IC封裝是薄型小尺寸封裝。
4.如權(quán)利要求1所述的多級封裝布置，其中所述下級IC封裝是芯片級封裝。
5.如權(quán)利要求1所述的多級封裝布置，其中所述上級IC封裝和所述下級IC封裝是不同的集成電路半導(dǎo)體封裝，所述上級IC封裝比所述下級IC封裝要寬。
6.如權(quán)利要求1所述的多級封裝布置，其中下級IC封裝的厚度比上級IC封裝的厚度要窄。
7.如權(quán)利要求1所述的多級封裝布置，其中所述下級IC封裝是無引線集成電路半導(dǎo)體封裝。
8.如權(quán)利要求7所述的多級封裝布置，其中所述無引線下級IC封裝通過導(dǎo)電焊接接頭和第一組與所述印刷線路板接合的連接盤安裝在印刷線路板上。
9.如權(quán)利要求8所述的多級封裝布置，其中所述上級IC封裝的引線和印刷線路板通過第二組與所述印刷線路板接合的連接盤電氣地連接，至少一些所述第一組連接盤電氣地連接對應(yīng)的至少一些所述第二組連接盤。
10.如權(quán)利要求9所述的多級封裝布置，其中至少一些在其安裝了所述下級IC封裝的所述第一組連接盤通過導(dǎo)電跡線電氣地連接對應(yīng)的至少一些在其安裝了所述上級IC封裝的所述第二組連接盤，其中導(dǎo)電跡線在所述第一和第二組連接盤之間延伸并且沿著印刷線路板的表面。
11.如權(quán)利要求9所述的多級封裝布置，其中至少一些在其安裝了所述下級IC封裝的所述第一組連接盤通過導(dǎo)電信號線電氣地連接至少一些在其安裝了所述上級IC封裝的所述第二組連接盤，其中導(dǎo)電信號線在所述第一和第二組連接盤之間延伸并且通過印刷線路板的內(nèi)部。
12.一種多級封裝布置，包括在印刷線路板上安裝的堆疊的集成電路(IC)半導(dǎo)體封裝，所述多級封裝布置包括上級IC封裝，具有多個引線，通過它所述上級IC封裝和印刷線路板連接；以及無引線的下級封裝，通過一組位于所述印刷線路板上的連接盤和一組在所述無引線的下級IC封裝和所述一組連接盤之間延伸的導(dǎo)電接頭安裝在印刷線路板上；所述上級IC封裝的多個引線足夠長來在所述上級IC封裝和印刷線路板之間形成空間，所述下級封裝安裝在印刷線路板上，從而位于所述上級IC封裝之下的空間中，憑借此所述上級和下級IC封裝一個堆疊在另一個上。
13.如權(quán)利要求12所述的多級封裝布置，其中所述導(dǎo)電接頭和所述組連接盤位于所述無引線的下級IC封裝和印刷線路板之間。
14.如權(quán)利要求12所述的多級封裝布置，其中所述上級IC封裝的覆蓋區(qū)比所述無引線的下級IC封裝的覆蓋區(qū)更大。
15.如權(quán)利要求14所述的多級封裝布置，其中所述上級IC封裝具有薄型小尺寸封裝的覆蓋區(qū)并且所述無引線的下級IC封裝具有芯片級封裝的覆蓋區(qū)。
16.一種多級封裝布置，包括在印刷線路板上安裝的堆疊的集成電路(IC)半導(dǎo)體封裝，所述多級封裝布置包括上級IC封裝，具有多個引線，通過它所述上級IC封裝和印刷線路板連接；以及無引線的下級封裝，安裝在印刷線路板上，上級IC封裝具有比所述無引線的下級IC封裝的覆蓋區(qū)更大的覆蓋區(qū)，并且所述上級IC封裝的多個引線足夠長來在上述上級IC封裝和印刷線路板之間形成空間，所述無引線的下級封裝安裝在印刷線路板上，從而位于所述上級IC封裝之下的空間中，憑借此所述上級和下級IC封裝一個堆疊在另一個上。
全文摘要
一種高密度、低型面的三維存儲器模塊(20)，具有在印刷線路板(28)的一側(cè)或相對側(cè)上安裝的多級半導(dǎo)體封裝(22，24)。存儲器模塊(20)的每一多級封裝包括表面安裝在印刷線路板(28)上的上級DRAM集成電路封裝(24)和表面安裝在印刷線路板上在上級封裝之下的至少一個下級DRAM集成電路封裝(22)，使得上級和下級封裝一個堆疊在另一個上。上級封裝(24)優(yōu)選的是薄型小尺寸封裝，并且下級封裝(22)優(yōu)選的是無引線的芯片級封裝。上級封裝(24)的引線(26)是足夠的長度使得上級封裝的帶支架的高度在其下形成間隙，在其中接收下級封裝(22)。下級封裝(22)的特征在于比上級封裝(24)的對應(yīng)的覆蓋區(qū)和型面更小的覆蓋區(qū)和型面。
文檔編號H01L25/10GK1691329SQ20041004568
公開日2005年11月2日 申請日期2004年4月30日 優(yōu)先權(quán)日2004年4月30日
發(fā)明者葛維滬, 陳弘典 申請人:金士頓科技公司