專利名稱：半導(dǎo)體器件及其制造方法，便攜式電子設(shè)備和集成電路卡的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，以及它的制造方法，其中構(gòu)成邏輯電路區(qū)的半導(dǎo)體開關(guān)元件和構(gòu)成存儲(chǔ)區(qū)的半導(dǎo)體存儲(chǔ)元件混合安裝在一個(gè)襯底上。
本發(fā)明還涉及到分別配備這種半導(dǎo)體器件的便攜式電子設(shè)備和集成電路卡。
背景技術(shù)：
圖1是普通快速存儲(chǔ)器的結(jié)構(gòu)橫截面視圖。通過第一氧化物104在P-型阱區(qū)101上提供由多晶硅制成的浮置柵極106，以及通過第二氧化物105在浮置柵極106上提供由多晶硅制成的控制柵極107。在柵電極106，107兩側(cè)上的P-型阱區(qū)101的表面上，形成第一N-型擴(kuò)散區(qū)102和第二N-型擴(kuò)散區(qū)103。柵電極106，107的端部分別與第一N-型擴(kuò)散區(qū)102和第二N-型擴(kuò)散區(qū)103的端部重疊。
作為快速存儲(chǔ)器和邏輯電路的一種混合安裝模式，也有已知的技術(shù)，即存儲(chǔ)單元按照陣列構(gòu)形排列，而在陣列周邊區(qū)域，布置用作外圍電路如解碼器、寫/擦電路和讀電路的邏輯電路。
還有一種已知的技術(shù)，即提供邏輯電路單元如MPU(微處理單元)，用作高速緩沖存儲(chǔ)器的SRAM(靜態(tài)隨機(jī)存取儲(chǔ)存器)單元等，從而使存儲(chǔ)單元具有作為用于個(gè)人計(jì)算機(jī)，便攜式電話等的信息處理系統(tǒng)的功能。
通常，制造其中快速存儲(chǔ)器和邏輯電路混合安裝的半導(dǎo)體器件必然使成本大幅度增加。至于導(dǎo)致總成本增加的制造成本增加的原因，是因?yàn)榛旌习惭b使工藝更復(fù)雜，需要額外的掩模。例如，對(duì)于快速存儲(chǔ)器而言，由于需要兩個(gè)多晶硅層用于存儲(chǔ)元件以及其它原因，將不得不增加七到八個(gè)掩模到標(biāo)準(zhǔn)CMOS制造工藝中。

發(fā)明內(nèi)容
因此，本發(fā)明的一個(gè)目的是提供一種半導(dǎo)體器件，其中構(gòu)成邏輯電路區(qū)的半導(dǎo)體開關(guān)元件和構(gòu)成存儲(chǔ)區(qū)的半導(dǎo)體存儲(chǔ)元件混合安裝，并且該器件易于用簡(jiǎn)單工藝制造，并且能減少成本。
本發(fā)明的另一個(gè)目的是提供半導(dǎo)體器件的制造方法，該方法使得能夠用簡(jiǎn)單的工藝制造其中構(gòu)成邏輯電路區(qū)的半導(dǎo)體開關(guān)元件和構(gòu)成存儲(chǔ)區(qū)的半導(dǎo)體存儲(chǔ)元件混合安裝的半導(dǎo)體器件，并能夠?qū)崿F(xiàn)減少成本。
本發(fā)明的再一個(gè)目的是提供分別配備這種半導(dǎo)體器件的便攜式電子設(shè)備和集成電路卡。
為了解決上述問題，在根據(jù)本發(fā)明的半導(dǎo)體器件中，具有半導(dǎo)體開關(guān)元件的邏輯電路區(qū)域和具有半導(dǎo)體存儲(chǔ)元件的存儲(chǔ)區(qū)域布置在一個(gè)半導(dǎo)體襯底上。半導(dǎo)體開關(guān)元件和半導(dǎo)體存儲(chǔ)元件每個(gè)都具有柵電極、一對(duì)第一導(dǎo)電類型的源區(qū)/漏區(qū)，和第二導(dǎo)電類型的溝道形成區(qū)，其中，一對(duì)第一導(dǎo)電類型的源區(qū)/漏區(qū)在和柵電極的相對(duì)側(cè)對(duì)應(yīng)的半導(dǎo)體襯底表面的一部分上形成，溝道形成區(qū)在源區(qū)/漏區(qū)之間形成。在半導(dǎo)體存儲(chǔ)元件的柵電極的相對(duì)側(cè)上提供具有存儲(chǔ)電荷功能的存儲(chǔ)功能體。而且，在半導(dǎo)體存儲(chǔ)元件中，當(dāng)施加電壓到柵電極時(shí)，從源區(qū)/漏區(qū)之一流到源區(qū)/漏區(qū)中另一個(gè)的電流量隨著存儲(chǔ)在存儲(chǔ)功能體中的電荷量變化。
在柵電極相對(duì)側(cè)上的存儲(chǔ)功能體可以彼此相連以呈環(huán)形?；蛘?，這些存儲(chǔ)功能體可以是分離的，從而彼此電絕緣。
在一般的快速存儲(chǔ)器中，用于存儲(chǔ)電荷的區(qū)域位于柵電極下方。因此這樣的快速存儲(chǔ)器只具有作為場(chǎng)效應(yīng)晶體管的能力，其中，柵絕緣體形成為厚膜。然而，本發(fā)明的半導(dǎo)體存儲(chǔ)元件，其中存儲(chǔ)功能體位于柵電極的旁邊，允許應(yīng)用最新的MOSFET制造工藝。因而，根據(jù)本發(fā)明，能夠提供一種半導(dǎo)體器件，其中這樣的半導(dǎo)體存儲(chǔ)元件和半導(dǎo)體開關(guān)元件混合安裝。此外，邏輯電路部分由多個(gè)半導(dǎo)體開關(guān)元件構(gòu)成，而非易失存儲(chǔ)器部分由多個(gè)半導(dǎo)體存儲(chǔ)元件構(gòu)成。這樣，能夠完成具有邏輯電路部分和非易失存儲(chǔ)器部分的半導(dǎo)體器件，其中邏輯電路部分和非易失存儲(chǔ)器部分具有上述效用和優(yōu)點(diǎn)，并易于在同一襯底上形成。
在一個(gè)實(shí)施例中，在半導(dǎo)體開關(guān)元件中，源區(qū)/漏區(qū)相對(duì)于溝道方向延伸在柵電極下面并與其重疊；而在半導(dǎo)體存儲(chǔ)元件中，相對(duì)于溝道方向在柵電極和源區(qū)/漏區(qū)的每一個(gè)之間提供間隔，并且在柵電極的相對(duì)側(cè)上布置具有電荷存儲(chǔ)功能的存儲(chǔ)功能體，以便分別和半導(dǎo)體襯底表面處的間隔相重疊。
在本發(fā)明的半導(dǎo)體器件中，在半導(dǎo)體襯底上布置具有半導(dǎo)體開關(guān)元件的邏輯電路區(qū)域和具有半導(dǎo)體存儲(chǔ)元件的存儲(chǔ)器區(qū)域。即，在相同襯底上混合形成半導(dǎo)體開關(guān)元件和半導(dǎo)體存儲(chǔ)元件。制造半導(dǎo)體元件，從而使從源區(qū)/漏區(qū)之一流到源區(qū)/漏區(qū)中另一個(gè)的電流量隨著保留的電荷量變化。這樣構(gòu)造半導(dǎo)體開關(guān)元件，使得即使它能夠保持電荷，從源區(qū)/漏區(qū)之一流到源區(qū)/漏區(qū)中另一個(gè)的電流量也不隨保持的電荷量變化到影響元件操作的程度。由于具有存儲(chǔ)電荷功能的存儲(chǔ)功能體布置在半導(dǎo)體存儲(chǔ)元件中的柵電極旁邊，半導(dǎo)體存儲(chǔ)元件能夠用作非易失半導(dǎo)體存儲(chǔ)器件。
此外，由于相對(duì)于溝道方向在柵電極和源區(qū)/漏區(qū)之間具有間隔(偏移區(qū))的半導(dǎo)體存儲(chǔ)元件和沒有這種間隔的半導(dǎo)體開關(guān)元件混合安裝在同一襯底上，使得混合安裝高電流驅(qū)動(dòng)功率的半導(dǎo)體開關(guān)元件和良好存儲(chǔ)效應(yīng)的半導(dǎo)體存儲(chǔ)元件成為可能。
在一個(gè)實(shí)施例中，在半導(dǎo)體開關(guān)元件的柵電極的相對(duì)側(cè)上提供和半導(dǎo)體存儲(chǔ)元件的存儲(chǔ)功能體一致的存儲(chǔ)功能體。
由于不僅在半導(dǎo)體存儲(chǔ)元件中而且在半導(dǎo)體開關(guān)元件中，存儲(chǔ)功能體在柵電極旁邊形成，因此兩種元件的制造工藝沒有大的區(qū)別，從而可以用簡(jiǎn)單的工藝和減少的成本很容易地制造其中半導(dǎo)體開關(guān)元件和半導(dǎo)體存儲(chǔ)元件混合安裝的半導(dǎo)體器件。
在一個(gè)實(shí)施例中，存儲(chǔ)功能體是提供在柵電極側(cè)面上的側(cè)壁襯墊。
在本實(shí)施例的半導(dǎo)體器件中，由于側(cè)壁襯墊可以通過自對(duì)準(zhǔn)工藝形成，因此可以通過自對(duì)準(zhǔn)工藝，相當(dāng)容易地混合安裝由半導(dǎo)體開關(guān)元件構(gòu)成的邏輯電路等和由半導(dǎo)體存儲(chǔ)元件構(gòu)成的非易失存儲(chǔ)器。
在一個(gè)實(shí)施例中，存儲(chǔ)功能體包含由具有電荷存儲(chǔ)功能的材料構(gòu)成的電荷保持部分，和具有阻止存儲(chǔ)電荷耗散的功能的抗耗散絕緣體，并且該抗耗散絕緣體具有第一絕緣體，第一絕緣體布置在電荷保持部分和柵電極之間以及電荷保持部分和半導(dǎo)體襯底之間。
在本實(shí)施例的半導(dǎo)體器件中，由于電荷保持部分通過第一絕緣體與柵電極和半導(dǎo)體襯底接觸，因此可以抑制存儲(chǔ)的電荷從電荷保持部分泄漏到柵電極和半導(dǎo)體襯底。結(jié)果，電荷保持特性變好，并且增強(qiáng)了長(zhǎng)期可靠性。
在一個(gè)實(shí)施例中，抗耗散絕緣體還具有第二絕緣體，它與第一絕緣體一起將電荷保持部分夾在中間。
在本實(shí)施例中，由于電荷保持部分夾在第一絕緣體和第二絕緣體之間，從例如第一絕緣體側(cè)注入電荷保持部分的電子被第二絕緣體阻擋，不能快速通過電荷保持部分。這樣，增強(qiáng)了指令效率(injunction efficiency)，從而能夠提供高速操作的非易失存儲(chǔ)器。
在一個(gè)實(shí)施例中，電荷保持部分的最高位置低于柵電極的最高位置。
根據(jù)本發(fā)明的半導(dǎo)體器件，電荷保持部分限定地布置在溝道附近。由此，通過寫操作注入的電子被限制在溝道附近，因此通過擦除操作去除電子變得更容易完成。因此，可防止擦除失敗。而且，由于被電荷保持部分占據(jù)的區(qū)域是有限的，因此假定注入電子量不變，則電子密度增加。因而，可以形成能夠有效完成電子寫/擦除操作并因而加快寫/擦除速度的非易失存儲(chǔ)元件。
在一個(gè)實(shí)施例中，電子保持部分的最高位置低于第一絕緣體的最高位置。
根據(jù)本實(shí)施例的半導(dǎo)體器件，在柵電極和電子保持部分彼此連接情況下的最短距離被加長(zhǎng)。因此，在硅化物中或互連或其它工藝中可抑制柵電極和電荷保持部分之間的短路，從而可形成能夠得到好產(chǎn)量的半導(dǎo)體器件。
在一個(gè)實(shí)施例中，電荷保持部分具有許多具有電荷存儲(chǔ)功能的細(xì)顆粒。
根據(jù)本實(shí)施例的半導(dǎo)體器件，由于細(xì)顆粒可以沿溝道附近布置，將要通過寫操作注入的電子被限制在溝道附近，使電子更容易通過擦除操作去除。因此，可防止擦除失敗。作為選擇，例如，細(xì)顆粒可形成為納米點(diǎn)似的構(gòu)形。因此，由于庫(kù)侖阻塞效應(yīng)存儲(chǔ)效應(yīng)大大改善。于是形成具有相當(dāng)高的長(zhǎng)期可靠性的非易失存儲(chǔ)元件。
在一個(gè)實(shí)施例中，半導(dǎo)體開關(guān)元件的源區(qū)/漏區(qū)的延伸在柵電極下的部分的摻雜濃度低于位于柵電極和存儲(chǔ)功能體外的源區(qū)/漏區(qū)的其它部分的摻雜濃度。
根據(jù)本實(shí)施例的半導(dǎo)體器件，漏極耐壓提高。另一方面，在該半導(dǎo)體存儲(chǔ)元件中，由于相對(duì)于溝道方向在柵電極和源區(qū)/漏區(qū)之間提供間隔，有效生成熱載流子，因此可獲得足夠快的寫/擦除速度。因此，可同時(shí)實(shí)現(xiàn)高可靠性的半導(dǎo)體開關(guān)元件和具有足夠快的寫/擦除速度的半導(dǎo)體存儲(chǔ)元件。
另外，供給邏輯電路區(qū)域中的半導(dǎo)體開關(guān)元件和存儲(chǔ)區(qū)域中的半導(dǎo)體存儲(chǔ)元件的電源電壓可彼此獨(dú)立設(shè)定。在此情況下，由于可供給存儲(chǔ)區(qū)域中的半導(dǎo)體存儲(chǔ)元件相對(duì)高的電源電壓，寫/擦除速度相對(duì)提高。此外，由于可供給邏輯電路區(qū)域中的半導(dǎo)體開關(guān)元件相對(duì)低的電源電壓，可抑制由于柵絕緣體等擊穿導(dǎo)致的晶體管特性退化，這使得功耗進(jìn)一步減少，并使得能夠混合安裝這些元件。由此，使得能夠完成具有高可靠性邏輯電路區(qū)域和寫/擦除速度相當(dāng)快的存儲(chǔ)區(qū)域的半導(dǎo)體器件，兩個(gè)區(qū)域都容易混合安裝在相同襯底上。
另外，靜態(tài)隨機(jī)存取存儲(chǔ)器可以由多個(gè)半導(dǎo)體開關(guān)元件構(gòu)成。在此情況下，邏輯電路部分和靜態(tài)隨機(jī)存取存儲(chǔ)器由多個(gè)半導(dǎo)體開關(guān)元件組成，而非易失存儲(chǔ)器部分由多個(gè)半導(dǎo)體存儲(chǔ)元件組成。因此，可以容易地實(shí)現(xiàn)具有邏輯電路部分和靜態(tài)隨機(jī)存取存儲(chǔ)器，以及非易失存儲(chǔ)器部分，且三部分混合安裝在同一襯底上的半導(dǎo)體器件。另外，混合安裝作為高速操作存儲(chǔ)器暫時(shí)儲(chǔ)存存儲(chǔ)器的靜態(tài)隨機(jī)存取存儲(chǔ)器使得功能進(jìn)一步提高。
在一個(gè)實(shí)施例中，在半導(dǎo)體存儲(chǔ)元件中，電荷保持部分的至少一部分與源區(qū)/漏區(qū)的一部分重疊。
在本實(shí)施例的半導(dǎo)體器件中，在半導(dǎo)體存儲(chǔ)元件的讀操作中的電流值與沒有這種重疊的情況相比顯著提高。因此，半導(dǎo)體存儲(chǔ)元件的讀速度顯著提高。
在一個(gè)實(shí)施例中，電荷保持部分具有大體上平行于柵絕緣體的一表面的表面，柵絕緣體在柵電極正下方形成。
在本實(shí)施例的半導(dǎo)體器件中，偏移區(qū)的可逆性可通過保持在電荷保持部分中的電荷量控制，從而可增加存儲(chǔ)效應(yīng)。而且，甚至當(dāng)偏移量改變，存儲(chǔ)效應(yīng)的變化可以保持地相對(duì)較小，從而可抑制存儲(chǔ)效應(yīng)的變化。
在一個(gè)實(shí)施例中，電荷保持部分具有大體上平行于柵電極的側(cè)面表面。
在本實(shí)施例的半導(dǎo)體器件中，在重寫操作中將要注入到電荷保持部分的電荷增加，從而重寫速度增加。
在一個(gè)實(shí)施例中，第一絕緣體的膜厚度比在柵電極正下方形成的柵絕緣體的膜厚度薄，但不小于0.8nm。
在本實(shí)施例的半導(dǎo)體器件中，將電荷注入到電荷保持部分變得更容易完成，從而可以降低用于寫操作和擦除操作的電壓，或?qū)懖僮骱筒脸僮鞯乃俣瓤梢约涌臁６?，?dāng)電荷保持在電荷保持部分中時(shí)，被感生到溝道形成區(qū)或阱區(qū)的電荷量增加，從而可增加存儲(chǔ)效應(yīng)。此外，由于第一絕緣體的膜厚度不小于0.8nm，抑制了保持特性的異常退化。
在一個(gè)實(shí)施例中，第一絕緣體的膜厚度比在柵電極正下方形成的柵絕緣體膜厚度厚，但不超過20nm。
在本實(shí)施例的半導(dǎo)體器件中，可在不劣化存儲(chǔ)器的短溝道效應(yīng)的情況下改善保持特性。而且，由于第一絕緣體的膜厚度不超過20nm，可抑制重寫速度的減少。
根據(jù)本發(fā)明的集成電路卡包括本發(fā)明的半導(dǎo)體器件。
根據(jù)本發(fā)明的集成電路卡，產(chǎn)生和本發(fā)明的半導(dǎo)體器件相同的效果和優(yōu)勢(shì)。例如，集成電路卡可以包括半導(dǎo)體器件，其中，非易失存儲(chǔ)器及其周圍電路部分，邏輯電路部分，SRAM部分等易于混合安裝，實(shí)現(xiàn)了成本的減少。因此，可以提供成本降低的集成電路卡。
根據(jù)本發(fā)明的便攜式電子設(shè)備包括本發(fā)明的半導(dǎo)體器件。
根據(jù)本發(fā)明的便攜式電子設(shè)備，產(chǎn)生和本發(fā)明的半導(dǎo)體器件相同的效果和優(yōu)勢(shì)。例如，移動(dòng)電話可以包括半導(dǎo)體器件，其中，非易失存儲(chǔ)器及其周圍電路部分，邏輯電路部分，SRAM部分等易于混合安裝，實(shí)現(xiàn)了成本的減少。因此，可以提供成本降低的移動(dòng)電話。
而且，根據(jù)本發(fā)明的半導(dǎo)體器件的制造方法是用于在設(shè)置在半導(dǎo)體襯底上的存儲(chǔ)器區(qū)域中形成半導(dǎo)體存儲(chǔ)元件同時(shí)在設(shè)置在半導(dǎo)體襯底上的邏輯電路區(qū)域中形成半導(dǎo)體開關(guān)元件的半導(dǎo)體器件制造方法，該制造方法包含
分別在和邏輯電路區(qū)和存儲(chǔ)器區(qū)對(duì)應(yīng)的半導(dǎo)體襯底表面的部分上形成柵電極，使柵絕緣體介于每個(gè)柵電極和半導(dǎo)體襯底表面之間；在提供掩模從而防止摻雜劑引入存儲(chǔ)器區(qū)域的狀態(tài)下，用柵電極作掩模將摻雜劑引入邏輯電路區(qū)中，從而在邏輯電路區(qū)中形成第一摻雜區(qū)，第一摻雜區(qū)成為源區(qū)/漏區(qū)的一部分；在至少存儲(chǔ)器區(qū)域中的柵電極側(cè)面上形成具有電荷儲(chǔ)存功能的存儲(chǔ)功能體；以及用柵電極和存儲(chǔ)功能體作掩模，將導(dǎo)電型與前面步驟中所用的摻雜劑相同摻雜劑引入邏輯電路區(qū)和存儲(chǔ)器區(qū)，從而在邏輯電路區(qū)和存儲(chǔ)器區(qū)中形成第二摻雜區(qū)，第二摻雜區(qū)成為邏輯電路區(qū)和存儲(chǔ)器區(qū)的源區(qū)/漏區(qū)中每個(gè)的至少一部分。
根據(jù)本發(fā)明的半導(dǎo)體器件的制造方法，可以很容易地用簡(jiǎn)單地工藝制造半導(dǎo)體器件并減少成本，在半導(dǎo)體器件中，半導(dǎo)體開關(guān)元件和半導(dǎo)體存儲(chǔ)元件混合安裝。更特別地，半導(dǎo)體開關(guān)元件在設(shè)置在半導(dǎo)體襯底上的邏輯電路區(qū)中形成，而半導(dǎo)體存儲(chǔ)元件同時(shí)在設(shè)置在半導(dǎo)體襯底上的存儲(chǔ)器區(qū)中形成。最后所得到的半導(dǎo)體開關(guān)元件是一個(gè)元件，其中第一摻雜區(qū)布置在半導(dǎo)體襯底表面和柵電極的兩側(cè)對(duì)應(yīng)的部分上，并且其中對(duì)應(yīng)于溝道方向在柵電極和源區(qū)/漏區(qū)之間沒有間隔。另一方面，最后所得到的半導(dǎo)體存儲(chǔ)元件是一個(gè)元件，其中，對(duì)應(yīng)于溝道方向在柵電極和源區(qū)/漏區(qū)的每個(gè)之間提供間隔(偏移區(qū))，其中，提供具有電荷存儲(chǔ)功能的存儲(chǔ)功能體，從而覆蓋半導(dǎo)體襯底表面處的間隔。另外，由于沒有偏移區(qū)的半導(dǎo)體開關(guān)元件驅(qū)動(dòng)電流相對(duì)大，而有偏移區(qū)的半導(dǎo)體存儲(chǔ)元件存儲(chǔ)效應(yīng)相對(duì)大，使得混合安裝大驅(qū)動(dòng)電流的邏輯電路和大存儲(chǔ)效應(yīng)的非易失存儲(chǔ)器變得容易實(shí)現(xiàn)。
在一個(gè)實(shí)施例中，形成存儲(chǔ)功能的步驟包括淀積具有電荷存儲(chǔ)功能的材料和具有阻止被存儲(chǔ)電荷功能的材料，從而用這些材料覆蓋柵電極的上表面和側(cè)表面，以及覆蓋布置在柵電極相對(duì)側(cè)上的半導(dǎo)體襯底表面的部分；以及選擇性刻蝕材料以在柵電極側(cè)表面上形成由該材料構(gòu)成的側(cè)壁襯墊。
在本實(shí)施例的半導(dǎo)體器件制造方法中，側(cè)壁襯墊以自對(duì)準(zhǔn)方式通過選擇性內(nèi)腐蝕形成。在此情況下，可以通過使用自對(duì)準(zhǔn)工藝簡(jiǎn)單地形成沒有偏移區(qū)的半導(dǎo)體開關(guān)元件，而且也可以通過使用自對(duì)準(zhǔn)工藝簡(jiǎn)單地形成有偏移區(qū)的半導(dǎo)體存儲(chǔ)元件。因此，混合安裝非易失存儲(chǔ)器的半導(dǎo)體存儲(chǔ)元件和邏輯電路部分等的半導(dǎo)體開關(guān)元件變得可十分容易地實(shí)現(xiàn)。
形成存儲(chǔ)功能體的步驟可以包括淀積絕緣膜，從而在邏輯電路區(qū)和存儲(chǔ)器區(qū)的每一個(gè)中，用絕緣膜覆蓋柵電極的上表面和側(cè)表面，以及覆蓋和柵電極相對(duì)側(cè)對(duì)應(yīng)的半導(dǎo)體襯底表面的部分；在整個(gè)絕緣膜上淀積具有電荷存儲(chǔ)功能的材料；以及選擇性刻蝕該材料，從而在邏輯電路區(qū)和存儲(chǔ)器區(qū)的每一個(gè)中的柵電極的側(cè)表面上，形成由絕緣膜和上述材料構(gòu)成的側(cè)壁襯墊。
在該方法中，由于具有電荷保持功能的材料通過絕緣膜(加工后稱為絕緣體)與柵電極和半導(dǎo)體襯底接觸，可抑制被存儲(chǔ)的電荷從該材料泄露到柵電極和半導(dǎo)體襯底。結(jié)果，電荷保持特性變好，且長(zhǎng)期可靠性增強(qiáng)。
而且，用于形成存儲(chǔ)功能體的步驟可以包括淀積第一絕緣膜，從而在邏輯電路區(qū)和存儲(chǔ)器區(qū)的每一個(gè)中，用絕緣膜覆蓋柵電極的上表面和側(cè)表面，以及覆蓋和柵電極相對(duì)側(cè)對(duì)應(yīng)的半導(dǎo)體襯底表面的部分；在整個(gè)第一絕緣膜上淀積具有電荷存儲(chǔ)功能的材料；以及在整個(gè)材料上淀積第二絕緣膜；以及選擇性刻蝕第二絕緣膜和該材料，從而在邏輯電路區(qū)和存儲(chǔ)器區(qū)的每一個(gè)中的柵電極的側(cè)表面上，形成由第一絕緣膜、該材料和第二絕緣膜構(gòu)成的側(cè)壁襯墊。
在該方法中，由于具有電荷保持功能的材料通過第一絕緣膜(加工后稱為第一絕緣體)與柵電極和半導(dǎo)體襯底接觸，可抑制被存儲(chǔ)的電荷從該材料泄露到柵電極和半導(dǎo)體襯底。結(jié)果，電荷保持特性變好，且長(zhǎng)期可靠性增強(qiáng)。另外，由于具有電荷存儲(chǔ)功能的材料夾在第一絕緣膜和第二絕緣膜(加工后稱為第二絕緣體)之間，能夠抑制側(cè)壁襯墊和用于連接到源區(qū)/漏區(qū)的互連線之間的短路，并減少任何寄生電容。因此，可以提供能夠容易地按比例縮減的半導(dǎo)體器件。
在一個(gè)實(shí)施例中，第一摻雜區(qū)的摻雜劑濃度低于第二摻雜區(qū)的摻雜劑濃度。
根據(jù)該實(shí)施例，由于在半導(dǎo)體開關(guān)元件的源區(qū)/漏區(qū)中，第一摻雜區(qū)的摻雜劑濃度低于第二摻雜區(qū)的摻雜劑濃度，漏極耐壓提高。另一方面，在該半導(dǎo)體存儲(chǔ)元件中，由于相對(duì)于溝道方向在柵電極和源區(qū)/漏區(qū)之間提供間隔，可有效生成熱載流子，因此可獲得足夠快的寫/擦除速度。因此，可同時(shí)制造高可靠性的半導(dǎo)體開關(guān)元件和具有足夠快的寫/擦除速度的半導(dǎo)體存儲(chǔ)元件。


通過以下的詳細(xì)描述和附圖，本發(fā)明將變得更加清楚，附圖只以圖解說明的方式給出，因此不認(rèn)為是限制了本發(fā)明，其中 圖1是表示傳統(tǒng)非易失存儲(chǔ)元件結(jié)構(gòu)的示意性橫截面視圖； 圖2A～2D是根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)元件的示意性橫截面視圖； 圖3A～3D是表示根據(jù)本發(fā)明的第一實(shí)施側(cè)的半導(dǎo)體存儲(chǔ)器件的制造工藝的示意性橫截面視圖； 圖4A～4F是表示根據(jù)本發(fā)明的第二實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造工藝的示意性橫截面視圖； 圖5A～5D是表示根據(jù)本發(fā)明的第三實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造工藝的示意性橫截面視圖； 圖6是表示根據(jù)本發(fā)明的第四實(shí)施例的半導(dǎo)體存儲(chǔ)元件的結(jié)構(gòu)示意性橫截面視圖； 圖7是圖6所示的半導(dǎo)體存儲(chǔ)元件的存儲(chǔ)功能體及其周圍部分的放大視圖； 圖8是表示投影的視圖，與圖7相比，距離存儲(chǔ)功能體的氮化硅膜的柵電極更遠(yuǎn)的一端與距離存儲(chǔ)功能體的柵電極更遠(yuǎn)的一端不一致； 圖9是繪制的沿橫坐標(biāo)軸的偏移W1和沿縱坐標(biāo)軸的漏極電流，Id，的曲線； 圖10表示存儲(chǔ)功能體的氮化硅膜大體上平行于柵絕緣膜的表面布置； 圖11是表示根據(jù)本發(fā)明的第五實(shí)施例的半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu)示意性橫截面視圖； 圖12是表示根據(jù)本發(fā)明的第六實(shí)施例的半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu)示意性橫截面視圖； 圖13是表示根據(jù)本發(fā)明的第七實(shí)施例的半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu)示意性橫截面視圖； 圖14是表示根據(jù)本發(fā)明的第八實(shí)施例的半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu)示意性橫截面視圖； 圖15是表示根據(jù)本發(fā)明的第九實(shí)施例的半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu)示意性橫截面視圖； 圖16是表示根據(jù)本發(fā)明的第十實(shí)施例的半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu)示意性橫截面視圖； 圖17A～17D是表示根據(jù)本發(fā)明的第十一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造工藝的示意性橫截面視圖； 圖18A～18D是表示根據(jù)本發(fā)明的第十二實(shí)施例的半導(dǎo)體存儲(chǔ)器件的制造工藝的示意性橫截面視圖； 圖19A～19E是表示根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的制造工藝步驟的一部分的示意性橫截面視圖； 圖20是表示表示根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體存儲(chǔ)元件的一個(gè)實(shí)例的結(jié)構(gòu)示意性橫截面視圖； 圖21是根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體存儲(chǔ)元件的另一個(gè)實(shí)例的結(jié)構(gòu)示意性橫截面視圖； 圖22A和22B是表示根據(jù)本發(fā)明的第十三實(shí)施例的IC卡的示意性框圖； 圖23是表示根據(jù)本發(fā)明的第十四實(shí)施例的移動(dòng)電話的示意性框圖； 圖24是表示根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)元件的結(jié)構(gòu)示意性橫截面視圖，其中，電荷保持部分由多個(gè)細(xì)顆粒構(gòu)成。
具體實(shí)施例方式在下文，通過附圖所示的實(shí)施例詳細(xì)描述本發(fā)明。
(第一實(shí)施例)圖20表示存儲(chǔ)單元200的平面布局，它是本發(fā)明的半導(dǎo)體器件的一個(gè)實(shí)施例。在該存儲(chǔ)單元200中，備有半導(dǎo)體開關(guān)元件的邏輯電路區(qū)202和備有半導(dǎo)體存儲(chǔ)元件的存儲(chǔ)器區(qū)201布置在一個(gè)半導(dǎo)體襯底1上。在存儲(chǔ)器區(qū)201中形成存儲(chǔ)單元陣列，其中，半導(dǎo)體存儲(chǔ)元件，其詳細(xì)情況將在后面描述，布置在陣列結(jié)構(gòu)中。在邏輯電路區(qū)202(虛線包圍區(qū)域)中形成外圍電路，外圍電路可以由標(biāo)準(zhǔn)MOSFET(金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管)，如解碼器203，寫/擦除電路204，讀電路205，模擬電路206，控制電路207和各種類型的輸入/輸出電路208。
此外，為了使用于個(gè)人計(jì)算機(jī)，便攜式電話等的信息處理系統(tǒng)的存儲(chǔ)器件300用如圖21所示的一個(gè)芯片構(gòu)成，需將應(yīng)該添加到存儲(chǔ)單元200的邏輯電路區(qū)的MPU(微處理單元)301，高速緩沖存儲(chǔ)器(SRAM(靜態(tài)隨機(jī)存取儲(chǔ)存器))302，邏輯電路303，模擬電路304等，布置在同一半導(dǎo)體襯底1上。
通常，與標(biāo)準(zhǔn)CMOS形成相比，存儲(chǔ)器區(qū)201和邏輯電路區(qū)202的混合安裝導(dǎo)致制造成本大幅度增加。從下面的描述中將明白，本發(fā)明可抑制制造成本的增加。
本發(fā)明的半導(dǎo)體器件可用于電池驅(qū)動(dòng)便攜式電子設(shè)備，特別是個(gè)人數(shù)字助理。便攜式電子設(shè)備的例子有個(gè)人數(shù)字助理、便攜式電話、游戲裝置等。
圖2A～2D表示沿構(gòu)成存儲(chǔ)器區(qū)201的多個(gè)半導(dǎo)體存儲(chǔ)元件32中的一個(gè)溝道方向截取的橫截面。圖2A～2D中的橫向?qū)?yīng)溝道方向。
在該半導(dǎo)體存儲(chǔ)元件32中，如圖2A～2D所示，在半導(dǎo)體襯底1上提供柵電極3，柵絕緣體2介于這二者之間。在柵電極3的兩側(cè)上的半導(dǎo)體襯底表面1a處形成兩個(gè)源/漏(擴(kuò)散)區(qū)13。這些源區(qū)/漏區(qū)13被從柵電極3的各個(gè)端部3e偏移。即，沿溝道方向在柵電極3和源區(qū)/漏區(qū)13之間提供間隔(稱為“偏移區(qū)”)。在由柵絕緣體2和柵電極3構(gòu)成的柵極疊層8的兩側(cè)上，以這樣一種方式形成具有電荷存儲(chǔ)功能的存儲(chǔ)功能體25，從而分別覆蓋間隔20并與之重疊。
此處，存儲(chǔ)功能體及其各部分的名稱定義如下。
即，如圖2A～2D所示，存儲(chǔ)功能體25指柵電極3旁邊形成的并具有電荷存儲(chǔ)功能的區(qū)域。在此情況下，存儲(chǔ)功能體25由電荷保持部分和抗耗散絕緣體構(gòu)成。例如，如圖2C所示，存儲(chǔ)功能體25可由電荷保持部分11和第一絕緣體12構(gòu)成，其中，電荷保持部分11是能夠存儲(chǔ)電荷的區(qū)域，第一絕緣體12能夠防止電荷耗散。而且，如圖2D所示，存儲(chǔ)功能體25可由是能夠保持電荷的部分的電荷保持部分11和能夠防止電荷耗散的第一絕緣體12和第二絕緣體18構(gòu)成。在下文中，第一絕緣體12或第一絕緣體12和第二絕緣體18稱為抗耗散絕緣體。
注意第一絕緣體12和第二絕緣體18僅僅是為方便起見劃分的，實(shí)際上二者之間并不需要任何特殊的界線。即，當(dāng)由同種材料形成時(shí)，這些絕緣體實(shí)際上彼此不可能區(qū)別開。不過，即使在這種情況下，不必說，本發(fā)明的效用可以沒有任何降格地展現(xiàn)出來。
而且，如圖2C和2D所示，第一絕緣體12在某些情況下膜厚不均勻，而是上部比下部厚，反之亦然。在這種情況下，本發(fā)明的效用當(dāng)然也可以沒有降格地發(fā)揮出來。在上部比下部厚的情況下，與膜厚均勻的情況相比，可抑制電荷從上部的柵電極過量注入，而且此外，被保持的電荷對(duì)偏移區(qū)有較大影響。
另外，在半導(dǎo)體存儲(chǔ)元件32中，由于源區(qū)/漏區(qū)13從柵電極3偏移，施加電壓到柵電極3時(shí)，存儲(chǔ)功能體25下的偏移區(qū)的逆向性程度可被存儲(chǔ)在存儲(chǔ)功能體25中的電荷量大幅度改變，從而使得能夠增加存儲(chǔ)效應(yīng)。另外，與普通結(jié)構(gòu)的MOSFET相比，可抑制短溝道效應(yīng)，從而使得能夠按比例縮小柵極長(zhǎng)度。與沒有偏移布置的邏輯晶體管相比，由于上述原因?qū)е碌膶?duì)于短溝道效應(yīng)抑制的結(jié)構(gòu)適宜性使得能夠允許采用膜厚度更厚的柵絕緣體膜，從而能夠提高可靠性。
半導(dǎo)體存儲(chǔ)元件32的存儲(chǔ)功能體25由和柵絕緣體2無關(guān)的材料形成。因此，存儲(chǔ)功能體2 5提供的存儲(chǔ)功能和由柵絕緣體2提供的晶體管操作功能彼此獨(dú)立完成。而且，由于同樣的原因，可選擇適用于存儲(chǔ)功能的材料形成存儲(chǔ)功能體25。
半導(dǎo)體存儲(chǔ)元件32在一個(gè)存儲(chǔ)功能體25中存儲(chǔ)二值或多值信息，從而作為存儲(chǔ)四值或多值信息的半導(dǎo)體存儲(chǔ)元件32發(fā)揮作用。而且，依靠存儲(chǔ)功能體25的可變電阻效應(yīng)，半導(dǎo)體存儲(chǔ)元件32也作為同時(shí)具有選擇器晶體管和存儲(chǔ)器晶體管功能的存儲(chǔ)單元起作用。然而，該半導(dǎo)體存儲(chǔ)元件32不一定需要制造用于存儲(chǔ)四值或多值信息并發(fā)揮這樣的作用，而是可以被制造用于存儲(chǔ)二值信息。
此處表示的是每個(gè)晶體管用于執(zhí)行2比特存儲(chǔ)的寫/擦除和讀操作的原理實(shí)例。以下描述的是存儲(chǔ)元件為N-溝道型的情形。這意味著當(dāng)存儲(chǔ)元件為P-溝道型時(shí)，反轉(zhuǎn)電壓符號(hào)可使相同原理適用。注意接地電壓可以提供給節(jié)點(diǎn)，節(jié)點(diǎn)施加的電壓不指定(源極、漏極、柵極、襯底)。
對(duì)于該半導(dǎo)體存儲(chǔ)元件32的寫操作，柵極施加正電壓，與施加到柵極的電壓電平相似或比其高的正電壓施加到漏極。在此情況下，源極提供的電荷(電子)在接近漏極端處被加速，變成熱電子并被注入到漏側(cè)的存儲(chǔ)功能體25。當(dāng)這種情況發(fā)生時(shí)，電子不被注入到存在于源側(cè)的存儲(chǔ)功能體25。這樣，能夠完成寫入特定一側(cè)上的存儲(chǔ)功能體25的操作。源極和漏極彼此替換使得2比特寫操作輕松完成。
為了擦除寫入半導(dǎo)體存儲(chǔ)元件32的信息，采用熱空穴注入。即，施加正電壓到擴(kuò)散層區(qū)(源/漏)，該區(qū)位于其上存在要被擦除的存儲(chǔ)功能體25一側(cè)；同時(shí)施加負(fù)電壓到柵極。施加電壓后，通過PN結(jié)處的帶間隧穿效應(yīng)生成空穴，PN結(jié)位于半導(dǎo)體襯底1和施加正電壓的擴(kuò)散層區(qū)之間，所以空穴被吸引到具有負(fù)電壓的柵極，從而被注入到要擦除的存儲(chǔ)功能體25。這樣，可以擦除特定一側(cè)上的信息?？梢酝ㄟ^施加正電壓到相反側(cè)的存儲(chǔ)功能體25來擦除寫在相反側(cè)的存儲(chǔ)功能體25中的信息。
其次，對(duì)于讀取寫在該半導(dǎo)體存儲(chǔ)元件32中的信息，在其上存在要讀的存儲(chǔ)功能體25的一側(cè)上的擴(kuò)散區(qū)假定為源極，而相反側(cè)的擴(kuò)散區(qū)假定為漏極。即可以施加正電壓到柵極，同時(shí)施加電平類似于或比施加到柵極電壓高的正電壓到漏極(對(duì)于寫操作，其已被假定為源極)。但是，本操作中的電壓需要設(shè)定得足夠小，以抑制寫操作。漏極電流根據(jù)存儲(chǔ)在存儲(chǔ)功能體25中的電荷量改變，由此可探測(cè)到所存儲(chǔ)的信息。此外，源極和漏極彼此互換使得寫在相反側(cè)的存儲(chǔ)功能體25中的信息被讀出。
上述用于寫/擦除和讀操作的方法是相對(duì)于存儲(chǔ)功能體25中使用氮化物膜的情況一個(gè)實(shí)例，也可以使用其他方法。另外，即使在使用其他材料的情況下，也可以使用上述或其他寫和擦除方法。
而且，由于存儲(chǔ)功能體25沒有放置在柵電極3下面，而是在柵電極3的兩側(cè)，因此不需要將柵絕緣體2用作存儲(chǔ)功能體25，從而允許柵絕緣體2只簡(jiǎn)單地用作與存儲(chǔ)功能體25無關(guān)的柵絕緣體。因此，可以實(shí)現(xiàn)遵循LSI比例法則進(jìn)行設(shè)計(jì)。結(jié)果，如同快速存儲(chǔ)器所做的一樣，不需要在溝道和控制柵之間插入浮置柵；而且不需要采用具有存儲(chǔ)功能的ONO膜作為柵絕緣體2。這使得能夠采用與按比例縮減相匹配的柵絕緣體，同時(shí)柵電極3的電場(chǎng)對(duì)溝道施加更強(qiáng)的影響，從而可以獲得具有存儲(chǔ)功能和抗短溝道效應(yīng)強(qiáng)的半導(dǎo)體存儲(chǔ)元件32。因此，隨著實(shí)施更多的按比例縮減，集成度可以提高，并且可以提供不太貴的非易失存儲(chǔ)元件。另外，對(duì)于在同時(shí)形成的邏輯電路部分的MOSFET中的柵絕緣體2，也能夠象在半導(dǎo)體存儲(chǔ)元件32中一樣采用適于按比例縮減的柵絕緣體，因此可以同時(shí)形成抗短溝道效應(yīng)強(qiáng)的MOSFET。因此，可以使用自對(duì)準(zhǔn)通過簡(jiǎn)單工藝形成高性能非易失存儲(chǔ)元件和邏輯電路部分等的MOSFET。
如上所示，根據(jù)該半導(dǎo)體存儲(chǔ)元件32，當(dāng)執(zhí)行每個(gè)晶體管2比特存儲(chǔ)時(shí)，可以大大抑制短溝道效應(yīng)，使得能夠?qū)崿F(xiàn)按比例縮減。而且，可以達(dá)到高速操作和低能耗。此外，當(dāng)電荷保持在存儲(chǔ)功能體25中時(shí)，由于溝道形成區(qū)19的一部分受電荷強(qiáng)烈影響，漏極電流值改變。結(jié)果，形成其中電荷存在與否是可區(qū)別開的非易失存儲(chǔ)元件。
注意，作為選擇，可以在第二導(dǎo)電類型阱區(qū)上形成半導(dǎo)體存儲(chǔ)元件32，第二導(dǎo)電類型阱區(qū)在第一導(dǎo)電類型半導(dǎo)體襯底內(nèi)形成。
此外，存儲(chǔ)單元只有一個(gè)字線就可以完成傳統(tǒng)的選擇器晶體管和存儲(chǔ)單元晶體管兩個(gè)功能，該字線為該存儲(chǔ)單元必須的且被連接到柵電極3或作為柵電極3本身使用。因此，可以獲得高集成度的半導(dǎo)體器件。
另外，根據(jù)從源區(qū)/漏區(qū)13之一流動(dòng)到源區(qū)/漏區(qū)13中另一個(gè)的電流量的變化探測(cè)存儲(chǔ)功能體25中電荷的存在/不存在，使得能夠象大電流差別一樣區(qū)分存儲(chǔ)功能體25中輕微的電荷差別。
此外，位于存儲(chǔ)功能體25下面的可變電阻部分的電阻值根據(jù)存儲(chǔ)功能體25中電荷的存在或不存在變化。根據(jù)從源區(qū)/漏區(qū)13之一流動(dòng)到源區(qū)/漏區(qū)13中的另一個(gè)的電流量的變化探測(cè)存儲(chǔ)功能體25中電荷的存在或不存在，使得能夠象大電流差別一樣檢測(cè)存儲(chǔ)功能體25中輕微的電荷差別。
此外，對(duì)于一個(gè)存儲(chǔ)單元，它是這樣構(gòu)造的，即單個(gè)柵電極3夾在兩個(gè)存儲(chǔ)功能體25，25之間，兩個(gè)存儲(chǔ)功能體在存儲(chǔ)單元的兩側(cè)形成，這使得探測(cè)方法必需的電極數(shù)量能夠最小化，在該探測(cè)方法中，根據(jù)從源區(qū)/漏區(qū)13之一流動(dòng)到源區(qū)/漏區(qū)13中另一個(gè)的電流量的變化探測(cè)存儲(chǔ)功能體25中電荷的存在或不存在，也就是探測(cè)方法允許輕微電荷差別象大電流差別一樣被區(qū)分開。因此，存儲(chǔ)單元所占面積可被減小。
優(yōu)選構(gòu)成本發(fā)明的半導(dǎo)體器件的半導(dǎo)體存儲(chǔ)元件形成在半導(dǎo)體襯底上，或在阱區(qū)中形成，阱區(qū)在半導(dǎo)體襯底中形成并和半導(dǎo)體襯底中的溝道形成區(qū)具有相同的導(dǎo)電類型。
半導(dǎo)體襯底不限于特定襯底，只要它可適用于半導(dǎo)體裝置，而且可以使用各種襯底，如由包括硅或鍺的元素半導(dǎo)體制成的襯底；由化合物半導(dǎo)體構(gòu)成的襯底，包括SiGe，GaAs，InGaAs，ZnSe和GaN，SOI(絕緣體上硅)襯底和多層SOI襯底和玻璃或塑料襯底上具有半導(dǎo)體層的襯底。在這些襯底中，優(yōu)選具有硅表面層的硅襯底或SOI襯底。半導(dǎo)體襯底或半導(dǎo)體層可以是單晶(例如，通過外延生長(zhǎng)獲得的單晶)、多晶或非晶體，盡管它們之間在內(nèi)部流動(dòng)的電流量會(huì)稍有差別。
在半導(dǎo)體襯底或半導(dǎo)體層中，優(yōu)選形成器件隔離區(qū)，并且更優(yōu)選將元件如晶體管、電容器和電阻器、由這些元件構(gòu)成的電路、半導(dǎo)體器件和(多個(gè))層間絕緣膜組合形成為單層或多層結(jié)構(gòu)。注意器件隔離區(qū)可以通過各種器件隔離膜中的任何一種形成，包括LOCOS(硅局部氧化)膜，溝槽氧化物膜和STI(淺溝槽隔離)膜。半導(dǎo)體襯底既可以是P型也可以是N型導(dǎo)電類型，并優(yōu)選在半導(dǎo)體襯底中形成至少一個(gè)第一導(dǎo)電類型(P型或N型)阱區(qū)。半導(dǎo)體襯底和阱區(qū)的可接受雜質(zhì)濃度在本技術(shù)領(lǐng)域已知的范圍內(nèi)。注意在使用SOI襯底作為半導(dǎo)體襯底的情況下，可以在半導(dǎo)體層表面中形成阱區(qū)，并且還可以在溝道形成區(qū)下面提供本體區(qū)。
柵絕緣膜的實(shí)例不特別限定，并且包括那些用于典型半導(dǎo)體裝置的例子，如絕緣膜，包括氧化硅膜和氮化硅膜；以及高介電膜，包括氧化鋁膜、氧化鈦膜、氧化鉭膜、氧化鉿膜，以單層或多層膜的形式。在這些膜中，優(yōu)選氧化硅膜。柵絕緣膜的適合厚度是，例如，與絕緣體厚度相當(dāng)?shù)募s1～20nm，優(yōu)選1～6nm。柵絕緣膜可以剛好在柵電極下形成，或可以形成為大于(在寬度方向)柵電極。
通常以用于半導(dǎo)體器件的形狀或下端部分具有凹陷部分的形狀在柵絕緣膜上形成柵電極或電極。此處，“單個(gè)柵電極”定義為由單層或多層導(dǎo)電膜構(gòu)成并形成為單獨(dú)的不可分割的塊柵電極。柵電極可以在每個(gè)側(cè)面具有側(cè)壁絕緣膜。柵電極通常不特別限定，只要能用于半導(dǎo)體器件，并且可以是列舉的導(dǎo)電膜多晶硅；金屬，包括銅和鋁；高熔點(diǎn)金屬，包括鎢、鈦和鉭；以及高熔點(diǎn)金屬硅化物，以單層或多層形式構(gòu)成。柵電極應(yīng)該適當(dāng)形成，例如，使膜厚約為50～400nm。應(yīng)該注意，溝道形成區(qū)在柵電極下形成。
存儲(chǔ)功能體至少具有一個(gè)膜或一個(gè)區(qū)域，它們具有電荷保持功能、存儲(chǔ)和保持電荷的功能、捕獲電荷的功能或保持電荷極化狀態(tài)的功能。實(shí)現(xiàn)這些功能的材料包括氮化硅；硅；包含諸如磷或硼雜質(zhì)的硅酸鹽玻璃；碳化硅；氧化鋁；高介電物質(zhì)如氧化鉿、氧化鋯或氧化鉭；氧化鋅；以及金屬。存儲(chǔ)功能體可以形成為單層或多層結(jié)構(gòu)，例如，由含氮化硅的絕緣膜；內(nèi)部混合導(dǎo)電膜或半導(dǎo)體層的絕緣膜；以及包含一個(gè)或多個(gè)導(dǎo)體點(diǎn)或半導(dǎo)體點(diǎn)的絕緣膜構(gòu)成。在這些膜中，優(yōu)選氮化硅膜，因?yàn)樗梢垣@得大的滯后性，這是由于存在許多捕獲電荷的能級(jí)，并且因?yàn)榈枘ぞ哂辛己玫谋３痔匦?，這在于它的電荷保持時(shí)間長(zhǎng)，而且?guī)缀醪粫?huì)發(fā)生由于產(chǎn)生泄漏路徑導(dǎo)致的電荷泄漏，而且還因?yàn)樗峭ǔＳ糜贚SI工藝的材料。
使用內(nèi)含具有電荷保持功能的絕緣膜如氮化硅膜，能夠增加有關(guān)存儲(chǔ)保持的可靠性。由于氮化硅膜是絕緣體，即使一部分電荷泄漏，整個(gè)氮化硅膜的電荷也不會(huì)立即失去。而且，在多個(gè)存儲(chǔ)器件排成陣列的情況下，即使存儲(chǔ)器件之間的距離縮短，并且相鄰存儲(chǔ)功能體彼此接觸，存儲(chǔ)在每個(gè)存儲(chǔ)功能體中的信息也不會(huì)象存儲(chǔ)功能體由導(dǎo)體構(gòu)成的情況一樣失去。而且，使得能夠更接近存儲(chǔ)功能體布置接觸栓塞，或在一些情況下，使得能夠布置接觸檢塞從而與存儲(chǔ)功能體重疊，這有利于存儲(chǔ)器件的小型化。
為了進(jìn)一步增加有關(guān)存儲(chǔ)保持的可靠性，具有電荷保持功能的絕緣體不必是膜狀，并且具有電荷保持功能的絕緣體優(yōu)選以不連續(xù)形式存在于絕緣膜中。更特別地，優(yōu)選絕緣體象點(diǎn)一樣分散在難于保持電荷的材料如氧化硅中。
而且，使用內(nèi)含導(dǎo)電膜或半導(dǎo)體層的絕緣體膜作為存儲(chǔ)功能體使得能夠自由控制注入導(dǎo)體或半導(dǎo)體的電荷數(shù)量，從而產(chǎn)生便于獲得多能級(jí)單元的效果。
此外，由于電荷的直接隧穿，使用含一個(gè)或多個(gè)導(dǎo)體或半導(dǎo)體點(diǎn)的絕緣體膜作為存儲(chǔ)功能體便于寫和擦除的執(zhí)行，從而產(chǎn)生減少功耗的效果。
此外，使用其極化方向隨電場(chǎng)改變的鐵電膜如PZT(鋯鈦酸鉛)和PLZT(鋯鈦酸鉛鑭)作存儲(chǔ)功能體是可以接受的。在此情況下，電荷實(shí)質(zhì)上是由鐵電膜表面上的極化產(chǎn)生并在極化狀態(tài)中保持。因此，從具有存儲(chǔ)功能的膜之外提供電荷，并且可獲得與捕獲電荷的膜類似的滯后特性。另外，由于不需要從膜外注入電荷，并且可以只通過膜內(nèi)的電荷極化獲得滯后特性，能夠獲得高速寫和擦除。
優(yōu)選存儲(chǔ)功能體進(jìn)一步包含阻礙電荷逃逸的區(qū)或具有阻礙電荷逃逸功能的膜。實(shí)現(xiàn)阻礙電荷逃逸功能的材料包括氧化硅。
包含在存儲(chǔ)功能體中的電荷保持部分直接或通過絕緣膜形成在柵電極兩側(cè)上形成，而且它直接或通過柵絕緣膜或絕緣膜布置在半導(dǎo)體襯底(阱區(qū)、本體區(qū)，或源區(qū)/漏區(qū)或擴(kuò)散層區(qū))上。優(yōu)選形成柵電極兩側(cè)上的電荷保持部分，從而直接或通過絕緣膜覆蓋柵電極側(cè)壁的全部或一部分。在一種應(yīng)用中，其中柵電極在下邊緣側(cè)具有凹陷部分，可以形成電荷保持部分，從而直接或通過絕緣膜填充整個(gè)凹陷部分或其一部分。
優(yōu)選只在存儲(chǔ)功能體的側(cè)壁上形成柵電極，或這樣形成柵電極，即存儲(chǔ)功能體的上部分不被覆蓋。在這樣的布置中，能夠更靠近柵電極布置接觸栓塞，這便于半導(dǎo)體存儲(chǔ)元件的小型化。而且，具有這種簡(jiǎn)單布置的半導(dǎo)體存儲(chǔ)元件容易制造，結(jié)果使產(chǎn)量增加。
在使用導(dǎo)電膜作電荷保持部分的情況下，電荷保持部分優(yōu)選插入絕緣膜當(dāng)中布置，從而使電荷保持部分不和半導(dǎo)體襯底(阱區(qū)、本體區(qū)，或源區(qū)/漏區(qū)或擴(kuò)散層區(qū))或柵電極直接接觸。這通過這些結(jié)構(gòu)實(shí)現(xiàn)，例如，由導(dǎo)電膜和絕緣膜構(gòu)成的多層結(jié)構(gòu)；將象點(diǎn)一樣的導(dǎo)電膜分散在絕緣膜中的結(jié)構(gòu)；以及將導(dǎo)電膜布置在形成于柵電極側(cè)壁上的側(cè)壁絕緣膜的一部分以內(nèi)的結(jié)構(gòu)。
源區(qū)/漏區(qū)作為具有和半導(dǎo)體襯底或阱區(qū)的導(dǎo)電類型相反導(dǎo)電型的擴(kuò)散區(qū)被布置在和柵電極相對(duì)的存儲(chǔ)功能體的側(cè)面。在源區(qū)/漏區(qū)被連接到半導(dǎo)體襯底或阱區(qū)的部分中，優(yōu)選雜質(zhì)濃度很陡。這是因?yàn)楹芏傅碾s質(zhì)濃度以低電壓下有效產(chǎn)成熱電子和熱空穴，這使得能夠以低電壓進(jìn)行高速操作。源區(qū)/漏區(qū)的結(jié)深度不特別限定，因此必要時(shí)，可以根據(jù)要制造的存儲(chǔ)器件的性能等進(jìn)行調(diào)節(jié)。注意如果SOI襯底用作半導(dǎo)體襯底，源區(qū)/漏區(qū)的結(jié)深度可以小于表面半導(dǎo)體層的膜厚度，盡管優(yōu)選結(jié)深度幾乎和表面半導(dǎo)體層的膜厚度相等。
可以布置源區(qū)/漏區(qū)，從而與柵電極邊緣重疊，或與柵電極邊緣相接，或從柵電極邊緣偏移。特別地，優(yōu)選源區(qū)/漏區(qū)相對(duì)于柵電極邊緣偏移。這是因?yàn)樵诖饲闆r下，當(dāng)施加電壓到柵電極時(shí)，電荷保持部分下的偏移區(qū)的反轉(zhuǎn)容易度被存儲(chǔ)在存儲(chǔ)功能體中的電荷量大幅度改變，結(jié)果增加了存儲(chǔ)效應(yīng)并減少了短溝道效應(yīng)。但是，注意太多的偏移極大地減少了源和漏間的驅(qū)動(dòng)電流。因此，優(yōu)選在柵長(zhǎng)度方向偏移量短于電荷保持部分的厚度，其中偏移量是在柵長(zhǎng)度方向從柵電極的一邊到靠近柵電極的源區(qū)或漏區(qū)的距離。特別重要的是，存儲(chǔ)功能體中的電荷保持部分的至少一部分與作為擴(kuò)散層區(qū)的源區(qū)/漏區(qū)重疊。這是因?yàn)闃?gòu)成本發(fā)明的半導(dǎo)體器件的半導(dǎo)體存儲(chǔ)元件的本質(zhì)是通過柵電極和源區(qū)/漏區(qū)之間的電壓差，用穿過存儲(chǔ)功能體的電場(chǎng)重寫存儲(chǔ)器，其中，柵電極只存在于存儲(chǔ)功能體的側(cè)壁部分上。
源區(qū)/漏區(qū)的一部分可以延伸到高于溝道形成區(qū)表面的位置，即柵絕緣膜的下表面。在此情況下，以和源區(qū)/漏區(qū)集成的方式，將導(dǎo)電膜置于形成于半導(dǎo)體襯底中的源區(qū)/漏區(qū)上。導(dǎo)電膜的例子包括半導(dǎo)體如多晶硅和非晶硅、硅化物，以及上述金屬和高熔點(diǎn)金屬。在這些材料中，優(yōu)選多晶硅。由于多晶硅雜質(zhì)擴(kuò)散速度遠(yuǎn)大于半導(dǎo)體襯底，因此容易使半導(dǎo)體襯底中源區(qū)/漏區(qū)的結(jié)深度淺，并且容易控制短溝道效應(yīng)。在此情況下，優(yōu)選這樣布置源區(qū)/漏區(qū)，即至少使電荷保持膜的一部分介于源區(qū)/漏區(qū)的一部分和柵電極之間。
根據(jù)一種方法可以通過普通的半導(dǎo)體工藝形成本發(fā)明的半導(dǎo)體存儲(chǔ)元件，該方法類似于在柵電極或字線的側(cè)壁上形成單層或疊層結(jié)構(gòu)的側(cè)壁襯墊的方法。具體地，能夠列舉的方法有一種方法，該方法包含形成柵電極或字線，之后形成包括電荷保持部分的單層膜或多層膜，如電荷保持部分、電荷保持部分/絕緣膜、絕緣膜/電荷保持部分，以及絕緣膜/電荷保持部分/絕緣膜，并通過適當(dāng)條件下的內(nèi)腐蝕，以便留下側(cè)壁襯墊形狀的膜；一種方法，包含形成絕緣膜或電荷保持部分，通過適當(dāng)條件下的內(nèi)腐蝕留下側(cè)壁襯墊形狀的膜，進(jìn)一步形成電荷保持部分或絕緣膜，并通過適當(dāng)條件下的內(nèi)腐蝕使膜以側(cè)壁襯墊形狀保留；一種方法，包含在包括柵電極的半導(dǎo)體晶片上涂覆或淀積其中分布顆粒狀電荷保持材料的絕緣膜材料，并通過適當(dāng)條件下的內(nèi)腐蝕使絕緣膜材料以側(cè)壁襯墊形狀保留；一種方法，包含形成柵電極，之后形成單層膜或多層膜，并使用掩模進(jìn)行圖案加工等。此外，可以列舉一種方法，該方法包含在形成柵電極或電極之前形成電荷保持部分、電荷保持部分/絕緣膜、絕緣膜/電荷保持部分，或絕緣膜/電荷保持部分/絕緣膜，在成為溝道形成區(qū)的區(qū)域中形成穿過單層膜或多層膜的開口，在晶片的整個(gè)上表面上形成柵電極材料膜，并對(duì)該柵電極材料膜進(jìn)行圖案加工，加工成尺寸大于開口并環(huán)繞開口的形狀。
當(dāng)通過排列本發(fā)明的半導(dǎo)體存儲(chǔ)元件而構(gòu)成存儲(chǔ)單元陣列時(shí)，半導(dǎo)體存儲(chǔ)元件的最佳模式是滿足，例如，以下要求 (i)字線的功能為多個(gè)半導(dǎo)體存儲(chǔ)元件的柵電極的集成體所有； (ii)在字線相對(duì)側(cè)的每一側(cè)上形成存儲(chǔ)功能體； (iii)在存儲(chǔ)功能體中保持電荷的材料是絕緣體，并且特別是氮化硅膜； (iv)存儲(chǔ)功能體由ONO(氧化物氮化物氧化物)膜構(gòu)成，并且氮化硅膜具有一個(gè)和柵絕緣膜表面大致平行的表面； (v)在每個(gè)存儲(chǔ)功能體中的氮化硅膜通過氧化硅膜，與字線和溝道形成區(qū)分開； (vi)在每個(gè)存儲(chǔ)功能體中的氮化硅膜與對(duì)應(yīng)擴(kuò)散區(qū)重疊； (vii)絕緣膜的厚度與柵絕緣膜的厚度不同，該絕緣膜將具有一個(gè)和柵絕緣膜表面大致平行表面的氮化硅膜與溝道形成區(qū)或半導(dǎo)體層分開； (viii)通過單個(gè)字線執(zhí)行一個(gè)半導(dǎo)體存儲(chǔ)元件的寫和擦除操作； (ix)在每個(gè)存儲(chǔ)功能體上沒有具有輔助寫和擦除操作的功能的電極(字線)；以及 (x)與位于每個(gè)存儲(chǔ)功能體正下方的擴(kuò)散區(qū)接觸的部分具有一個(gè)區(qū)，在該區(qū)中，導(dǎo)電類型與擴(kuò)散區(qū)導(dǎo)電類型相反的雜質(zhì)的濃度高。
最佳模式是其中所有這些要求都滿足的模式，但沒有必要滿足所有要求。
當(dāng)上述要求中的一些滿足時(shí)，存在這些要求的優(yōu)選組合。例如，最優(yōu)選的要求組合為(iii)在存儲(chǔ)功能體中保持電荷的材料是絕緣體，并且特別是氮化硅膜；(ix)在每個(gè)存儲(chǔ)功能體上沒有具有輔助寫和擦除操作的功能的電極(字線)；以及(vi)在每個(gè)存儲(chǔ)功能體中的絕緣體(氮化硅膜)與對(duì)應(yīng)擴(kuò)散區(qū)重疊。
根據(jù)本發(fā)明者的發(fā)現(xiàn)，當(dāng)絕緣體在存儲(chǔ)功能體中保持電荷，并且在每個(gè)存儲(chǔ)功能體上沒有具有輔助寫和擦除操作的功能的電極時(shí)，只有當(dāng)在每個(gè)存儲(chǔ)功能體中的絕緣體(氮化硅膜)與對(duì)應(yīng)擴(kuò)散區(qū)重疊時(shí)，寫操作令人滿意地進(jìn)行。即，當(dāng)要求(iii)和(ix)滿足時(shí)，特別優(yōu)選滿足要求(vi)。另一方面，如果導(dǎo)體在存儲(chǔ)功能體中保持電荷，或者如果在每個(gè)存儲(chǔ)功能體上有具有輔助寫和擦除操作的功能的電極時(shí)，即使在每個(gè)存儲(chǔ)功能體中的絕緣體不與對(duì)應(yīng)擴(kuò)散區(qū)重疊，寫操作也受影響。然而，如果絕緣體在存儲(chǔ)功能體中保持電荷，或如果在每個(gè)存儲(chǔ)功能體上沒有具有輔助寫和擦除操作的功能的電極，可以獲得下列大的優(yōu)勢(shì)。即，可以靠近存儲(chǔ)功能體放置接觸栓塞?；蛘?，即使半導(dǎo)體存儲(chǔ)元件彼此距離靠近，多個(gè)存儲(chǔ)功能體相互不干擾，并且可以保持存儲(chǔ)信息。因此，有助于半導(dǎo)體存儲(chǔ)元件的小型化。此外，由于元件結(jié)構(gòu)簡(jiǎn)單，因此制造工藝步驟數(shù)目減少并且提高產(chǎn)量。而且，便于和構(gòu)成邏輯電路和模擬電路的晶體管進(jìn)行組合。另外，我們發(fā)現(xiàn)可以在不高于5V的低電壓下執(zhí)行寫和擦除操作。這就是為什么特別優(yōu)選滿足要求(iii)，(ix)和(vi)的原因。
其中半導(dǎo)體存儲(chǔ)元件和邏輯元件組合的本發(fā)明的半導(dǎo)體器件可應(yīng)用于電池驅(qū)動(dòng)的便攜式電子設(shè)備，特別是個(gè)人數(shù)字助理。便攜式電子設(shè)備的實(shí)例除了個(gè)人數(shù)字助理，可以是移動(dòng)電話和游戲機(jī)。
第一實(shí)施例描述N-溝道型器件。但是，器件可以是P-溝道型的，在該情況下，雜質(zhì)的導(dǎo)電型應(yīng)該變得相反。
此外，在附圖中，相同的參考數(shù)字表示使用相同材料和物質(zhì)的部分，但不一定表示具有相同的形狀。
另外，應(yīng)該注意附圖是示意性的，而且厚度和平面間的尺寸關(guān)系、各層與各部分之間厚度和大小比等與實(shí)際值不同。固此厚度和大小的實(shí)際尺寸應(yīng)考慮下列描述決定。此外，當(dāng)然，其相互尺寸關(guān)系和比例在圖與圖之間不同的部分包括在內(nèi)。
此外，除特別說明外，本發(fā)明專利說明書中描述的各層和各部分的厚度和大小是半導(dǎo)體器件完成階段的最終形狀尺寸。因此，應(yīng)該注意，與膜、雜質(zhì)區(qū)等剛形成后的尺寸相比，最終形狀尺寸隨后續(xù)工藝的熱歷史等略有變化。
其次，圖3A～3D表示在一個(gè)半導(dǎo)體襯底(芯片)上混合安裝或形成邏輯電路區(qū)4和存儲(chǔ)器區(qū)5的生產(chǎn)過程，其中，邏輯電路區(qū)4具有多個(gè)半導(dǎo)體開關(guān)元件31，它們是標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET；而存儲(chǔ)器區(qū)5具有多個(gè)上述半導(dǎo)體存儲(chǔ)元件32。在圖3A～3D中，左半部分表示和邏輯電路區(qū)4中的一個(gè)標(biāo)準(zhǔn)結(jié)構(gòu)的MOSFET對(duì)應(yīng)的區(qū)；而右半部分表示和存儲(chǔ)器區(qū)5中的一個(gè)非易失存儲(chǔ)器元件對(duì)應(yīng)的區(qū)(相同情況在后面描述的如圖4A～4F，圖5A～5D，圖17A～17D以及圖18A～18D所示的實(shí)施例中也成立)。邏輯電路區(qū)4一般指包含存儲(chǔ)器外圍電路，邏輯電路，SRAM等的區(qū)域。
在存儲(chǔ)器區(qū)5的每個(gè)半導(dǎo)體存儲(chǔ)元件32中，由于在柵極疊層8的側(cè)面上提供存儲(chǔ)功能體25，因此混合安裝工藝變得非常簡(jiǎn)單。更詳細(xì)地，下面表明，通過在柵電極3形成隨后增加光刻步驟，從而提供一個(gè)其中形成LDD(輕摻雜漏)擴(kuò)散區(qū)的區(qū)域和另一個(gè)沒有形成LDD擴(kuò)散區(qū)的區(qū)域方式，可以在一個(gè)襯底上自動(dòng)制作邏輯電路區(qū)4和存儲(chǔ)器區(qū)5。
首先，如圖3A所示，在半導(dǎo)體襯底1上形成由約1nm～6nm厚的氮化硅膜構(gòu)成的柵絕緣體2和約50nm～400nm厚的用于形成柵電極3的材料膜，并且這些膜被加工成所要結(jié)構(gòu)的圖案，由此形成柵極疊層8。
注意，用于形成柵電極3的材料膜以多晶硅、多晶硅和高熔點(diǎn)金屬硅化物的多層膜，或多晶硅和金屬的多層膜為例。如上所述，柵絕緣體2和柵電極3的材料可以是在遵循當(dāng)前的比例法則(thedays’scaling law)的邏輯工藝中使用的材料，并且不限于前面所述材料。
其次，如圖3B所示，形成光致抗蝕劑涂層，從而用光致抗蝕劑7覆蓋存儲(chǔ)器區(qū)5；并進(jìn)行圖案加工，從而在邏輯電路區(qū)4中將要形成半導(dǎo)體開關(guān)元件31的位置處提供抗蝕劑開口(圖3B的左半部分對(duì)應(yīng)抗蝕劑開口)。然后，用光致抗蝕劑7和柵極疊層8作掩模，注入摻雜劑，由此在和邏輯電路區(qū)4中的柵極疊層8的兩側(cè)對(duì)應(yīng)的位置處的半導(dǎo)體襯底表面形成LDD區(qū)6。已經(jīng)在要形成標(biāo)準(zhǔn)結(jié)構(gòu)晶體管的邏輯電路區(qū)4中形成了LDD區(qū)6，而在存儲(chǔ)器區(qū)5中沒有形成LDD區(qū)6 隨后，如圖3C所示，在得到的半導(dǎo)體襯底1和柵極疊層8的暴露表面上形成約20nm～100nm厚的氮化硅膜，并通過各向異性刻蝕進(jìn)行內(nèi)腐蝕，由此適于存儲(chǔ)的存儲(chǔ)功能體25作為側(cè)壁沿柵電極3的側(cè)表面形成。更優(yōu)選，取代由氮化硅膜構(gòu)成的單層膜，接連淀積約1～20nm的氧化硅膜和約2～100nm的氮化硅膜，并通過各向異性刻蝕進(jìn)行內(nèi)腐蝕，從而在柵電極的側(cè)表面上，以側(cè)壁構(gòu)形形成最適于存儲(chǔ)的存儲(chǔ)功能體25。
在該實(shí)例中，氮化硅膜用作存儲(chǔ)功能體25的材料。然而，如前面所述，存儲(chǔ)功能體25只必須用具有存儲(chǔ)或捕獲電荷或保持電荷極化狀態(tài)功能的物質(zhì)形成。例如，可以使用包括氮化硅的絕緣物質(zhì)、內(nèi)含電導(dǎo)體或半導(dǎo)體的絕緣物質(zhì)、含一個(gè)或多個(gè)電導(dǎo)體或半導(dǎo)體點(diǎn)的絕緣物質(zhì)等組成的單層或多層結(jié)構(gòu)形成。除此之外，其中極化方向隨電場(chǎng)變化的鐵電物質(zhì)如PZT和PLZT，也可用作一種模式的存儲(chǔ)功能體25。
然而，當(dāng)存儲(chǔ)功能體25的材料由電導(dǎo)體或半導(dǎo)體，或包含具有導(dǎo)電性的物質(zhì)，如內(nèi)含電導(dǎo)體或半導(dǎo)體的絕緣體提供時(shí)，有必要在環(huán)繞柵電極3的外部邊緣表面的存儲(chǔ)功能體25形成之后，使存儲(chǔ)功能體25成為在柵電極3的右側(cè)和左側(cè)上相互電絕緣的存儲(chǔ)功能體25。
因此，如圖19A所示，為了形成電絕緣的右和左存儲(chǔ)功能體25，25，環(huán)形存儲(chǔ)功能體25的一部分(去除區(qū)21)被刻蝕去除。這些去除的區(qū)21如環(huán)形存儲(chǔ)功能體25前后位置處的畫陰影線的部分所示。去除方法是通過使用已知的光刻工藝，對(duì)光致抗蝕劑進(jìn)行圖案加工，從而使存儲(chǔ)功能體25除去除區(qū)外被光致抗蝕劑覆蓋。之后，通過進(jìn)行各向異性刻蝕，去除存儲(chǔ)功能體25的暴露部分(去除區(qū)21)。這種刻蝕可以在這樣的條件下適當(dāng)進(jìn)行，即允許存儲(chǔ)功能體25被選擇性刻蝕，并提供大的存儲(chǔ)功能體25對(duì)柵電極3和半導(dǎo)體襯底1的刻蝕選擇比。注意，去除區(qū)21優(yōu)選位于器件隔離區(qū)上。
之后，如圖3D所示，用柵電極3和存儲(chǔ)功能體25作掩模，離子注入摻雜劑，由此在與柵電極3和存儲(chǔ)功能體25組成的單元兩側(cè)對(duì)應(yīng)的半導(dǎo)體襯底表面部分形成源區(qū)/漏區(qū)13。
用如上所述這樣一種方法，可以在一個(gè)襯底1上同時(shí)形成半導(dǎo)體開關(guān)元件31和半導(dǎo)體存儲(chǔ)元件32。
從上面的生產(chǎn)過程可以明白，用于形成半導(dǎo)體存儲(chǔ)元件32的工序與標(biāo)準(zhǔn)結(jié)構(gòu)的MOSFET的形成工藝高度一致。半導(dǎo)體存儲(chǔ)元件32的結(jié)構(gòu)接近于已知的通用MOSFET的結(jié)構(gòu)。僅僅通過不形成LDD區(qū)6，并把例如具有作為存儲(chǔ)功能體25的功能材料用作已知的通用MOSFET的側(cè)壁襯墊，就可以把這樣的通用MOSFET變成半導(dǎo)體存儲(chǔ)元件32。即使構(gòu)成存儲(chǔ)器外圍電路部分，邏輯電路部分，SRAM部分等的標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET的側(cè)壁襯墊具有作為存儲(chǔ)功能體25的功能，它的晶體管性能也不減弱，只要側(cè)壁襯墊具有適當(dāng)?shù)膶挾炔⑶以诓灰鹬貙懖僮鞯碾妷合虏僮?。因此，相同的?cè)壁襯墊既可用于由標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET構(gòu)成的半導(dǎo)體開關(guān)元件31，也可用于半導(dǎo)體存儲(chǔ)元件32。此外，需要在存儲(chǔ)器外圍電路區(qū)、邏輯電路區(qū)、SRAM區(qū)等中形成LDD結(jié)構(gòu)，以便形成半導(dǎo)體存儲(chǔ)元件32和半導(dǎo)體開關(guān)元件31，其中半導(dǎo)體開關(guān)元件31由標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET形成，并且它們構(gòu)成存儲(chǔ)器外圍電路區(qū)、邏輯電路區(qū)、SRAM區(qū)等。為了形成LDD結(jié)構(gòu)，在形成柵電極3之后及淀積用于形成存儲(chǔ)功能體25的材料之前，進(jìn)行摻雜劑注入。因此，只需在用于形成LDD的摻雜劑注入工藝中，用光致抗蝕劑7掩蔽存儲(chǔ)器區(qū)5，就可以容易地混合形成半導(dǎo)體存儲(chǔ)元件(非易失存儲(chǔ)元件)32和標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET，其中，它們構(gòu)成存儲(chǔ)器外圍電路部分、邏輯電路部分、SRAM部分等。此外，當(dāng)SRAM由半導(dǎo)體存儲(chǔ)元件32和構(gòu)成存儲(chǔ)器外圍電路部分、邏輯電路部分、SRAM部分等的標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET組成時(shí)，可易于實(shí)現(xiàn)在一個(gè)芯片上混合安裝非易失存儲(chǔ)器，邏輯電路和SRAM。
在半導(dǎo)體存儲(chǔ)元件32需要施加高于在邏輯電路部分、SRAM部分等中允許的電壓的情況下，所需要的只是增加高壓阱形成掩模和高壓柵絕緣體形成掩模到標(biāo)準(zhǔn)MOSFET形成掩模。通常，與標(biāo)準(zhǔn)MOSFET工藝相比，在一個(gè)芯片上混合形成EEPROM(電可擦除可編程只讀存儲(chǔ)器)和邏輯電路部分的工藝將牽涉到增加相當(dāng)數(shù)量的必需掩模和工時(shí)。這意味著，與混合安裝EEPROM和諸如存儲(chǔ)器外圍電路、邏輯電路和SRAM的電路的情況相比，本發(fā)明能夠顯著減少掩模數(shù)量和工時(shí)。提高了由存儲(chǔ)器外圍電路、邏輯電路和SRAM等的標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET，和半導(dǎo)體存儲(chǔ)元件32二者形成的芯片的產(chǎn)量。
(第二實(shí)施例)圖4A～4F表示另一個(gè)生產(chǎn)過程，用于在同一半導(dǎo)體襯底1上混合安裝邏輯電路區(qū)4中的半導(dǎo)體開關(guān)元件31(只表示出其中的一個(gè))和在存儲(chǔ)器區(qū)5中的半導(dǎo)體存儲(chǔ)元件32(只表示出其中的一個(gè))。更特殊地，它表明，通過在柵電極3形成之后和用于形成電荷保持部分11的材料10淀積在柵極側(cè)面之前，通過進(jìn)行光刻步驟和隨后的摻雜劑注入步驟，可以在要形成標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET的位置處選擇性形成LDD區(qū)，由此可以簡(jiǎn)單地且不需要任何復(fù)雜工藝而同時(shí)形成半導(dǎo)體開關(guān)元件31和半導(dǎo)體存儲(chǔ)元件32。
如圖4A所示，在具有P型導(dǎo)電類型的半導(dǎo)體襯底1上，形成柵絕緣體2和柵電極3，即，柵極疊層8經(jīng)過了MOS(金屬-氧化物-半導(dǎo)體)形成工藝而提供MOS結(jié)構(gòu)。
典型的MOS形成工藝如下。
首先，通過已知方法，在具有P-型半導(dǎo)體區(qū)的半導(dǎo)體襯底1上形成器件隔離區(qū)(未示出)。器件隔離區(qū)可以防止漏電流流過相互鄰接的器件之間的襯底。然而，共用源區(qū)/漏區(qū)13的相互鄰接器件不需要形成這樣的器件隔離區(qū)。前面提到的已知的器件隔離區(qū)形成方法是使用LOCOS氧化物的方法，或使用溝槽隔離區(qū)的方法，或任何其它方法，只要方法能夠達(dá)到使器件彼此隔離的目的。
其次，在半導(dǎo)體區(qū)(圖4A表示一個(gè)已經(jīng)形成圖案的狀態(tài))的暴露表面上，整個(gè)形成絕緣膜2。該絕緣膜2將要用作MOSFET的柵絕緣體，通過使用包括N2O氧化、NO氧化、氧化后氮化以及其它步驟的工藝，將該絕緣膜2形成為希望得到的具有作為柵絕緣體2的良好特性的膜。具有作為柵絕緣體2的良好特性的膜意味著絕緣膜能夠抑制對(duì)促進(jìn)按比例縮減和增強(qiáng)MOSFET性能不利的每一因素，例如，抑制MOSFET的短溝道效應(yīng)；抑制漏電流，即不必流經(jīng)柵絕緣體2的電流；以及抑制柵電極3的摻雜劑擴(kuò)散到MOSFET溝道形成區(qū)，同時(shí)抑制柵電極3的摻雜劑的損耗。典型的膜是諸如熱氧化物膜、N2O氧化物膜或NO氧化物膜的氧化物膜，并且膜的厚度約在1nm～6nm范圍之內(nèi)。
其次，在柵絕緣體2上整個(gè)形成用于柵電極3的材料(下文中，為簡(jiǎn)化起見，稱為“柵電極材料”并用和柵電極相同的參考數(shù)字3表示)。作為柵電極材料3，可以使用任何材料，只要它能夠作為MOSFET的性能，如多晶硅、摻雜多晶硅或其它半導(dǎo)體，Al、Ti、W或其它金屬、這些金屬和硅的化合物。
其次，通過光刻工藝在柵電極材料3上形成希望得到的光致抗蝕劑圖案，并且用得到的光致抗蝕劑圖案作掩模，刻蝕柵電極材料3和柵絕緣體2，以形成如圖4A所示的圖案。從而，形成柵極疊層8。在該工藝中，不一定要求刻蝕柵絕緣體2。當(dāng)未刻蝕的柵絕緣體2在隨后的摻雜劑注入步驟中用作注入保護(hù)膜時(shí)，可以省略形成注入保護(hù)膜的步驟。
此外，柵極疊層8也可以通過下列工藝形成。在具有P-型半導(dǎo)體區(qū)的半導(dǎo)體襯底1的暴露表面上整個(gè)形成具有如上所述相同功能的柵絕緣體2。其次，在柵絕緣體2上形成具有如上所述相同功能的柵電極材料3。然后，在柵電極材料3上形成掩模絕緣膜，掩模絕緣膜由氧化物膜、氮化物膜、氮氧化物膜等形成。然后，在掩模絕緣膜上形成具有如上所述相同功能的光致抗蝕劑圖案，然后根據(jù)該光致抗蝕劑圖案刻蝕掩模絕緣膜以形成圖案。其次，去除光致抗蝕劑圖案，并用掩模絕緣膜作刻蝕掩模，刻蝕柵電極材料3。其次，刻蝕掩模絕緣膜和柵絕緣體2的暴露部分，由此形成如圖4A所示的柵極疊層8。在該工藝中，不必要求刻蝕柵絕緣體2。當(dāng)未刻蝕的柵絕緣體2在隨后的摻雜劑注入步驟中用作注入保護(hù)膜時(shí)，可以省略形成注入保護(hù)膜的步驟。
其次，如圖4B所示在邏輯電路區(qū)4中形成LDD區(qū)6。在該步驟中，在存儲(chǔ)器區(qū)5中，因?yàn)橐研纬晒庵驴刮g劑7，因此不形成LDD區(qū)。這樣，盡管在存儲(chǔ)器區(qū)5中沒有LDD形成，但已在將要形成標(biāo)準(zhǔn)結(jié)構(gòu)晶體管的邏輯電路區(qū)4中形成了LDD區(qū)。阻止注入的光致抗蝕劑只需要是可以選擇性去除的抗蝕劑。因此，氮化物等絕緣膜也可以代替光致抗蝕劑使用。
其次，如圖4C所示，在柵極疊層8和半導(dǎo)體襯底1的暴露表面上形成第一絕緣膜15。此處表示的是形成該第一絕緣膜15的方法。要在柵極疊層8和半導(dǎo)體襯底1的暴露表面上形成的第一絕緣膜15將用作電子從中通過的絕緣膜，因此優(yōu)選該膜由耐壓高、漏電流小和可靠性高的膜提供。例如，象柵絕緣體2的材料一樣，使用氧化物膜，如熱氧化物、N2O或NO。在使用這樣的氧化物膜的情況下，優(yōu)選膜厚度約為1nm～20nm。此外，在形成這樣薄的絕緣膜15，以至于隧穿電流從中通過的情況下，可降低電荷注入/擦除所需要的電壓，由此可以降低功耗。典型地，在那種情況下的膜厚度優(yōu)選約為1nm～5nm?，F(xiàn)在，由于第一絕緣膜15的形成導(dǎo)致電荷保持部分11與半導(dǎo)體襯底1和柵電極3通過第一絕緣膜15接觸，因此可通過該絕緣膜抑制被保持電荷的泄漏。從而，獲得具有良好電荷保持特性和長(zhǎng)期可靠性高的半導(dǎo)體存儲(chǔ)元件32。
其次，在整個(gè)第一絕緣膜15上以大致均勻的厚度淀積材料10，材料10用于形成電荷保持部分(即具有存儲(chǔ)電荷功能的材料)。電荷保持部分的材料10可以是能夠保持電子和空穴的材料，如氮化物或氮氧化物；捕獲電荷的材料，如氧化物膜；能夠通過極化或其它現(xiàn)象感生電荷到電荷保持部分11的表面的材料，如鐵電材料；具有在氧化物膜中包含可保持電荷物質(zhì)如漂移(floating)多晶硅或硅點(diǎn)這樣一種結(jié)構(gòu)的材料等。即，材料10只需要是能夠保持或感生電荷的材料。用于形成電荷保持部分的材料10的膜厚只能是約2nm～100nm，例如在使用氮化物膜的時(shí)候。
其次，如圖4D所示，對(duì)用于形成電荷保持部分的材料10進(jìn)行各向異性刻蝕，由此在柵極疊層8的側(cè)面上形成電荷保持部分11。這種刻蝕可以在這樣的條件下適當(dāng)進(jìn)行，即允許用于形成電荷保持部分的材料10被選擇性刻蝕，并提供大的材料10對(duì)第一絕緣膜15的刻蝕選擇比。
但是，在包含具有導(dǎo)電性的物質(zhì)，如導(dǎo)體或半導(dǎo)體，的材料用作電荷保持部分的材料10的情況下，有必要在電荷保持部分11形成之后，使環(huán)繞柵電極3的外部周邊表面的電荷保持部分11成為分開的電荷保持部分11，11，它們位于柵電極3的右側(cè)和左側(cè)上，并且彼此間電絕緣。為此，如圖19B所示，環(huán)形電荷保持部分11的一部分(去除區(qū)21)通過刻蝕去除。這些去除區(qū)21如環(huán)形電荷保持部分11前后位置處的畫陰影線的部分所示。去除方法是通過使用已知的光刻工藝，對(duì)光致抗蝕劑進(jìn)行圖案加工，從而使電荷保持部分11除去除區(qū)外被光致抗蝕劑覆蓋。之后，通過進(jìn)行各向異性刻蝕，去除電荷保持部分11的暴露部分(去除區(qū)21)。這種刻蝕可以在這樣的條件下適當(dāng)進(jìn)行，即允許電荷保持部分11被選擇性刻蝕，并提供大的電荷保持部分11對(duì)柵電極3和半導(dǎo)體襯底1的刻蝕選擇比。注意，去除區(qū)21優(yōu)選位于襯底的器件隔離區(qū)上。
其次，如圖4E所示，在第一絕緣膜15上進(jìn)行各向異性刻蝕，從而只選擇性去除暴露部分，由此獲得由第一絕緣膜15的一部分構(gòu)成的L形的第一絕緣體12(L形一詞僅僅指兩個(gè)組成部分之間有角，而不是指兩個(gè)組成部分之間有直角的形狀。該定義可用于其后每次出現(xiàn)的“L形”)。這種刻蝕可以在這樣的條件下適當(dāng)進(jìn)行，即允許第一絕緣膜15被選擇性刻蝕，并提供第一絕緣膜15對(duì)用于形成電荷保持部分的材料10，以及對(duì)柵電極材料3和半導(dǎo)體襯底1材料的大的刻蝕選擇比。這樣，完成了由第一絕緣體12(第一絕緣膜15)和電荷保持部分11構(gòu)成的存儲(chǔ)功能體25。注意，由于該步驟采用了各向異性刻蝕，不被電荷保持部分11覆蓋的第一絕緣體12的一部分被去除。然而，第一絕緣體12的一部分保持如圖19E所示這樣一種狀態(tài)。既然第一絕緣體12的一部分保持如圖19E所示這樣一種覆蓋柵電極外部周邊的狀態(tài)，可以抑制源/漏的接觸和柵電極3之間的短路。因而，進(jìn)一步按比例縮減變得更容易完成，而且更高集成度的存儲(chǔ)器變得能夠?qū)崿F(xiàn)。
作為選擇，如圖4C到4E所示的結(jié)構(gòu)可以在一個(gè)步驟中加工。即，通過進(jìn)行各向異性刻蝕，通常要求兩個(gè)步驟的工藝可以在一個(gè)步驟中完成，該各向異性刻蝕允許第一絕緣膜15和電荷保持部分的材料10二者被選擇性刻蝕，并且采用對(duì)柵電極3材料和對(duì)半導(dǎo)體襯底1材料的大刻蝕選擇比的條件。在這樣一種情況下，可以減少工藝步驟的數(shù)量。但是，在那種情況下，當(dāng)包含具有導(dǎo)電性的物質(zhì)，如導(dǎo)體或半導(dǎo)體的材料用作電荷保持部分的材料10的情況下，有必要在電荷保持部分11形成之后，使環(huán)繞柵電極3的外部周邊表面的電荷保持部分11成為分開的電荷保持部分11，11，它們位于柵電極3的右側(cè)和左側(cè)，并且彼此間電絕緣。為此，如圖19E所示，環(huán)形電荷保持部分11的一部分(去除區(qū)21)通過刻蝕去除。這些去除區(qū)21如環(huán)形電荷保持部分11前后位置處的畫陰影線的部分所示。去除方法是通過使用已知的光刻工藝，對(duì)光致抗蝕劑進(jìn)行圖案加工，從而使電荷保持部分11除去除區(qū)外被光致抗蝕劑覆蓋。之后，通過進(jìn)行各向異性刻蝕，去除去除區(qū)21，即電荷保持部分11的暴露部分。這種刻蝕可以在這樣的條件下適當(dāng)進(jìn)行，即允許用于形成電荷保持部分的材料10被選擇性刻蝕，并提供材料10對(duì)第一絕緣體12和對(duì)柵電極3的大刻蝕選擇比。
其次，如圖4F所示，用柵電極3和在柵電極3的兩側(cè)的存儲(chǔ)功能體25、25作為整體掩模，進(jìn)行源/漏注入，接著進(jìn)行特殊的熱處理。這樣，以自對(duì)準(zhǔn)形式形成源區(qū)/漏區(qū)13。
通過使用上述工藝，僅僅通過增加簡(jiǎn)單的工藝步驟且不采用任何復(fù)雜的工藝步驟，就可以在一個(gè)襯底上同時(shí)形成半導(dǎo)體開關(guān)元件31和半導(dǎo)體存儲(chǔ)元件32，其中，半導(dǎo)體開關(guān)元件31為具有將用于邏輯電路區(qū)4的LDD區(qū)的標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET；半導(dǎo)體存儲(chǔ)元件32為將用于存儲(chǔ)器區(qū)5的非易失存儲(chǔ)元件。
而且，當(dāng)電荷保持在電荷保持部分11中時(shí)，溝道形成區(qū)的一部分受電荷強(qiáng)烈影響，導(dǎo)致漏極電流值改變。因此，能夠使半導(dǎo)體存儲(chǔ)元件32根據(jù)被保持電荷的存在與不存在存儲(chǔ)信息。
與標(biāo)準(zhǔn)MOSFET工藝相比，通過彼此獨(dú)立地提供柵絕緣體2和電荷保持部分11，使得能夠在一個(gè)芯片上混合安裝標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET的半導(dǎo)體開關(guān)元件31和非易失存儲(chǔ)元件的半導(dǎo)體存儲(chǔ)元件32，而不牽涉任何大的工藝變動(dòng)和工時(shí)的增加。因此，可以很大程度地減少用于在一個(gè)半導(dǎo)體襯底(芯片)1上混合安裝存儲(chǔ)器外圍電路部分等4和存儲(chǔ)器區(qū)5的制造成本。
通過如自對(duì)準(zhǔn)的工藝，在一個(gè)襯底上形成半導(dǎo)體存儲(chǔ)元件32和邏輯電路中的半導(dǎo)體開關(guān)元件31，其中，半導(dǎo)體存儲(chǔ)元件32具有從柵電極3偏移的源區(qū)/漏區(qū)13，半導(dǎo)體開關(guān)元件31具有不從柵電極3偏移的源區(qū)/漏區(qū)13。這意味著能夠用簡(jiǎn)單的方式而不需要任何復(fù)雜工藝步驟，就可以在一個(gè)芯片上混合安裝非易失存儲(chǔ)元件和邏輯電路中的標(biāo)準(zhǔn)MOSFET，其中，非易失存儲(chǔ)元件具有高存儲(chǔ)效應(yīng)，標(biāo)準(zhǔn)MOSPET具有高電流驅(qū)能力。
此外，根據(jù)該半導(dǎo)體存儲(chǔ)元件32，由于可以實(shí)現(xiàn)每個(gè)晶體管2比特的存儲(chǔ)，每比特的存儲(chǔ)單元占據(jù)面積可以減少，從而可以獲得大容量的非易失存儲(chǔ)元件。
而且，由于第一絕緣體12介于電荷保持部分11和半導(dǎo)體襯底1和柵電極3之間，可通過該絕緣體12抑制被保持電荷的泄漏。因此，可以獲得電荷保持特性良好且長(zhǎng)期可靠性高的非易失存儲(chǔ)元件。
(第三實(shí)施例)圖5A～5D表示另一個(gè)生產(chǎn)工藝，用于在一個(gè)半導(dǎo)體襯底1上混合形成邏輯電路區(qū)4中的半導(dǎo)體開關(guān)元件31(只表示出其中的一個(gè))和在存儲(chǔ)器區(qū)5中的半導(dǎo)體存儲(chǔ)元件32(只表示出其中的一個(gè))。更特殊地，它表明，在柵電極3形成之后和在柵側(cè)表面上形成電荷保持部分11的材料10的淀積之前，進(jìn)行光刻步驟和隨后的摻雜劑注入步驟，以在要形成標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET的位置處選擇性形成LDD區(qū)，從而使得能夠簡(jiǎn)單地并且同時(shí)形成半導(dǎo)體開關(guān)元件31和半導(dǎo)體存儲(chǔ)元件32，不需要任何復(fù)雜工藝。
可以使用和第二實(shí)施例相同的步驟，直到LDD區(qū)形成步驟。因此，相同的步驟不再圖示也不再解釋。即，通過使用第二實(shí)施例中所示的步驟形成圖4B所示的結(jié)構(gòu)，并隨后去除光致抗蝕劑。
其次，如圖5A所示，在柵極疊層8和半導(dǎo)體襯底1的暴露表面上以大致均勻的厚度形成第一絕緣膜15。第一絕緣膜15，它成為電子從中通過的絕緣膜，優(yōu)選該膜由耐壓高、漏電流小和可靠性高的膜提供。例如，象柵絕緣體2的情況一樣，使用氧化物膜，如熱氧化物膜、N2O膜或NO膜。在使用這樣的氧化物膜的情況下，優(yōu)選膜厚度約為1nm～20nm。此外，在形成這樣薄的絕緣膜15，以至于隧穿電流從中通過的情況下，可降低電荷注入/擦除所需要的電壓，由此可以降低功耗。典型地，在那種情況下的膜厚度優(yōu)選約為1nm～5nm?，F(xiàn)在，由于第一絕緣膜15的形成導(dǎo)致電荷保持部分11與半導(dǎo)體襯底1和柵電極3通過第一絕緣膜15接觸，因此可通過該絕緣膜抑制被保持電荷的泄漏。從而，獲得具有優(yōu)良的電荷保持特性和長(zhǎng)期可靠性高的半導(dǎo)體存儲(chǔ)元件32。
其次，在整個(gè)第一絕緣膜15上以大致均勻的厚度淀積材料10，材料10用于形成電荷保持部分(即具有存儲(chǔ)電荷功能的材料)。電荷保持部分的材料10可以是能夠保持電子和空穴的材料，如氮化物或氮氧化物；捕獲電荷的材料，如氧化物膜；能夠通過極化或其它現(xiàn)象感生電荷到電荷保持部分11的表面的材料，如鐵電材料；具有在氧化物膜中包含可保持電荷物質(zhì)如浮置多晶硅或硅點(diǎn)這樣的結(jié)構(gòu)的材料等。即，材料10只能是能夠保持或感生電荷的材料。用于形成電荷保持部分的材料10的膜厚只能是約2nm～100nm，例如在使用氮化物膜的時(shí)候。
進(jìn)一步，在用于形成電荷保持部分的材料10的整個(gè)上表面上，以大致均勻的厚度形成第二絕緣膜16。該第二絕緣膜優(yōu)選由使用HTO(高溫氧化物)或其它CVD(化學(xué)氣相沉積)氧化物且提供良好臺(tái)階覆蓋的膜提供。對(duì)于使用HTO膜，膜厚只能是大約5nm～100nm。
其次，如圖5B所示，各向異性刻蝕第二絕緣膜16，由此圍繞柵極疊層8的側(cè)面形成側(cè)壁形狀的第二絕緣體18，柵極疊層8和第二絕緣體18之間插入第一絕緣膜15和用于形成電荷保持部分的材料10。這種刻蝕可以在這樣的條件下適當(dāng)進(jìn)行，即允許第二絕緣膜16被選擇性刻蝕，并提供第二絕緣膜16對(duì)用于形成電荷保持部分的材料10的大刻蝕選擇比。
但是，在包含具有導(dǎo)電性的物質(zhì)，如導(dǎo)體或半導(dǎo)體的材料用作電荷保持部分的材料10的情況下，有必要在電荷保持部分11形成之后，使環(huán)繞柵電極3的外部周邊表面的電荷保持部分11成為分開的電荷保持部分11，11，它們位于柵電極3的右側(cè)和左側(cè)，并且彼此間電絕緣。為此，如圖19C所示，環(huán)形第二絕緣體18的一部分(去除區(qū)22)通過刻蝕去除。這些去除區(qū)22如環(huán)形第二絕緣體18前后位置處畫陰影線的部分所示。去除方法是通過使用已知的光刻工藝，對(duì)光致抗蝕劑進(jìn)行圖案加工，從而使第二絕緣體18除去除區(qū)外被光致抗蝕劑覆蓋。之后，通過進(jìn)行各向異性刻蝕，去除去除區(qū)22，去除區(qū)22是第二絕緣體18的暴露部分。這種刻蝕可以在這樣的條件下適當(dāng)進(jìn)行，即允許第二絕緣體18被選擇性刻蝕，并提供第二絕緣體18對(duì)用于形成電荷保持部分的材料10的大刻蝕選擇比。注意，去除區(qū)22優(yōu)選位于襯底的器件隔離區(qū)上。
其次，如圖5C所示，用第二絕緣體18作刻蝕掩模，對(duì)用于形成電荷保持部分的材料10進(jìn)行各向同性刻蝕，由此在柵極疊層8的相對(duì)側(cè)上形成電荷保持部分11，第一絕緣膜15介于柵極疊層8和電荷保持部分11之間。在此情況下，刻蝕可以在這樣的條件下適當(dāng)進(jìn)行，即允許用于形成電荷保持部分的材料10被選擇性刻蝕，并提供對(duì)第一絕緣膜和對(duì)第二絕緣體18的大刻蝕選擇比。由于第二絕緣體18的一部分(去除區(qū)22)已經(jīng)通過如圖19C所示的前面的步驟中的刻蝕去除，并且由于這一步刻蝕采用了各向同性刻蝕技術(shù)，電荷保持部分11的一部分(去除區(qū)21)在這一步也被去除，結(jié)果形成如圖19D所示的構(gòu)形。因此，右側(cè)和左側(cè)的電荷保持部分11、11彼此電絕緣。
其次，各向異性刻蝕第一絕緣膜15，由此在柵極疊層8的側(cè)面上形成第一絕緣體12。在這種情況下，刻蝕可以在這樣的條件下適當(dāng)進(jìn)行，即允許第一絕緣體12被選擇性刻蝕，并包括對(duì)第二絕緣體18、電荷保持部分11和半導(dǎo)體襯底1的大刻蝕選擇比。這樣，由第一絕緣體12(第一絕緣膜15)、電荷保持部分11和第二絕緣體18(第二絕緣膜16)構(gòu)成的存儲(chǔ)功能體25已形成。在這種情況下，其中，電荷保持部分11的去除區(qū)21和第二絕緣體18的去除區(qū)22通過刻蝕被去除，由于這一步采用了各向異性刻蝕，因此第一絕緣體12的沒有被電荷保持部分11覆蓋的一部分被刻蝕。然而，第一絕緣體12的一部分保持如圖19D所示這樣一種狀態(tài)。既然第一絕緣體12的一部分保持如圖19E所示這樣一種覆蓋柵電極3外部邊緣的狀態(tài)，可以抑制源/漏的接觸和柵電極3之間的短路。因而，進(jìn)一步按比例縮減變得更容易完成，而且更高集成度的存儲(chǔ)器變得能夠?qū)崿F(xiàn)。
但是，有一種情形，其中，第一絕緣體12和第二絕緣體18由象氧化物膜一樣的同種材料構(gòu)成，在此情況下，不能獲得大的刻蝕選擇比。因此，在這樣一種情況下，有必要考慮第二絕緣體18在第一絕緣膜15的刻蝕工藝中的刻蝕量，應(yīng)相應(yīng)減少在第二絕緣體18形成過程中的刻蝕量。
作為選擇，如圖5A到5C所示的結(jié)構(gòu)可以在一個(gè)步驟中加工。即，通過進(jìn)行各向異性刻蝕，通常要求三個(gè)步驟的工藝可以在一個(gè)步驟中完成，各向異性刻蝕采用這樣的條件，即允許第一絕緣膜15和第二絕緣膜16和電荷保持部分的材料10都被選擇性刻蝕，并且包括對(duì)柵電極3材料和對(duì)半導(dǎo)體襯底1材料的大刻蝕選擇比。在這樣一種情況下，可以減少工藝步驟的數(shù)量。但是，在那種情況下，當(dāng)包含具有導(dǎo)電性的物質(zhì)，如導(dǎo)體或半導(dǎo)體的材料用作電荷保持部分的材料10的情況下，有必要在電荷保持部分11形成之后，使環(huán)繞柵電極3的外部邊緣表面的電荷保持部分11成為電荷保持部分11、11，它們位于柵電極3的右側(cè)和左側(cè)上，并且彼此間電絕緣。為此，如圖19C所示，環(huán)形第二絕緣體18的一部分(去除區(qū)22)通過刻蝕去除。這些去除區(qū)22如環(huán)形第二絕緣體18前后位置處畫陰影線的部分所示。去除方法是通過使用已知的光刻工藝，對(duì)光致抗蝕劑進(jìn)行圖案加工，從而使第二絕緣體18除去除區(qū)外被光致抗蝕劑覆蓋。之后，通過進(jìn)行各向異性刻蝕，去除去除區(qū)22，它是第二絕緣體18的暴露部分。這種刻蝕可以在這樣的條件下適當(dāng)進(jìn)行，即允許第二絕緣體18被選擇性刻蝕，并且包括對(duì)用于形成電荷保持部分的材料10的大刻蝕選擇比。此外，如圖19D所示，環(huán)形電荷保持部分11的一部分(去除區(qū)21)通過刻蝕去除。這些去除區(qū)21如環(huán)形電荷保持部分11前后位置處的畫陰影線的部分所示。去除方法是通過使用已知的光刻工藝，對(duì)光致抗蝕劑進(jìn)行圖案加工，從而使電荷保持部分11除去除區(qū)外被光致抗蝕劑覆蓋。之后，通過進(jìn)行各向異性刻蝕，去除電荷保持部分11的暴露部分(去除區(qū)21)。這種刻蝕可以在這樣的條件下適當(dāng)進(jìn)行，即允許用于形成電荷保持部分的材料10被選擇性刻蝕，并包括對(duì)第一絕緣體12的大刻蝕選擇比。由于第一絕緣體12在這一步保留，從而覆蓋柵電極3的外邊緣，可以抑制源/漏的接觸和柵電極3之間的短路。因而，進(jìn)一步按比例縮減變得更容易完成，而且更高集成度的存儲(chǔ)器變得能夠?qū)崿F(xiàn)。
其次，如圖5D所示，當(dāng)柵電極3和柵電極兩側(cè)上的存儲(chǔ)功能體25、25用作整體掩模14的時(shí)候，進(jìn)行源/漏注入，接著進(jìn)行特殊的熱處理。這樣，以自對(duì)準(zhǔn)形式形成源區(qū)/漏區(qū)13。
通過使用上述工藝，僅僅通過增加簡(jiǎn)單的工藝步驟且不采用任何復(fù)雜的工藝步驟，就可以在一個(gè)襯底上同時(shí)形成標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET的半導(dǎo)體開關(guān)元件31和非易失存儲(chǔ)元件的半導(dǎo)體存儲(chǔ)元件32，其中，半導(dǎo)體開關(guān)元件31中已經(jīng)形成將要用于邏輯電路區(qū)4的LDD區(qū)；半導(dǎo)體存儲(chǔ)元件32將用于存儲(chǔ)器區(qū)5。
而且，當(dāng)電荷保持在電荷保持部分11中時(shí)，溝道形成區(qū)的一部分受電荷強(qiáng)烈影響，導(dǎo)致漏極電流值改變。能夠獲得根據(jù)漏極電流值的變化識(shí)別電荷的存在與不存在的非易失存儲(chǔ)元件。
通過彼此獨(dú)立地提供柵絕緣體2和電荷保持部分11，可以用和標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET相同的制作工藝，同時(shí)形成具有相似水平的短溝道效應(yīng)的存儲(chǔ)單元晶體管。因此混合安裝邏輯電路區(qū)4和存儲(chǔ)器區(qū)5的工藝可以十分簡(jiǎn)單地完成。
此外，根據(jù)該非易失存儲(chǔ)元件，當(dāng)實(shí)現(xiàn)每個(gè)晶體管2比特的存儲(chǔ)時(shí)，可以很大程度減小短溝道效應(yīng)，從而能夠進(jìn)一步按比例縮減。而且，可以獲得更高的操作速度和更低的功耗。
而且，由于電荷保持部分11通過第一絕緣膜15與半導(dǎo)體襯底1和柵電極3接觸，可通過該絕緣膜15抑制被保持電荷的泄漏。因此，可以獲得電荷保持特性良好且長(zhǎng)期可靠性高的非易失存儲(chǔ)元件。
而且，由于電荷保持部分11為L(zhǎng)形，電荷保持部分的比例甚至可以做得更小。因此，電荷保持部分11可以在溝道附近形成，從而使它更容易擦除和去除已被寫-注入到該部分的電子。因此，可以防止擦除失敗。另外，按比例縮減電荷保持部分使電荷擦除有效完成，從而可以得到讀和擦除速度快且可靠性高的非易失存儲(chǔ)元件。
在半導(dǎo)體或?qū)w用作電荷保持部分11的情況下，施加正電壓到柵電極3導(dǎo)致電荷保持部分11極化，這又導(dǎo)致在柵電極3的側(cè)面附近電子被感生，從而溝道形成區(qū)附近的電子量減少。因此，從半導(dǎo)體襯底1或源區(qū)/漏區(qū)13注入的電子可以被加速，從而可以形成寫速度快且可靠性高的非易失存儲(chǔ)元件。
(第四實(shí)施例)下面將參考圖6描述本發(fā)明的第四實(shí)施例。
本實(shí)施例涉及到一個(gè)涉及第三實(shí)施例的圖5D所示的半導(dǎo)體存儲(chǔ)元件的具體實(shí)例，該半導(dǎo)體存儲(chǔ)元件在柵電極的相對(duì)側(cè)上具有存儲(chǔ)功能體。除了第三實(shí)施例描述的優(yōu)點(diǎn)之外，將提供其它優(yōu)點(diǎn)，后面將描述這些優(yōu)點(diǎn)。
在如圖5所示的該實(shí)施例的半導(dǎo)體存儲(chǔ)元件中，每個(gè)存儲(chǔ)功能體161、162由電荷保持部分(用于存儲(chǔ)電荷的區(qū)域，它可以是具有電荷保持功能的膜)和用于阻礙電荷釋放的區(qū)(它可以是具有阻礙電荷釋放功能的膜)構(gòu)成。存儲(chǔ)功能體具有，例如，ONO(氧化物氮化物氧化物)結(jié)構(gòu)，如圖6所示。更特殊地，存儲(chǔ)功能體161、162都構(gòu)造成這樣的狀態(tài)，即氮化硅膜142介于氧化硅膜141和氧化硅膜143之間。此處，氮化硅膜142實(shí)現(xiàn)保持電荷的功能。氧化硅膜141、143實(shí)現(xiàn)防止存儲(chǔ)在氮化硅膜中的電荷釋放的功能。
而且，存儲(chǔ)功能體161、162中的電荷保持部分(氮化硅膜142)與源區(qū)/漏區(qū)112、113重疊。此處，“重疊”一詞用于指這樣的狀態(tài)，即電荷保持區(qū)(氮化硅膜142)的至少一部分位于源區(qū)/漏區(qū)112、113的至少一部分上。半導(dǎo)體襯底111、柵絕緣膜114、柵電極117和偏移區(qū)171(位于柵電極和源區(qū)/漏區(qū)之間)也被表示出來。盡管附圖中未表示出，在柵絕緣膜114下的半導(dǎo)體襯底111的最上表面區(qū)域用作溝道形成區(qū)。
將描述使存儲(chǔ)功能體161、162中的電荷保持部分142與源區(qū)/漏區(qū)112、113重疊的效果。
圖6是表示位于圖5右側(cè)的存儲(chǔ)功能體162的鄰近部分的放大視圖。參考數(shù)字W1表示柵絕緣膜114和源區(qū)/漏區(qū)112、113之間的偏移量。并且，參考數(shù)字W2表示柵電極的柵長(zhǎng)度方向的橫截面上的存儲(chǔ)功能體162的寬度。由于遠(yuǎn)離存儲(chǔ)功能體162中柵電極117的側(cè)上的氮化硅膜142的邊緣與遠(yuǎn)離柵電極117的側(cè)上的存儲(chǔ)功能體162的邊緣對(duì)準(zhǔn)，因此存儲(chǔ)功能體162的寬度定義為W2。存儲(chǔ)功能體162和源區(qū)/漏區(qū)113之間的重疊量用W2-W1表示。特別重要的是構(gòu)成存儲(chǔ)功能體162中的電荷保持部分的氮化硅膜142與源區(qū)/漏區(qū)113重疊，即滿足關(guān)系W2＞W(wǎng)1來構(gòu)造氮化硅膜142。
如圖8所示，在遠(yuǎn)離存儲(chǔ)功能體162a中的柵電極的側(cè)上的氮化硅膜142a的邊緣不與遠(yuǎn)離柵電極的側(cè)上的存儲(chǔ)功能體162a的邊緣對(duì)準(zhǔn)的情況下，W2可以定義為從柵電極的邊緣到遠(yuǎn)離柵電極側(cè)上的氮化硅膜142a的邊緣的寬度。圖8中所示的組成部分用圖7中相應(yīng)組成部分所用的數(shù)字表示，并在數(shù)字后增加符號(hào)“a”。
圖9表示圖7結(jié)構(gòu)中的漏極電流Id，其中存儲(chǔ)功能體162的寬度W2固定到100nm，而偏移量W1改變。此處，漏極電流通過器件模擬獲得，器件模擬在存儲(chǔ)功能體162處于擦除狀態(tài)(存儲(chǔ)空穴)，并且源區(qū)/漏區(qū)112、113分別設(shè)定為源電極和漏電極的條件下進(jìn)行。
如圖9所示，當(dāng)W1為100nm或更大時(shí)(即當(dāng)?shù)枘?42和源區(qū)/漏區(qū)113不重疊時(shí))，漏極電流呈現(xiàn)迅速減少。由于漏極電流值幾乎和讀操作的速度成比例，因此當(dāng)W1為100nm或更大時(shí)，存儲(chǔ)性能迅速退化。在氮化硅膜142和源區(qū)/漏區(qū)113重疊的范圍內(nèi)，漏極電流呈現(xiàn)緩和減少。因此，當(dāng)甚至連大生產(chǎn)引起的變動(dòng)或差量都考慮時(shí)，實(shí)際上很難獲得存儲(chǔ)功能，除非具有電荷保持功能的氮化硅膜142的至少一部分與源區(qū)/漏區(qū)重疊。
根據(jù)上述器件模擬結(jié)果，將W2固定到100nm，且W1設(shè)定到60nm和100nm作為設(shè)計(jì)值，以此制造存儲(chǔ)單元陣列。當(dāng)W1為60nm時(shí)，氮化硅膜142與源區(qū)/漏區(qū)112、113重疊40nm作為設(shè)計(jì)值；而當(dāng)W1為100nm時(shí)，沒有重疊作為設(shè)計(jì)值。測(cè)量這些存儲(chǔ)單元陣列的讀出時(shí)間，并在考慮差量的最壞情況下對(duì)這些時(shí)間進(jìn)行比較，結(jié)果發(fā)現(xiàn)W1是60nm設(shè)計(jì)值的情況的讀出存取時(shí)間快100倍。從實(shí)用角度，優(yōu)選讀出存取時(shí)間為每比特100納秒或更少。然而，發(fā)現(xiàn)該條件在W1＝W2的情況下從未能滿足。還發(fā)現(xiàn)考慮到制造差量，更優(yōu)選W2-W1＞10nm。
對(duì)于讀取存儲(chǔ)在存儲(chǔ)功能體161(區(qū)181)中的信息，優(yōu)選將源區(qū)/漏區(qū)112設(shè)定為源電極，而源區(qū)/漏區(qū)113設(shè)定為漏區(qū)，并在靠近溝道形成區(qū)的漏區(qū)的一側(cè)上形成夾斷點(diǎn)。更特殊地，在當(dāng)讀取存儲(chǔ)在兩個(gè)存儲(chǔ)功能體中之一中的信息時(shí)，優(yōu)選在靠近溝道形成區(qū)的另一個(gè)存儲(chǔ)功能體的區(qū)中形成夾斷點(diǎn)。這使得能夠以好的靈敏度探測(cè)例如一個(gè)存儲(chǔ)功能體161中的存儲(chǔ)信息，而不管另一個(gè)存儲(chǔ)功能體162的存儲(chǔ)條件，從而對(duì)2-比特操作產(chǎn)生大的貢獻(xiàn)。
在只在兩個(gè)存儲(chǔ)功能體中的一個(gè)中存儲(chǔ)信息的情況下，或在相同存儲(chǔ)條件下使用這兩個(gè)存儲(chǔ)功能體的情況下，在讀出操作中不一定形成夾斷點(diǎn)。
雖然圖6中未表示出，但優(yōu)選在半導(dǎo)體襯底111的表面處形成阱區(qū)(在N-溝道器件的情況下為P型阱)。形成阱區(qū)便于控制電特性(耐壓、結(jié)電容和短溝道效應(yīng))，同時(shí)保持溝道形成區(qū)的雜質(zhì)濃度最適于存儲(chǔ)操作(重寫操作和讀出操作)。
從提高存儲(chǔ)保持特性的觀點(diǎn)出發(fā)，優(yōu)選存儲(chǔ)功能體包括具有保持或保留電荷功能的電荷保持部分，和絕緣膜(抗耗散絕緣體)。本實(shí)施例用氮化硅膜142作為具有用于捕獲電荷的能級(jí)的電荷保持部分；用氧化硅膜141、143作為具有防止存儲(chǔ)在電荷保持部分中的電荷分散功能的絕緣膜。具有電荷保持部分和絕緣膜存儲(chǔ)功能體使得能夠防止電荷耗散，并提高保留特性。此外，與僅由電荷保持部分構(gòu)成的存儲(chǔ)功能體相比，它能夠適當(dāng)減少電荷保持部分的體積。電荷保持部分體積的適當(dāng)減少使得可以約束電荷保持部分中電子的移動(dòng)，并能夠控制在存儲(chǔ)保持階段由于電荷移動(dòng)導(dǎo)致的特性改變的發(fā)生。
而且，優(yōu)選存儲(chǔ)功能體包含大致平行于柵絕緣膜的表面布置的電荷保持部分。換言之，優(yōu)選存儲(chǔ)功能體中電荷保持部分的表面如此布置，以使它與柵絕緣膜的表面保持恒定的距離。更特別地，如圖10所示，存儲(chǔ)功能體162中電荷保持部分142b具有一個(gè)大致平行于柵絕緣膜114的表面。換言之，優(yōu)選形成電荷保持部分142b，以使它相對(duì)于柵絕緣膜114的表面具有均勻的高度。存儲(chǔ)功能體162中存在具有一個(gè)大致平行于柵絕緣膜114的表面的電荷保持部分142b，使得能夠利用存儲(chǔ)在電荷保持部分142b中的電荷量，有效控制偏移區(qū)171中反型層的形成，由此能夠增加存儲(chǔ)效應(yīng)。而且，通過大致平行于柵絕緣膜114的表面放置電荷保持部分142b，即使具有離散的偏移量(W1)，也可以使存儲(chǔ)效應(yīng)的改變保持相對(duì)小，從而限制存儲(chǔ)效應(yīng)的離散。另外，控制電荷向電荷保持部分142b的上方移動(dòng)，并由此可以限制在存儲(chǔ)保持階段由于電荷移動(dòng)導(dǎo)致的特性改變。
此外，存儲(chǔ)功能體162優(yōu)選包含絕緣膜(例如，偏移區(qū)171上的氧化硅膜144的一部分)，該絕緣膜把大致平行于柵絕緣膜114的表面的電荷保持部分142b和溝道形成區(qū)(或阱區(qū))分隔開。該絕緣膜限制存儲(chǔ)在電荷保持部分中的電荷的損耗，由此有助于獲得具有較好保留或保持特性的半導(dǎo)體存儲(chǔ)元件。
注意，控制電荷保持部分142b的膜厚以及控制電荷保持部分142b下的絕緣膜(偏移區(qū)171上氧化硅膜144的一部分)的厚度保持不變，使得能夠保持從半導(dǎo)體襯底的表面到存儲(chǔ)在電荷保持部分中的電荷的距離大致不變。更特別地，從半導(dǎo)體襯底的表面到存儲(chǔ)在電荷保持部分142b中的電荷的距離可以被控制在一個(gè)范圍內(nèi)，該范圍從電荷保持部分142b下的絕緣膜的最小膜厚度值到電荷保持部分142b下的絕緣膜的最大膜厚度值與電荷保持部分142b的最大膜厚度值之和。因此，能夠粗略控制由存儲(chǔ)在電荷保持部分142b中的電荷產(chǎn)生的電力線的密度，并因此使半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)效應(yīng)的離散度最小化。
(第五實(shí)施例)在第五實(shí)施例中，存儲(chǔ)功能體162中的電荷保持部分142b具有大致均勻的膜厚，如圖11所示。此外，電荷保持部分142這樣構(gòu)成，以使它的一部分(用181表示)大致平行于柵絕緣膜114的表面延伸，而另一部分(用182表示)大致平行于柵電極117的側(cè)面延伸。
當(dāng)施加正電壓到柵電極117時(shí)，存儲(chǔ)功能體162中的電力線穿過氮化硅膜142總共兩次(在182和181所示位置)，如箭頭183所示。注意，當(dāng)施加負(fù)電壓到柵電極117時(shí)，電力線的方向反轉(zhuǎn)。此處，氮化硅膜142的相對(duì)電容率或介電常數(shù)約為6，而氧化硅膜141、143的介電常數(shù)約為4。最后，存儲(chǔ)功能體162在電力線183方向上的有效介電常數(shù)變得大于電荷保持部分142只包括181部分的情況下的介電常數(shù)，這使得能夠減少電力線兩邊的電勢(shì)差。更特殊地，施加到柵電極117的大部分電壓被用于增強(qiáng)偏移區(qū)171中的電場(chǎng)。
電荷在重寫操作中被注入到氮化硅膜142，因?yàn)楫a(chǎn)生的電荷受偏移區(qū)171中的電場(chǎng)吸引。由于電荷保持部分142包括182部分，因此增加的電荷在重寫操作中被注入到存儲(chǔ)功能體162，由此增加了重寫速度。
在用氮化硅膜取代氧化硅膜143的情況下，更具體地，當(dāng)電荷保持部分的上表面相對(duì)于柵絕緣膜114的表面不在一個(gè)恒定的高度時(shí)，電荷向氮化硅膜上方的移動(dòng)變得顯著，保留特性退化。
代替氧化硅膜，更優(yōu)選電荷保持部分由具有相當(dāng)高得介電常數(shù)或相對(duì)電容率的高介電物質(zhì)，如氧化鉿形成。
此外，存儲(chǔ)功能體更優(yōu)選包括絕緣膜(偏移區(qū)171上的氧化硅膜141的一部分)，該絕緣膜把大致平行于柵絕緣膜表面的電荷保持部分和溝道形成區(qū)(或阱區(qū))分隔開。該絕緣膜限制存儲(chǔ)在電荷保持部分中的電荷的損耗，由此能夠進(jìn)一步改善保持特性。
而且，存儲(chǔ)功能體更優(yōu)選包括絕緣膜(與柵電極117接觸的氧化硅膜141的一部分)，該絕緣膜把柵電極與在大致平行于柵電極側(cè)面的方向上延伸的電荷保持部分分隔開。該絕緣膜防止電荷從柵電極注入到電荷保持部分，從而防止電特性的改變，這可以增加半導(dǎo)體存儲(chǔ)元件的可靠性。
此外，類似于第四實(shí)施例，優(yōu)選電荷保持部分142下的絕緣膜(偏移區(qū)171上的氧化硅膜141的一部分)的膜厚控制為恒定值，更進(jìn)一步控制布置在柵電極側(cè)面上的絕緣膜(與柵電極117接觸的氧化硅膜141的一部分)的厚度恒定不變。從而，使得能夠粗略控制由存儲(chǔ)在電荷保持部分142的電荷產(chǎn)生的電力線的密度，并可以防止電荷泄漏。
(第六實(shí)施例)本實(shí)施例涉及到柵電極、存儲(chǔ)功能體和源區(qū)/漏區(qū)之間距離的優(yōu)化。
如圖12所示，參考符號(hào)A表示在柵長(zhǎng)度方向上的橫截面中的柵電極長(zhǎng)度；參考符號(hào)B表示源區(qū)和漏區(qū)之間的距離(溝道長(zhǎng)度)，而參考符號(hào)C表示從一個(gè)存儲(chǔ)功能體的外邊緣到另一個(gè)存儲(chǔ)功能體的外邊緣的距離，更明確地是在柵長(zhǎng)度方向上的橫截面中，從一個(gè)存儲(chǔ)功能體中具有電荷保持功能的膜的外邊緣(遠(yuǎn)離柵電極地一邊)到另一個(gè)存儲(chǔ)功能體中具有電荷保持功能的膜的外邊緣(遠(yuǎn)離柵電極地一邊)的距離。
首先優(yōu)選保持B＜C的關(guān)系。在溝道形成區(qū)中，在柵電極117下的部分和源區(qū)/漏區(qū)112、113的每一個(gè)之間存在偏移區(qū)171。由于B＜C，因此存儲(chǔ)在存儲(chǔ)功能體161、162(氮化硅膜142)中的電荷有效改變偏移區(qū)171整個(gè)部分的可逆性。結(jié)果，提高了存儲(chǔ)效應(yīng)，特別是能夠進(jìn)行高速讀出操作。
而且，當(dāng)柵電極117和源區(qū)/漏區(qū)112、113彼此相對(duì)偏移時(shí)，即當(dāng)滿足A＜B的關(guān)系時(shí)，在施加電壓到柵電極的時(shí)候，偏移區(qū)的可逆性通過存儲(chǔ)在存儲(chǔ)功能體中的電荷量大幅度改變。從而，增加了存儲(chǔ)效應(yīng)，并可以減小短溝道效應(yīng)。然而，只要存儲(chǔ)效應(yīng)有效，不一定需要偏移區(qū)。甚至當(dāng)不存在偏移區(qū)171時(shí)，如果源區(qū)/漏區(qū)112、113中的雜質(zhì)濃度足夠小，存儲(chǔ)功能體161、162(氮化硅膜142)中的存儲(chǔ)效應(yīng)依然有效。因此最優(yōu)選A＜B＜C的狀態(tài)。
(第七實(shí)施例)第七實(shí)施例中的半導(dǎo)體存儲(chǔ)元件具有基本上和第四實(shí)施例中的元件相同的結(jié)構(gòu)，除了本實(shí)施例中的半導(dǎo)體襯底是SOI襯底，如圖13所示。
半導(dǎo)體存儲(chǔ)元件是這樣構(gòu)造的，即在半導(dǎo)體襯底186上形成埋置氧化物膜188，以及在埋置氧化物膜188上更進(jìn)一步形成SOI層。在SOI層中有源區(qū)/漏區(qū)112、113和構(gòu)成本體區(qū)187的其它區(qū)形成。
該半導(dǎo)體存儲(chǔ)元件也產(chǎn)生和第四實(shí)施例中的半導(dǎo)體存儲(chǔ)元件類似的效果。此外，由于源區(qū)/漏區(qū)112、113和本體區(qū)187之間的結(jié)電容可以相當(dāng)大地減少，因此使得能夠增加器件速度并減少功耗。
(第八實(shí)施例)該第八實(shí)施例中的半導(dǎo)體存儲(chǔ)元件具有基本上和第四實(shí)施例中的元件相同的結(jié)構(gòu)，除了在第八實(shí)施例中，在N型源區(qū)/漏區(qū)112、113的溝道側(cè)的附近，提供P型高濃度區(qū)191，如圖14所示。
更具體地，在P型高濃度區(qū)191中的P型雜質(zhì)(例如硼)的濃度高于區(qū)192中的P型雜質(zhì)濃度。P型高濃度區(qū)191中的P型雜質(zhì)濃度的合適值為，例如，約5×1017～1×1019cm-3。而且，區(qū)192中的P型雜質(zhì)濃度的值可以設(shè)定到，例如，5×1016～1×1016cm-3。
提供P型高濃度區(qū)191使源區(qū)/漏區(qū)112、113和半導(dǎo)體襯底111之間的結(jié)在存儲(chǔ)功能體161、162的正下方變陡。這便于寫和擦除操作中熱載流子的生成，由此能夠減少寫操作和擦除操作時(shí)的電壓，或便于實(shí)現(xiàn)高速寫操作和擦除操作。另外，由于區(qū)192中的雜質(zhì)濃度相對(duì)較低，存儲(chǔ)器處于擦除狀態(tài)時(shí)的閾值小，因而漏極電流變大。結(jié)果，讀出速度增加。這使得能夠提供具有低重寫電壓或高重寫速度并具有高讀出速度的存儲(chǔ)元件。
而且在圖14中，通過在鄰近源區(qū)/漏區(qū)且在存儲(chǔ)功能體的較低側(cè)上的位置處(那是一個(gè)不在柵電極正下方的位置)提供P型高濃度區(qū)191，整個(gè)晶體管的閾值呈現(xiàn)顯著增加。增加程度遠(yuǎn)遠(yuǎn)大于P型高濃度區(qū)191處于柵電極正下方的情形。當(dāng)寫電荷(在晶體管為N-溝道型的情況下是電子)存儲(chǔ)在存儲(chǔ)功能體161、162中時(shí)，差別變得更大。當(dāng)足夠的擦除電荷(在晶體管為N-溝道型的情況下是空穴)存儲(chǔ)在存儲(chǔ)功能體中時(shí)，整個(gè)晶體管的閾值減少到一個(gè)值，該值由柵電極下的溝道形成區(qū)(區(qū)192)中的雜質(zhì)濃度決定。更具體地，擦除狀態(tài)下的閾值不取決于P型高濃度區(qū)191中的雜質(zhì)濃度，但是寫狀態(tài)下的閾值受其影響很大。因此，將P型高濃度區(qū)191布置在存儲(chǔ)功能體下并鄰近源區(qū)/漏區(qū)，只極大改變寫狀態(tài)下的閾值，由此，使存儲(chǔ)效應(yīng)(擦除和寫狀態(tài)下的閾值的差)顯著增加。
(第九實(shí)施例)第九實(shí)施例中的半導(dǎo)體存儲(chǔ)元件具有基本上和第四實(shí)施例中的元件相同的結(jié)構(gòu)，除了在第九實(shí)施例中，將電荷保持部分(氮化硅膜142)和溝道形成區(qū)或阱區(qū)分隔開的絕緣膜的厚度T1小于柵絕緣膜的厚度T2，如圖15所示。
由于存儲(chǔ)器重寫操作中的耐壓要求，柵絕緣膜114有一個(gè)厚度T2的下限。但是，絕緣膜的厚度T1可以小于T2，而不考慮耐壓要求。
在本實(shí)施例的半導(dǎo)體存儲(chǔ)元件中，由于下列原因，絕緣膜的厚度T1如上所述具有高的設(shè)計(jì)自由度。在本實(shí)施例的半導(dǎo)體存儲(chǔ)元件中，將電荷保持部分和溝道形成區(qū)或阱區(qū)分隔開的絕緣膜不介于柵電極和溝道形成區(qū)或阱區(qū)之間。因此，將電荷保持部分和溝道形成區(qū)或阱區(qū)分隔開的絕緣膜不受高電場(chǎng)的直接影響，該高電場(chǎng)作用于柵電極和溝道形成區(qū)或阱區(qū)之間的區(qū)域；但是受水平方向上從柵電極擴(kuò)展的相對(duì)弱的電場(chǎng)的影響。結(jié)果，盡管柵絕緣膜有耐壓要求，也可以使T1小于T2。與此相反，例如在以快速存儲(chǔ)器為代表的EEPROM中，將浮柵和溝道形成區(qū)或阱區(qū)分隔開的絕緣膜介于柵電極(控制柵)和溝道形成區(qū)或阱區(qū)之間，所以絕緣膜受來自柵電極的高電場(chǎng)的直接影響。因此，在EEPROM中，將浮柵和溝道形成區(qū)或阱區(qū)分隔開的絕緣膜的厚度被限制，這阻礙了存儲(chǔ)器件功能的最優(yōu)化。從上面可以明白，T1高自由度的基本原因在于一個(gè)事實(shí)，即在實(shí)施例6的存儲(chǔ)器件中，將電荷保持部分和溝道形成區(qū)或阱區(qū)分隔開的絕緣膜不介于柵電極117和溝道形成區(qū)或阱區(qū)之間。
減少絕緣膜的厚度T1有助于電荷注入道存儲(chǔ)功能體中，減少用于寫操作和擦除操作的電壓，或使得能夠進(jìn)行高速寫操作和擦除操作。此外，當(dāng)電荷存儲(chǔ)在氮化硅膜142中時(shí)，由于溝道形成區(qū)或阱區(qū)中被感生的電荷量增加，因此可以實(shí)現(xiàn)存儲(chǔ)效應(yīng)的增加。
如圖15中的箭頭184所示，存儲(chǔ)功能體中一些長(zhǎng)度短的電力線不通過氮化硅膜142。由于在這種短電力線上的電場(chǎng)強(qiáng)度相對(duì)較大，沿電力線的電場(chǎng)在重寫操作中起重要作用。通過減少絕緣膜的厚度T1，氮化硅膜142移動(dòng)到圖15的下方，從而箭頭183所示的電力線通過氮化硅膜142。結(jié)果，存儲(chǔ)功能體中沿電力線184方向的有效介電常數(shù)變大，這能夠使電力線184兩端之間的電勢(shì)差變小。因此，施加到柵電極117的大部分電壓被用于增強(qiáng)偏移區(qū)中的電場(chǎng)，由此實(shí)現(xiàn)高速寫操作和擦除操作。
從上面可以清楚，由于T1＜T2的關(guān)系，能夠減少寫操作和擦除操作中的電壓，或?qū)崿F(xiàn)高速寫操作和擦除操作，并且能夠進(jìn)一步增加存儲(chǔ)效應(yīng)，同時(shí)不使存儲(chǔ)器的耐壓能力降低。
注意，絕緣膜的厚度T1優(yōu)選至少為0.8nm，0.8nm是一個(gè)限度，在此限度，制造工藝的均勻性或一定水平的膜質(zhì)量被保持，并且保持特性不會(huì)極度退化。
(第十實(shí)施例)第十實(shí)施例中的半導(dǎo)體存儲(chǔ)元件具有基本上和第四實(shí)施例中的元件相同的結(jié)構(gòu)，除了將電荷保持部分(氮化硅膜142)和溝道形成區(qū)或阱區(qū)分隔開的絕緣膜的厚度T1大于柵絕緣膜的厚度T2，如圖16所示。
由于防止器件短溝道效應(yīng)的要求，柵絕緣膜114有一個(gè)厚度T2的上限。但是，允許絕緣膜的厚度T1可以大于T2，而不考慮防止短溝道效應(yīng)要求。
在本第十實(shí)施例的半導(dǎo)體存儲(chǔ)元件中，絕緣膜的厚度T1如上所述具有高的設(shè)計(jì)自由度，這是因?yàn)椋缫呀?jīng)描述的，將電荷保持部分和溝道形成區(qū)或阱區(qū)分隔開的絕緣膜不介于柵電極和溝道形成區(qū)或阱區(qū)之間。結(jié)果，盡管有防止柵絕緣膜上的短溝道效應(yīng)的要求，也可以使T1大于T2。
增加T1能夠防止存儲(chǔ)在存儲(chǔ)功能體中的電荷損耗，并能夠提高存儲(chǔ)器的保留或保持特性。
因此，設(shè)定T1＞T2能夠提高保持特性，而不增加存儲(chǔ)器的短溝道效應(yīng)。
注意，考慮到要防止重寫速度的減少，絕緣膜的厚度T1優(yōu)選為20nm或更小。
(第十一實(shí)施例)圖17A～17D表示另一個(gè)生產(chǎn)過程，用于在一個(gè)半導(dǎo)體襯底1上混合安裝邏輯電路區(qū)4中的半導(dǎo)體開關(guān)元件31(只表示出其中的一個(gè))和在存儲(chǔ)器區(qū)5中的半導(dǎo)體存儲(chǔ)元件32(只表示出其中的一個(gè))。更特殊地，它表明，在柵電極3形成之后和用于形成電荷保持部分11的材料10淀積在柵側(cè)表面之前，進(jìn)行光刻步驟和隨后的摻雜劑注入步驟，以在要形成標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET的位置處選擇性形成LDD區(qū)，由此可以簡(jiǎn)單并同時(shí)形成半導(dǎo)體開關(guān)元件31和半導(dǎo)體存儲(chǔ)元件32，不需要任何復(fù)雜工藝。
可以使用和第二實(shí)施例相同的步驟，直到LDD區(qū)形成步驟。因此，相同的步驟不再圖示也不再解釋。即，通過使用第二實(shí)施例中所示的步驟形成圖4B所示的結(jié)構(gòu)，之后去除光致抗蝕劑。
其次，如圖17A所示，在柵極疊層8和半導(dǎo)體襯底1的暴露表面上以大致均勻的厚度形成第一絕緣膜15。第一絕緣膜15，它成為電子從中通過的絕緣體，優(yōu)選該膜由耐壓高、漏電流小和可靠性高的膜供給。例如，象柵絕緣體2的情況一樣，使用氧化物膜，如熱氧化物膜、N2O膜或NO膜。在使用這樣的氧化物的情況下，優(yōu)選膜厚度約為1nm～20nm。此外，由于形成這樣薄的絕緣膜15，以至于隧穿電流從中通過，可降低電荷注入/擦除所需要的電壓，由此可以降低功耗。典型地，在那種情況下的膜厚度優(yōu)選約為1nm～5nm?，F(xiàn)在，由于第一絕緣膜15的形成導(dǎo)致電荷保持部分11與半導(dǎo)體襯底1和柵電極3通過第一絕緣膜15接觸，因此可通過該絕緣膜抑制被保持電荷的泄漏。從而，形成具有優(yōu)良的電荷保持特性和長(zhǎng)期可靠性高的半導(dǎo)體存儲(chǔ)元件32。
其次，在第一絕緣膜15上整個(gè)以大致均勻的厚度淀積氮化物膜10。該氮化物膜可以用以下材料代替捕獲電荷的材料，如氮氧化物或氧化物；或能夠通過極化或其它現(xiàn)象感生電荷到電荷保持部分的表面的材料，如鐵電材料；或材料，如包含在氧化物膜中的漂移多晶硅(floating polysilicon)或硅點(diǎn)。即，可以使用任何能夠保持或感生電荷的材料代替氮化物膜。氮化物膜10的膜厚只能是約2nm～100nm。
其次，如圖17B所示，通過第一絕緣膜15在柵極疊層8的側(cè)壁上形成電荷保持部分11，并進(jìn)一步在其上淀積第二絕緣膜16。以下將說明電荷保持部分11的形成方法和第二絕緣膜16的淀積方法的實(shí)例。
首先，對(duì)用于形成電荷保持部分的材料10進(jìn)行各向異性刻蝕，由此在柵極疊層8的側(cè)面形成側(cè)壁形狀的電荷保持部分11，第一絕緣膜15介于二者之間。在這種情況下這種刻蝕可以在這樣的條件下適當(dāng)進(jìn)行，即允許用于形成電荷保持部分的材料10被選擇性刻蝕，并包括材料10對(duì)第一絕緣膜15的大刻蝕選擇比。其次，在第一絕緣膜15和電荷保持部分11的整個(gè)暴露表面上，以大致均勻的厚度形成第二絕緣膜16。該第二絕緣膜16優(yōu)選由使用HTO(高溫氧化物)或其它CVD(化學(xué)氣相沉積)氧化物且提供良好臺(tái)階覆蓋的膜供給。對(duì)于使用HTO膜。膜厚只能是約5nm～100nm。
但是，在包含具有導(dǎo)電性的物質(zhì)，如導(dǎo)體或半導(dǎo)體的材料用作電荷保持部分的材料10的情況下，有必要在電荷保持部分11形成之后，使環(huán)繞柵電極3的電荷保持部分11成為分開的電荷保持部分11，11，它們位于柵電極3的右側(cè)和左側(cè)上，并且彼此間電絕緣。為此，如圖19B所示，通過刻蝕從環(huán)形電荷保持部分11去除一部分(去除區(qū)21)。這些去除區(qū)21如環(huán)形電荷保持部分11前后位置處的畫陰影線的部分所示。去除方法是通過使用已知的光刻工藝，對(duì)光致抗蝕劑進(jìn)行圖案加工，從而使電荷保持部分11除去除區(qū)外被光致抗蝕劑覆蓋。之后，通過進(jìn)行各向異性刻蝕，去除電荷保持部分11的暴露部分(去除區(qū)21)。這種刻蝕可以在這樣的條件下適當(dāng)進(jìn)行，即允許電荷保持部分11被選擇性刻蝕，并提供大的電荷保持部分11對(duì)第一絕緣膜15的刻蝕選擇比。注意，去除區(qū)21優(yōu)選位于襯底的器件隔離區(qū)上。
其次，如圖17C所示，對(duì)第一絕緣膜15和第二絕緣膜16上進(jìn)行各向異性刻蝕，由此在柵極疊層8的側(cè)面上形成第一絕緣體12。進(jìn)一步，形成第二絕緣體18，第一絕緣體12和電荷保持部分11介于第二絕緣體和柵電極之間。這樣，由第一絕緣體12(第一絕緣膜15)、電荷保持部分11和第二絕緣體18(第二絕緣膜16)構(gòu)成的存儲(chǔ)功能體25完成。在這種情況下，刻蝕可以在這樣的條件下適當(dāng)進(jìn)行，即允許第一絕緣膜15和第二絕緣膜16被選擇性刻蝕，并提供絕緣膜對(duì)柵電極3和對(duì)半導(dǎo)體襯底1的大刻蝕選擇比。雖然未表示出，可以對(duì)第二絕緣膜16進(jìn)行各向異性刻蝕，直到電荷保持部分11暴露。在此情況下，各向異性刻蝕可以在前述條件下或在這樣的條件下適當(dāng)進(jìn)行，即允許第一絕緣膜15和第二絕緣膜16被選擇性刻蝕，并提供絕緣膜對(duì)電荷保持部分11、柵電極3和對(duì)半導(dǎo)體襯底1的大刻蝕選擇比。
其次，如圖17D所示，用柵電極3和在柵電極3的兩側(cè)的存儲(chǔ)功能體25、25作為整體掩模14，進(jìn)行源/漏注入，由此，以自對(duì)準(zhǔn)形式形成源區(qū)/漏區(qū)13。
通過使用上述工藝，僅僅通過增加簡(jiǎn)單的工藝步驟且不采用任何復(fù)雜的工藝步驟，就可以在一個(gè)襯底上同時(shí)形成半導(dǎo)體開關(guān)元件31和半導(dǎo)體存儲(chǔ)元件32，其中，半導(dǎo)體開關(guān)元件31為具有將用于邏輯電路區(qū)4的LDD區(qū)的標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET；半導(dǎo)體存儲(chǔ)元件32為將用于存儲(chǔ)器區(qū)5的非易失存儲(chǔ)元件。
而且，當(dāng)電荷保持在電荷保持部分11中時(shí)，溝道形成區(qū)的一部分受電荷強(qiáng)烈影響，導(dǎo)致漏極電流值改變。因此，能夠獲得一種非易失存儲(chǔ)元件，它可以根據(jù)漏極電流值的變化識(shí)別電荷的存在與不存在。
通過提供彼此獨(dú)立的柵絕緣體2和電荷保持部分11，可以用和標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET相同的工藝，并與其同時(shí)形成具有和標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET相似水平的短溝道效應(yīng)的存儲(chǔ)單元晶體管。因此混合形成邏輯電路區(qū)4和存儲(chǔ)器區(qū)5的工藝可以十分簡(jiǎn)單地完成。
根據(jù)該非易失存儲(chǔ)元件，當(dāng)實(shí)現(xiàn)每個(gè)晶體管2比特的存儲(chǔ)時(shí)，可以很大程度減小短溝道效應(yīng)，從而能夠進(jìn)一步按比例縮減。而且，可以獲得更高的操作速度和更低的功耗。
而且，由于電荷保持部分11通過第一絕緣膜15與半導(dǎo)體襯底1和柵電極3接觸，可通過該絕緣膜15抑制被保持電荷的泄漏。因此，可以獲得電荷保持特性良好且長(zhǎng)期可靠性高的非易失存儲(chǔ)元件。
而且，由于電荷保持部分11為I形，電荷保持部分的尺寸甚至可以按比例做得更小。因此，電荷保持部分11可以在溝道附近形成，從而使它更容易擦除或去除已注入到用于程序設(shè)計(jì)的部分中的電子。因此，可以防止擦除失敗。另外，按比例縮減電荷保持部分能夠使電荷擦除有效完成，從而可以得到讀和擦除速度快且可靠性高的非易失存儲(chǔ)元件。
在半導(dǎo)體或?qū)w用作電荷保持部分11的情況下，施加正電壓到柵電極3導(dǎo)致電荷保持部分11極化，這又導(dǎo)致在柵電極3的側(cè)面附近電子被感生，從而溝道形成區(qū)附近的電子量減少。因此，從襯底1或源區(qū)/漏區(qū)13注入的電子可以被加速，從而可以形成寫速度快且可靠性高的非易失存儲(chǔ)元件。
(第十二實(shí)施例)圖18A～18D表示又一個(gè)生產(chǎn)過程，用于在一個(gè)半導(dǎo)體襯底1上混合安裝邏輯電路區(qū)4中的半導(dǎo)體開關(guān)元件31(只表示出其中的一個(gè))和在存儲(chǔ)器區(qū)5中的半導(dǎo)體存儲(chǔ)元件32(只表示出其中的一個(gè))。更特殊地，它表明，在柵電極3形成之后和用于形成電荷保持部分11的材料10淀積在柵極側(cè)表面之前，進(jìn)行光刻步驟和隨后的摻雜劑注入步驟，以在要形成標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET的位置處選擇性形成LDD區(qū)，由此可以簡(jiǎn)單并同時(shí)形成半導(dǎo)體開關(guān)元件31和半導(dǎo)體存儲(chǔ)元件32，不需要任何復(fù)雜工藝。
可以使用和第二實(shí)施例相同的步驟，直到LDD區(qū)形成步驟。因此，相同的步驟不再圖示也不再解釋。即，通過使用第二實(shí)施例中所示的步驟形成圖4B所示的結(jié)構(gòu)，之后去除光致抗蝕劑。其后，用有關(guān)第十一實(shí)施例描述的方式形成如圖17A所示的結(jié)構(gòu)。
其次，如圖18A所示，對(duì)用于形成電荷保持部分的材料10進(jìn)行各向異性刻蝕，由此通過第一絕緣膜15在柵極疊層8的側(cè)面上形成側(cè)壁形狀的電荷保持部分11。與第四實(shí)施例的電荷保持部分11相比，本實(shí)施例的電荷保持部分11的特點(diǎn)在于電荷保持部分11用較大的刻蝕量形成，即它的高度較小。即這樣形成電荷保持部分11，以使電荷保持部分11的最高位置低于柵電極3的最高位置。理想地，刻蝕后，電荷保持部分11的高度約為1nm～12nm。此外，電荷保持部分11的橫向?qū)挾壤硐肭闆r下約為1nm～12nm。在此情況下，刻蝕可以在這樣的條件下適當(dāng)進(jìn)行，即允許用于形成電荷保持部分的材料10被選擇性刻蝕，并提供材料10對(duì)第一絕緣膜15的大刻蝕選擇比。由于形成第一絕緣膜15導(dǎo)致電荷保持部分11通過第一絕緣膜15與半導(dǎo)體襯底1和柵電極3接觸，因此可通過該絕緣膜15抑制被保持電荷的泄漏。因此，可以獲得電荷保持特性良好且長(zhǎng)期可靠性高的非易失存儲(chǔ)元件。
但是，在包含具有導(dǎo)電性的物質(zhì)，如導(dǎo)體或半導(dǎo)體的材料用作電荷保持部分的材料10的情況下，有必要在電荷保持部分11形成之后，使環(huán)繞柵電極3的電荷保持部分11成為分開的電荷保持部分11，11，它們位于柵電極3的右側(cè)和左側(cè)，并且彼此間電絕緣。為此，如圖19B所示，通過刻蝕，從環(huán)形電荷保持部分11去除一部分(去除區(qū)21)。這些去除區(qū)21如環(huán)形電荷保持部分11前后位置處的畫陰影線的部分所示。去除方法是通過使用已知的光刻工藝，對(duì)光致抗蝕劑進(jìn)行圖案加工，從而使電荷保持部分11除去除區(qū)外被光致抗蝕劑覆蓋。之后，通過進(jìn)行各向異性刻蝕，去除去除區(qū)21，它是電荷保持部分11的暴露部分。這種刻蝕可以在這樣的條件下適當(dāng)進(jìn)行，即允許電荷保持部分11被選擇性刻蝕，并提供大的電荷保持部分11對(duì)第一絕緣膜15的刻蝕選擇比。注意，去除區(qū)21優(yōu)選位于襯底的器件隔離區(qū)上。
其次，如圖18B所示，在第一絕緣膜15和電荷保持部分11的整個(gè)暴露表面上，以大致均勻的厚度形成第二絕緣膜16。第二絕緣膜16優(yōu)選由使用HTO(高溫氧化物)或其它CVD(化學(xué)氣相沉積)氧化物且提供良好臺(tái)階覆蓋的膜供給。對(duì)于使用HTO膜，膜厚只能是5nm～100nm。
其次，如圖18C所示，對(duì)第一絕緣膜15和第二絕緣膜16上進(jìn)行各向異性刻蝕，由此在柵極疊層8的側(cè)面上形成第一絕緣體12。進(jìn)一步，形成第二絕緣體18，第一絕緣體12和電荷保持部分11介于第二絕緣體和柵電極之間。這樣，由第一絕緣體12(第一絕緣膜15)、電荷保持部分11和第二絕緣體18(第二絕緣膜16)構(gòu)成的存儲(chǔ)功能體25完成。在這種情況下，刻蝕可以在這樣的條件下適當(dāng)進(jìn)行，即允許第一絕緣膜15和第二絕緣膜16被選擇性刻蝕，并提供絕緣膜對(duì)柵電極3和對(duì)半導(dǎo)體襯底1的大刻蝕選擇比。此時(shí)，應(yīng)該進(jìn)行這樣的刻蝕，以使電荷保持部分11的最高位置低于第一絕緣體12(第一絕緣膜15)的最高位置。
其次，如圖18D所示，用柵電極3和在柵電極3的兩側(cè)的存儲(chǔ)功能體25、25作為整體掩模14，進(jìn)行源/漏注入，由此，以自對(duì)準(zhǔn)形式形成源區(qū)/漏區(qū)13。
通過使用上述工藝，僅僅通過增加簡(jiǎn)單的工藝步驟且不采用任何復(fù)雜的工藝步驟，就可以在一個(gè)襯底上同時(shí)形成半導(dǎo)體開關(guān)元件31和半導(dǎo)體存儲(chǔ)元件32，其中，半導(dǎo)體開關(guān)元件31為具有將用于邏輯電路區(qū)4的LDD區(qū)的標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET；半導(dǎo)體存儲(chǔ)元件32為將用于存儲(chǔ)器區(qū)5的非易失存儲(chǔ)元件。
而且，當(dāng)電荷保持在電荷保持部分11中時(shí)，溝道形成區(qū)的一部分受電荷強(qiáng)烈影響，導(dǎo)致漏極電流值改變。因此，能夠獲得一種非易失存儲(chǔ)元件，它可以根據(jù)漏極電流值的變化識(shí)別電荷的存在與不存在。
通過彼此獨(dú)立地提供柵絕緣體2和電荷保持部分11，可以用和標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET相同的工藝，并與其同時(shí)形成具有和標(biāo)準(zhǔn)結(jié)構(gòu)MOSFET相似水平的短溝道效應(yīng)的存儲(chǔ)單元晶體管。因此混合形成邏輯電路區(qū)4和存儲(chǔ)器區(qū)5的工藝可以十分簡(jiǎn)單地完成。
根據(jù)該非易失存儲(chǔ)元件，當(dāng)實(shí)現(xiàn)每個(gè)晶體管2比特的存儲(chǔ)時(shí)，可以很大程度減小短溝道效應(yīng)，從而能夠進(jìn)一步按比例縮減。而且，可以獲得更高的操作速度和更低的能耗。
而且，由于電荷保持部分11通過第一絕緣膜15與半導(dǎo)體襯底1和柵電極3接觸，可通過該絕緣膜15抑制被保持電荷的泄漏。因此，可以獲得電荷保持特性良好且長(zhǎng)期可靠性高的非易失存儲(chǔ)元件。
而且，由于電荷保持部分11為I形或點(diǎn)狀，電荷保持部分按比例甚至可以做得更小。因此，電荷保持部分11可以在溝道附近形成，從而便于擦除或去除已注入到用于程序設(shè)計(jì)的部分中的電子。因此，可以防止擦除失敗。另外，按比例縮減電荷保持部分使電荷擦除有效完成，從而可以得到讀和擦除速度快且可靠性高的非易失存儲(chǔ)元件。
在半導(dǎo)體或?qū)w用作電荷保持部分11的情況下，施加正電壓到柵電極3導(dǎo)致電荷保持部分11極化，這又導(dǎo)致在柵電極3的側(cè)面附近電子被感生，從而溝道形成區(qū)附近的電子量減少。因此，從襯底1或源區(qū)/漏區(qū)13注入的電子可以被加速，從而可以形成寫速度快且可靠性高的非易失存儲(chǔ)元件。
此外，根據(jù)該實(shí)施例，電荷保持部分11可以形成納米點(diǎn)構(gòu)形。即，如圖24所示，存儲(chǔ)功能體25由具有保持電荷功能材料的細(xì)顆粒和具有防止被存儲(chǔ)電荷損耗散的絕緣體的細(xì)顆粒構(gòu)成。注意，此處“細(xì)顆粒”一詞指電荷保持部分11，而“絕緣體”一詞指第一絕緣體12(第一絕緣膜15)和第二絕緣體18(第二絕緣膜16)。因此，電荷保持部分可以被進(jìn)一步按比例縮減并在溝道附近形成，從而便于擦除或去除已注入到用于程序設(shè)計(jì)的電荷保持部分的電子。因此，可以防止擦除失敗。另外，由于電荷保持部分11為納米點(diǎn)構(gòu)形，存儲(chǔ)效應(yīng)由于庫(kù)侖阻塞效應(yīng)而大大改善。從而可以得到讀出速度非?？臁⒖煽啃愿?、電荷保持特性良好且長(zhǎng)期可靠性高的非易失存儲(chǔ)元件。
(第十三實(shí)施例)圖22A和22B表示根據(jù)本發(fā)明的第十三實(shí)施例的IC卡400A和400B每一個(gè)的結(jié)構(gòu)。
如圖22A所示的IC卡400A具有內(nèi)置MPU(微處理單元)401和內(nèi)置連接部分408。MPU401具有數(shù)據(jù)存儲(chǔ)部分404、操作部分402、控制部分403、ROM(只讀存儲(chǔ)器)405，以及RAM(隨機(jī)存取存儲(chǔ)器)406，所有這些都在一個(gè)芯片上形成。用于操作MPU401的程序存儲(chǔ)在ROM405中。RAM406用作工作區(qū)并且暫時(shí)儲(chǔ)存操作數(shù)據(jù)。MPU401具有根據(jù)本發(fā)明的半導(dǎo)體器件。組成元件或部分402、403、404、405、406和408通過線(包括數(shù)據(jù)總線和電源線)407彼此連接。當(dāng)IC卡400A放置在讀出器/寫入器409中的位置處時(shí)，連接部分408和讀出器/寫入器409彼此連接，從而使IC卡400A通電并進(jìn)行數(shù)據(jù)交換。
IC卡400A的特點(diǎn)在于MPU401包括數(shù)據(jù)存儲(chǔ)部分404，以及在于半導(dǎo)體開關(guān)元件和半導(dǎo)體存儲(chǔ)元件一同放置在一個(gè)半導(dǎo)體芯片上。
前面提到的能夠減少生產(chǎn)成本的半導(dǎo)體存儲(chǔ)元件30、31、41、51A～51C或61A～61D被用于數(shù)據(jù)存儲(chǔ)部分404中。這些存儲(chǔ)元件容易小型化并允許2比特操作。這便于以具有這樣的存儲(chǔ)元件排列的存儲(chǔ)單元陣列面積的減少，并且可以以減少的成本制造該存儲(chǔ)單元陣列。在IC卡400A的數(shù)據(jù)存儲(chǔ)部分404中使用這樣的存儲(chǔ)單元陣列將會(huì)減少IC卡的成本。
此外，因?yàn)镸PU401，它包括數(shù)據(jù)存儲(chǔ)部分404，在一個(gè)芯片上形成，IC卡的生產(chǎn)成本可以大大減少。
此外，因?yàn)镸PU401具有根據(jù)本發(fā)明的半導(dǎo)體器件，更具體地，數(shù)據(jù)存儲(chǔ)部分404使用半導(dǎo)體存儲(chǔ)元件，而其它電路使用半導(dǎo)體開關(guān)元件，與數(shù)據(jù)存儲(chǔ)部分404使用快速存儲(chǔ)器的情況相比，IC卡的制造工藝大大簡(jiǎn)化。其原因是用于數(shù)據(jù)存儲(chǔ)部分404中的半導(dǎo)體存儲(chǔ)元件的制造工藝非常類似于用于邏輯電路(即操作部分402和控制部分403)中的半導(dǎo)體開關(guān)元件的制造工藝，因此，很容易以混合方式將這些存儲(chǔ)元件和開關(guān)元件放置在一個(gè)芯片上。從而，在一個(gè)芯片上在MPU401中包括數(shù)據(jù)存儲(chǔ)部分404導(dǎo)致成本極大減少。
ROM405可以由上述半導(dǎo)體存儲(chǔ)元件構(gòu)成。這使得能夠外部重寫ROM405，這帶來IC卡功能的顯著增加。因?yàn)樯鲜霭雽?dǎo)體存儲(chǔ)元件容易小型化并允許2比特操作，用這些半導(dǎo)體存儲(chǔ)元件代替掩蔽ROM的存儲(chǔ)單元，幾乎不會(huì)引起芯片面積的增加。而且，用于形成半導(dǎo)體存儲(chǔ)元件的工藝幾乎和通用CMOS形成工藝相同，這便于半導(dǎo)體存儲(chǔ)元件和邏輯電路的混合放置。
其次，參考圖22B，IC卡400B包括MPU部分401、RF接口部分410和天線部分411。MPU部分401包含數(shù)據(jù)存儲(chǔ)部分404、操作部分402、控制部分403、ROM405和RAM406，所有這些都在一個(gè)芯片上形成。各部分402、403、404、405、406、410和411通過線(包括數(shù)據(jù)總線和電源線)407彼此連接。
圖22B的IC卡400B不同于圖22A的IC卡400A，在于IC卡400B是非接觸型的。因此，控制部分403不被連接到連接部分，而是通過RF接口部分410連接到天線部分411。RF接口部分410具有和外部設(shè)備通信的功能和功率收集功能。RF接口部分410具有通信從天線部分411發(fā)射的高頻信號(hào)并饋給功率的功能，和調(diào)制和解調(diào)信號(hào)功能。注意，RF接口部分410和天線部分411可以和MPU401一起放置在一個(gè)芯片中。
由于IC卡400B是非接觸型的，它能夠防止通過連接部分發(fā)生的靜電破壞。而且，IC卡不一定需要和外部裝置緊密接觸，這使應(yīng)用自由度變大。此外，與通常的快速存儲(chǔ)器(電源電壓約12V)相比，構(gòu)成數(shù)據(jù)存儲(chǔ)部分404的半導(dǎo)體存儲(chǔ)元件每個(gè)都在低電源電壓下操作(約9V)，這能夠減小RF接口部分410的電路尺寸，并且能夠降低成本。
(第十四實(shí)施例)本發(fā)明的半導(dǎo)體器件可應(yīng)用于電池驅(qū)動(dòng)便攜式電子設(shè)備，特別是應(yīng)用到手提終端或個(gè)人數(shù)字助理(PDA)。便攜式電子設(shè)備包括，例如，PDA、移動(dòng)電話、游戲機(jī)。
圖23表示根據(jù)本發(fā)明的實(shí)施例的移動(dòng)電話500的結(jié)構(gòu)圖。
移動(dòng)電話500包括MPU部分501、人-機(jī)接口部分508、RF電路部分510和天線部分511。MPU部分501具有數(shù)據(jù)存儲(chǔ)部分504、操作部分502、控制部分503、ROM505，以及RAM506，所有這些都在一個(gè)芯片上形成。用于操作MPU501的程序存儲(chǔ)在ROM505中。RAM506用作工作區(qū)并且暫時(shí)儲(chǔ)存操作數(shù)據(jù)。根據(jù)本發(fā)明的半導(dǎo)體器件包括在MPU501中。組成元件或部分502、503、504、505、506、508、510和511通過線(包括數(shù)據(jù)總線和電源線)507彼此連接。
移動(dòng)電話500特點(diǎn)在于MPU501包括數(shù)據(jù)存儲(chǔ)部分504，以及在于半導(dǎo)體開關(guān)元件和半導(dǎo)體存儲(chǔ)元件一同放置在一個(gè)半導(dǎo)體芯片上。
前面提到的能夠減少生產(chǎn)成本的半導(dǎo)體存儲(chǔ)元件30、31、41、51A～51C或61A～61D被用于數(shù)據(jù)存儲(chǔ)部分504。這些存儲(chǔ)元件容易小型化并允許2比特操作。這便于以具有這樣的存儲(chǔ)元件排列的存儲(chǔ)單元陣列面積的減少，并且可以以減少的成本制造該存儲(chǔ)單元陣列。在移動(dòng)電話500的數(shù)據(jù)存儲(chǔ)部分504中使用這樣的存儲(chǔ)單元陣列將會(huì)減少移動(dòng)電話的成本。
此外，因?yàn)镸PU501，它包括數(shù)據(jù)存儲(chǔ)部分504，在一個(gè)芯片上形成，移動(dòng)電話的生產(chǎn)成本可以大大減少。
此外，因?yàn)镸PU501具有根據(jù)本發(fā)明的半導(dǎo)體器件，更具體地，數(shù)據(jù)存儲(chǔ)部分504使用半導(dǎo)體存儲(chǔ)元件，而其它電路使用半導(dǎo)體開關(guān)元件，與數(shù)據(jù)存儲(chǔ)部分504使用快速存儲(chǔ)器的情況相比，移動(dòng)電話的制造工藝大大簡(jiǎn)化。其原因是用于數(shù)據(jù)存儲(chǔ)部分504中的半導(dǎo)體存儲(chǔ)元件的制造工藝非常類似于用于邏輯電路(即操作部分502和控制部分503)中的半導(dǎo)體開關(guān)元件的制造工藝，因此，很容易以混合方式將這些存儲(chǔ)元件和開關(guān)元件放置在一個(gè)芯片上。從而，在MPU501中包括數(shù)據(jù)存儲(chǔ)部分504并將其放置在一個(gè)芯片上導(dǎo)致成本極大減少。
ROM505可以由上述半導(dǎo)體存儲(chǔ)元件構(gòu)成。這使得能夠外部重寫ROM505，這帶來移動(dòng)電話功能的顯著增加。因?yàn)樯鲜霭雽?dǎo)體存儲(chǔ)元件容易小型化并允許2比特操作，用這些存儲(chǔ)元件代替掩蔽的ROM的存儲(chǔ)單元，幾乎不會(huì)引起芯片面積的增加。而且，用于形成半導(dǎo)體存儲(chǔ)元件的工藝幾乎和通用CMOS形成工藝相同，這便于半導(dǎo)體存儲(chǔ)元件和邏輯電路在一個(gè)芯片上的混合放置。
從上面的描述可以明白，本發(fā)明的半導(dǎo)體器件應(yīng)用到以移動(dòng)電話500為代表的便攜式電子器件，有助于電子器件的控制電路生產(chǎn)成本的降低并因此有助于便攜式電子器件本身價(jià)格的降低，或有助于包括在這種控制電路中的半導(dǎo)體存儲(chǔ)器件的數(shù)量的增加，從而提高便攜式電子設(shè)備整體功能。
如此描述了本發(fā)明，但顯然同樣的情況可以有很多變化。這種變化不應(yīng)該被認(rèn)為是偏離了本發(fā)明的宗旨和范圍，并且所有對(duì)這種本領(lǐng)域技術(shù)人員來說顯而易見的修改意在包含在下列權(quán)利要求的范圍之內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體器件，其中具有半導(dǎo)體開關(guān)元件的邏輯電路區(qū)和具有半導(dǎo)體存儲(chǔ)元件的存儲(chǔ)器區(qū)布置在一個(gè)半導(dǎo)體襯底上；其中，半導(dǎo)體開關(guān)元件和半導(dǎo)體存儲(chǔ)元件中的每個(gè)具有柵電極、一對(duì)第一導(dǎo)電類型的源區(qū)/漏區(qū)，以及第二導(dǎo)電類型的溝道形成區(qū)，源區(qū)/漏區(qū)在半導(dǎo)體襯底表面與柵電極的相對(duì)側(cè)對(duì)應(yīng)的部分上形成，溝道形成區(qū)在源區(qū)/漏區(qū)之間形成；其中，在半導(dǎo)體存儲(chǔ)元件的柵電極的相對(duì)側(cè)上提供具有電荷存儲(chǔ)功能的存儲(chǔ)功能體；以及其中，在半導(dǎo)體存儲(chǔ)元件中，當(dāng)施加電壓到柵電極時(shí)從源區(qū)/漏區(qū)之一流到源區(qū)/漏區(qū)中另一個(gè)的電流量根據(jù)保持在存儲(chǔ)功能體中的電荷量變化。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其中在半導(dǎo)體開關(guān)元件中，源區(qū)/漏區(qū)相對(duì)于溝道方向延伸在柵電極下并與柵電極重疊；以及在半導(dǎo)體存儲(chǔ)元件中，相對(duì)于溝道方向在柵電極和源區(qū)/漏區(qū)的每個(gè)之間提供間隔，并且在柵電極的相對(duì)側(cè)上布置具有電荷存儲(chǔ)功能的存儲(chǔ)功能體，以分別和半導(dǎo)體襯底表面處的間隔相重疊。
3.如權(quán)利要求1或2所述的半導(dǎo)體器件，其中在半導(dǎo)體開關(guān)元件的柵電極的相對(duì)側(cè)上提供和半導(dǎo)體存儲(chǔ)元件的存儲(chǔ)功能體一致的存儲(chǔ)功能體。
4.如權(quán)利要求1或2所述的半導(dǎo)體器件，其中存儲(chǔ)功能體是在柵電極側(cè)面上提供的側(cè)壁襯墊。
5.如權(quán)利要求1或2所述的半導(dǎo)體器件，其中存儲(chǔ)功能體包含由具有電荷存儲(chǔ)功能的材料構(gòu)成的電荷保持部分，和具有防止存儲(chǔ)的電荷耗散的功能的抗耗散絕緣體，并且抗耗散絕緣體具有第一絕緣體，該第一絕緣體布置在電荷保持部分和柵電極之間以及電荷保持部分和半導(dǎo)體襯底之間。
6.如權(quán)利要求5所述的半導(dǎo)體器件，其中抗耗散絕緣體還具有第二絕緣體，它與第一絕緣體相關(guān)將電荷保持部分夾在中間。
7.如權(quán)利要求5所述的半導(dǎo)體器件，其中電荷保持部分的最高位置低于柵電極的最高位置。
8.如權(quán)利要求5所述的半導(dǎo)體器件，其中電荷保持部分的最高位置低于第一絕緣體的最高位置。
9.如權(quán)利要求5所述的半導(dǎo)體器件，其中電荷保持部分包括多個(gè)具有電荷存儲(chǔ)功能的細(xì)顆粒。
10.如權(quán)利要求2所述的半導(dǎo)體器件，其中延伸在柵電極下的半導(dǎo)體開關(guān)元件的源區(qū)/漏區(qū)的部分的摻雜劑濃度低于位于柵電極和存儲(chǔ)功能體外的源區(qū)/漏區(qū)的其它部分的摻雜劑濃度。
11.如權(quán)利要求5所述的半導(dǎo)體器件，其中在半導(dǎo)體存儲(chǔ)元件中，電荷保持部分的至少一部分與相關(guān)源區(qū)/漏區(qū)的一部分重疊。
12.如權(quán)利要求5所述的半導(dǎo)體器件，其中電荷保持部分具有大體上平行于柵絕緣體的一表面的表面，該柵絕緣體在柵電極正下方形成。
13.如權(quán)利要求5所述的半導(dǎo)體器件，其中電荷保持部分具有大體上平行于柵電極的一側(cè)面的表面。
14.如權(quán)利要求5所述的半導(dǎo)體器件，其中第一絕緣體的膜厚度比在柵電極正下方形成的柵絕緣體的膜厚度薄，但不小于0.8nm。
15.如權(quán)利要求5所述的半導(dǎo)體器件，其中第一絕緣體的膜厚度比在柵電極正下方形成的柵絕緣體的膜厚度厚，但不超過20nm。
16.具有如權(quán)利要求1或2所定義的半導(dǎo)體器件的IC卡。
17.具有如權(quán)利要求1或2所定義的半導(dǎo)體器件的便攜式電子設(shè)備。
18.半導(dǎo)體器件的制造方法，該方法用于在設(shè)置在半導(dǎo)體襯底上的存儲(chǔ)器區(qū)中形成半導(dǎo)體存儲(chǔ)元件，同時(shí)在設(shè)置在半導(dǎo)體襯底上的邏輯電路區(qū)中形成半導(dǎo)體開關(guān)元件，該制造方法包含分別在和邏輯電路區(qū)和存儲(chǔ)器區(qū)對(duì)應(yīng)的半導(dǎo)體襯底表面的部分上形成柵電極，使柵絕緣體介于每個(gè)柵電極和半導(dǎo)體襯底表面之間；在提供掩模從而防止摻雜劑引入存儲(chǔ)器區(qū)域的狀態(tài)下，用柵電極作掩模將摻雜劑引入邏輯電路區(qū)，從而在邏輯電路區(qū)中形成第一摻雜區(qū)，該第一摻雜區(qū)成為源區(qū)/漏區(qū)的一部分；至少在存儲(chǔ)器區(qū)中的柵電極側(cè)面上形成具有電荷儲(chǔ)存功能的存儲(chǔ)功能體；以及用柵電極和存儲(chǔ)功能體作掩模，將導(dǎo)電類型與前面步驟中所用的摻雜劑的導(dǎo)電類型相同的摻雜劑引入邏輯電路區(qū)和存儲(chǔ)器區(qū)，從而在邏輯電路區(qū)和存儲(chǔ)器區(qū)中形成第二摻雜區(qū)，該第二摻雜區(qū)成為邏輯電路區(qū)和存儲(chǔ)器區(qū)的源區(qū)/漏區(qū)中每個(gè)的至少一部分。
19.如權(quán)利要求18所述的半導(dǎo)體器件的制造方法，其中第一摻雜區(qū)的摻雜劑濃度低于第二摻雜區(qū)的摻雜劑濃度。
全文摘要
半導(dǎo)體開關(guān)元件(31)和半導(dǎo)體存儲(chǔ)元件(32)分別具有柵電極(3)、一對(duì)源區(qū)/漏區(qū)(13)和溝道形成區(qū)(19)。在半導(dǎo)體存儲(chǔ)元件(32)的柵電極(3)的相對(duì)側(cè)上提供具有電荷存儲(chǔ)功能的存儲(chǔ)功能體(25)。在半導(dǎo)體存儲(chǔ)元件(32)中，當(dāng)施加電壓到柵電極(3)時(shí)，從源區(qū)/漏區(qū)(13)之一流到源區(qū)/漏區(qū)(13)中另一個(gè)的電流量隨著保持在存儲(chǔ)功能體(25)中的電荷量變化。
文檔編號(hào)H01L27/105GK1551352SQ20041004318
公開日2004年12月1日 申請(qǐng)日期2004年5月13日 優(yōu)先權(quán)日2003年5月13日
發(fā)明者巖田浩, 之, 小倉(cāng)孝之, 柴田晃秀, 秀 申請(qǐng)人:夏普株式會(huì)社