專利名稱：具有低觸發(fā)電壓特性的靜電放電保護組件結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一種靜電放電(electrostatic discharge，ESD)保護組件的結(jié)構(gòu)，尤指一種具有低觸發(fā)電壓(trigger voltage)特性的ESD保護組件結(jié)構(gòu)。
背景技術(shù)：
在集成電路設(shè)計中，靜電放電(electrostatic discharge，ESD)防護一直是相當(dāng)重要之一環(huán)。若在集成電路中沒有靜電防護的設(shè)計，偶然發(fā)生的尖峰電壓(voltage spike)將會導(dǎo)致許多無法承受高電壓的電路組件的永久損壞，例如，場效晶體管的柵極氧化層以及半導(dǎo)體組件的PN接面。如熟習(xí)該項技藝者所知，柵極氧化層的橫跨電場強度一般若超過107V/cm，即會對柵極氧化層造成永久傷害，而影響到集成電路運作。
請參閱圖1以及圖2，其中圖1顯示現(xiàn)有ESD保護組件10的部分上視圖，圖2為圖1中沿著切線AA的ESD保護組件10剖面示意圖。圖1及圖2僅顯示現(xiàn)有ESD保護組件10的兩個指部(finger)，包括NMOS晶體管11與12，設(shè)于一P型半導(dǎo)體基底20上。NMOS晶體管11包括N+摻雜區(qū)132、與N+摻雜區(qū)132相連接的NLDD輕摻雜區(qū)141、N+摻雜區(qū)134、與N+摻雜區(qū)134相連接的NLDD輕摻雜區(qū)142、定義于NLDD輕摻雜區(qū)141與NLDD輕摻雜區(qū)142之間的P信道151、在P信道151上的柵極氧化層111、設(shè)于柵極氧化層111上的柵極112，以及設(shè)于柵極112側(cè)壁上的側(cè)壁子113。NMOS晶體管12包括N+摻雜區(qū)134、與N+摻雜區(qū)134相連接的NLDD輕摻雜區(qū)143、N+摻雜區(qū)136、與N+摻雜區(qū)136相連接的NLDD輕摻雜區(qū)144、定義于NLDD輕摻雜區(qū)143與NLDD輕摻雜區(qū)144之間的P信道152、在P信道152上的柵極氧化層121、設(shè)于柵極氧化層121上的柵極122，以及設(shè)于柵極122側(cè)壁上的側(cè)壁子123。NMOS晶體管11與12共享N+摻雜區(qū)134，為ESD保護組件10的其中兩個指部。
在N+摻雜區(qū)132、N+摻雜區(qū)134與N+摻雜區(qū)136上分別布設(shè)有多個金屬接點162、164與166，用以電連接外部訊號。以上述的NMOS型態(tài)的ESD組件結(jié)構(gòu)為例，操作時，金屬接點162與166接地或接Vss電壓，金屬接點164接至輸入/輸出端，而P型半導(dǎo)體基底20為接地、柵極112以及122接法則與電路設(shè)計有關(guān)。
然而，上述現(xiàn)有的ESD保護組件10的操作特性并不理想，例如，觸發(fā)電壓(trigger voltage)過高以及較差的二次崩潰電流(second breakdowncurrent)曲線。改善ESD保護組件的操作特性的方法有采用所謂的「基納注入(Zener implant)」作法，亦即，將P型摻質(zhì)植入N+摻雜區(qū)134下方，如圖3所示，由此降低ESD保護組件的觸發(fā)電壓以及ESD操作效能。然而，這種作法需要多一道額外的光罩來進行離子注入，并不符合成本。此外，現(xiàn)有的的「基納注入」作法僅對NMOS型態(tài)的ESD保護組件有效。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種不需要額外的光罩來進行基納離子注入，即能夠具有低觸發(fā)電壓以及較佳ESD操作效能的ESD保護組件結(jié)構(gòu)，以節(jié)省成本。
本發(fā)明提供具低觸發(fā)電壓的靜電放電(ESD)保護組件結(jié)構(gòu)，包含有一第一導(dǎo)電型基底；一設(shè)于該基底上的第二導(dǎo)電型第一MOS晶體管，該第一MOS晶體管包含有一第一柵極、設(shè)于該第一柵極下方的第一柵極氧化層，第二導(dǎo)電型的第一重摻雜區(qū)，設(shè)于該第一柵極一例的該基底中，以及第二導(dǎo)電型的第二重摻雜區(qū)，設(shè)于該第一柵極另一側(cè)的該基底中；一設(shè)于該基底上的第二導(dǎo)電型第二MOS晶體管，該第二MOS晶體管包含有一第二柵極、設(shè)于該第二柵極下方的第二柵極氧化層，第二導(dǎo)電型的第三重摻雜區(qū)，設(shè)于該第二柵極一側(cè)的該基底中，以及第二導(dǎo)電型的第四重摻雜區(qū)，設(shè)于該第二柵極另一側(cè)的該基底中；以及至少一浮置柵極MOS晶體管，包含有一浮置柵極氧化層設(shè)于該基底上，以及一浮置柵極設(shè)于該浮置柵極氧化層上，該浮置柵極MOS晶體管設(shè)于該第一柵極與該第二柵極之間，并由該第二重摻雜區(qū)予該第一MOS晶體管相接，而由該第三重摻雜區(qū)與該第二MOS晶體管相接。


圖1顯示現(xiàn)有ESD保護組件的部分上視圖。
圖2為圖1中沿著切線AA的ESD保護組件剖面示意圖。
圖3為現(xiàn)有具基納摻雜的ESD保護組件剖面示意圖。
圖4顯示本發(fā)明ESD保護組件的部分上視圖。
圖5為圖4中沿著切線BB的ESD保護組件剖面示意圖。
圖6分別顯示現(xiàn)有ESD保護組件與本發(fā)明ESD保護組件的I-V效能曲線。
圖7為本發(fā)明第二較佳實施例ESD保護組件的剖面示意圖。
符號說明10 ESD保護組件 11 NMOS晶體管12 NMOS晶體管 20 P型基底111 柵極氧化層 112柵極113 側(cè)壁子 121柵極氧化層122 柵極123側(cè)壁子132 N+摻雜區(qū) 134N+摻雜區(qū)136 N+摻雜區(qū) 141NLDD摻雜區(qū)142 NLDD摻雜區(qū) 143NLDD摻雜區(qū)144 NLDD摻雜區(qū) 151N信道
152 N信道 100 ESD保護組件110 NMOS晶體管 120 NMOS晶體管133 N+摻雜區(qū) 133a N+源極135 N+摻雜區(qū) 135a N+漏極145 NLDD摻雜區(qū) 146 NLDD摻雜區(qū)147 P+口袋摻雜區(qū) 148 P+口袋摻雜區(qū)153 N信道 200 N型井230 浮置柵極晶體管 231 浮置柵極氧化層232 浮置柵極 233 側(cè)壁子300 ESD保護組件310 PMOS晶體管 320 PMOS晶體管311 柵極氧化層 312 柵極313 側(cè)壁子 321 柵極氧化層322 柵極 323 側(cè)壁子332 P+摻雜區(qū) 333 P+摻雜區(qū)335 P+摻雜區(qū) 336 P+摻雜區(qū)341 PLDD輕摻雜區(qū) 342 PLDD輕摻雜區(qū)343 PLDD輕摻雜區(qū) 344 PLDD輕摻雜區(qū)345 PLDD輕摻雜區(qū) 346 PLDD輕摻雜區(qū)347 P+口袋摻雜區(qū) 348 P+口袋摻雜區(qū)430 浮置柵極晶體管 431 浮置柵極氧化層432 浮置柵極 433 側(cè)壁子601I-V曲線 602I-V曲線具體實施方式
請參閱圖4以及圖5，其中圖4顯示本發(fā)明ESD保護組件100的部分上視圖，圖5為圖4中沿著切線BB的ESD保護組件100剖面示意圖，其中相同或類似組件或區(qū)域沿用相同符號。根據(jù)本發(fā)明的第一較佳實施例，本發(fā)明ESD保護組件100包括有數(shù)個指部，而圖4以及圖5僅顯示其中兩指部NMOS晶體管110與120，設(shè)于一P型半導(dǎo)體基底20上。NMOS晶體管110包括N+摻雜區(qū)132、與N+摻雜區(qū)132相連接的NLDD輕摻雜區(qū)141、N+摻雜區(qū)133、與N+摻雜區(qū)133相連接的NLDD輕摻雜區(qū)142、定義于NLDD輕摻雜區(qū)141與NLDD輕摻雜區(qū)142之間的P信道151、在P信道151上的柵極氧化層111、設(shè)于柵極氧化層111上的柵極112，以及設(shè)于柵極112側(cè)壁上的側(cè)壁子113。NMOS晶體管120包括N+摻雜區(qū)135、與N+摻雜區(qū)135相連接的NLDD輕摻雜區(qū)143、N+摻雜區(qū)136、與N+摻雜區(qū)136相連接的NLDD輕摻雜區(qū)144、定義于NLDD輕摻雜區(qū)143與NLDD輕摻雜區(qū)144之間的P信道152、在P信道152上的柵極氧化層121、設(shè)于柵極氧化層121上的柵極122，以及設(shè)于柵極122側(cè)壁上的側(cè)壁子123。柵極氧化層111與柵極氧化層121的厚度相同。
本發(fā)明的主要特征在于ESD保護組件100另包括一浮置柵極(floatinggate)晶體管230設(shè)于NMOS晶體管110與120之間。浮置柵極晶體管230包括浮置柵極232，其設(shè)于一浮置柵極氧化層231上，以及側(cè)壁子233設(shè)于浮置柵極232側(cè)壁上。浮置柵極232在操作時為浮置狀態(tài)，不外接任何電壓訊號。在浮置柵極232兩側(cè)的分別為浮置柵極晶體管230的N+源極133a以及N+漏極135a，其中N+源極133a連接NLDD摻雜區(qū)145，N+漏極135a連接NLDD摻雜區(qū)146，而P信道153即被定義在NLDD摻雜區(qū)145與NLDD摻雜區(qū)146之間。根據(jù)本發(fā)明的第一較佳實施例，NMOS晶體管110的N+摻雜區(qū)133電連接于浮置柵極晶體管230的N+源極133a，而NMOS晶體管120的N+摻雜區(qū)135電連接于浮置柵極晶體管230的N+漏極135a。換言之，NMOS晶體管110的N+摻雜區(qū)133以及浮置柵極晶體管230的N+源極133a為同一N+摻雜區(qū)，而NMOS晶體管120的N+摻雜區(qū)135以及浮置柵極晶體管230的N+漏極135a為同一N+摻雜區(qū)。根據(jù)本發(fā)明的第一較佳實施例，浮置柵極晶體管230的浮置柵極氧化層231的厚度小于柵極氧化層111與柵極氧化層121的厚度。在N+摻雜區(qū)132、133、135與N+摻雜區(qū)136上分別布設(shè)有多個金屬接點162、163、165與166，用以電連接外部訊號。操作時，金屬接點162與166接地或接Vss電壓，金屬接點163、165共同接至輸入/輸出端，而P型半導(dǎo)體基底20、柵極112以及122皆為接地。
從圖4來看，本發(fā)明ESD保護組件100可看做由NMOS晶體管110的N+摻雜區(qū)133串接浮置柵極晶體管230的N+源極133a，再由浮置柵極晶體管230的N+漏極135a串接NMOS晶體管120的N+摻雜區(qū)135，結(jié)構(gòu)上與現(xiàn)有ESD保護組件有明顯不同。
見圖5，本發(fā)明的另一重要特征在于ESD保護組件100的浮置柵極晶體管230分別在NLDD摻雜區(qū)145與NLDD摻雜區(qū)146下方具有P+口袋摻雜(haloimplant)區(qū)147以及148。P+口袋摻雜區(qū)147以及148可以使寄生雙載子崩潰電壓(parasitic bipolar breakdown voltage)降低，來達到降低本發(fā)明降低觸發(fā)電壓的目的。
請參閱圖6，圖6分別顯示現(xiàn)有ESD保護組件10與本發(fā)明ESD保護組件100的I-V效能曲線，其中曲線601代表現(xiàn)有ESD保護組件10的I-V曲線，而曲線602代表本發(fā)明ESD保護組件100的I-V曲線。由圖6可看出本發(fā)明ESD保護組件100的觸發(fā)電壓V1要小于現(xiàn)有ESD保護組件10的觸發(fā)電壓V2。且本發(fā)明ESD保護組件100在電壓驟回(snapback)之后的二次崩潰電流特性亦較現(xiàn)有ESD保護組件10為佳。
請參閱圖7，圖7為本發(fā)明第二較佳實施例ESD保護組件300的剖面示意圖。本發(fā)明亦可應(yīng)用在PMOS類型的ESD保護結(jié)構(gòu)。如圖7所示，ESD保護組件300包括兩PMOS晶體管310與320，設(shè)于一P型半導(dǎo)體基底20的N型井200上。PMOS晶體管310包括P+摻雜區(qū)332、與P+摻雜區(qū)332相連接的PLDD輕摻雜區(qū)341、P+摻雜區(qū)333、與P+摻雜區(qū)333相連接的PLDD輕摻雜區(qū)342、定義于PLDD輕摻雜區(qū)341與PLDD輕摻雜區(qū)342之間的N信道351、在N信道351上的柵極氧化層311、設(shè)于柵極氧化層311上的柵極312，以及設(shè)于柵極312側(cè)壁上的側(cè)壁子313。PMOS晶體管320包括P+摻雜區(qū)335、與P+摻雜區(qū)335相連接的PLDD輕摻雜區(qū)343、P+摻雜區(qū)336、與P+摻雜區(qū)336相連接的PLDD輕摻雜區(qū)344、定義于PLDD輕摻雜區(qū)343與PLDD輕摻雜區(qū)344之間的N信道352、在N信道352上的柵極氧化層321、設(shè)于柵極氧化層321上的柵極322，以及設(shè)于柵極322側(cè)壁上的側(cè)壁子323。柵極氧化層311與柵極氧化層321的厚度相同。
浮置柵極晶體管430設(shè)于PMOS晶體管310與320之間。浮置柵極晶體管430包括浮置柵極432，其設(shè)于一浮置柵極氧化層431上，以及側(cè)壁子433設(shè)于浮置柵極432側(cè)壁上。同樣地，浮置柵極432在操作時為浮置狀態(tài)，不外接任何電壓訊號。在浮置柵極432兩側(cè)的分別為P+摻雜區(qū)333以及335作為浮置柵極晶體管330的源極以及漏極，其中P+源極333連接PLDD摻雜區(qū)345，P+漏極335連接PLDD摻雜區(qū)346，而N信道353即被定義在PLDD摻雜區(qū)345與PLDD摻雜區(qū)346之間。根據(jù)本發(fā)明的第二較佳實施例，浮置柵極晶體管330的浮置柵極氧化層331的厚度小于柵極氧化層311與柵極氧化層321的厚度。在P+摻雜區(qū)332、333、335與P+摻雜區(qū)336上分別布設(shè)有多個金屬接點162、163、165與166，用以電連接外部訊號。操作時，舉例來說，金屬接點162與166接VDD電壓，金屬接點163、165共同接至輸入/輸出端，而N型井200為接至VDD電壓、柵極112以及122接法則視電路設(shè)計而定。
以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明申請專利范圍所做的均等變化與修飾，皆應(yīng)屬本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.具有低觸發(fā)電壓特性的靜電放電保護組件結(jié)構(gòu)，其特征在于，包含有一第一導(dǎo)電型基底；一設(shè)于該基底上的第二導(dǎo)電型第一MOS晶體管，該第一MOS晶體管包含有一第一柵極、設(shè)于該第一柵極下方的第一柵極氧化層，第二導(dǎo)電型的第一重摻雜區(qū)，設(shè)于該第一柵極一側(cè)的所述的基底中，以及第二導(dǎo)電型的第二重摻雜區(qū)，設(shè)于該第一柵極另一側(cè)的所述的該基底中；一設(shè)于該基底上的第二導(dǎo)電型第二MOS晶體管，該第二MOS晶體管包含有一第二柵極、設(shè)于該第二柵極下方的第二柵極氧化層，第二導(dǎo)電型的第三重摻雜區(qū)，設(shè)于該第二柵極一側(cè)的該基底中，以及第二導(dǎo)電型的第四重摻雜區(qū)，設(shè)于該第二柵極另一側(cè)的該基底中；以及至少一浮置柵極MOS晶體管，包含有一浮置柵極氧化層設(shè)于該基底上，以及一浮置柵極設(shè)于該浮置柵極氧化層上，該浮置柵極MOS晶體管設(shè)于該第一柵極與該第二柵極之間，并由該第二重摻雜區(qū)予該第一MOS晶體管串接，而由該第三重摻雜區(qū)與該第二MOS晶體管相連接。
2.如權(quán)利要求1所述的具有低觸發(fā)電壓特性的靜電放電保護組件結(jié)構(gòu)，其特征在于，該第一重摻雜區(qū)橫向在該第一柵極下方延伸出一第一LDD輕摻雜區(qū)，該第二重摻雜區(qū)橫向在該第一柵極下方延伸出一第二LDD輕摻雜區(qū)，且該第一LDD輕摻雜區(qū)與第二LDD輕摻雜區(qū)于該第一柵極下方定義出一第二導(dǎo)電型第一信道。
3.如權(quán)利要求1所述的具有低觸發(fā)電壓特性的靜電放電保護組件結(jié)構(gòu)，其特征在于，該第三重摻雜區(qū)橫向在該第二柵極下方延伸出一第三LDD輕摻雜區(qū)，該第四重摻雜區(qū)橫向在該第二柵極下方延伸出一第四LDD輕摻雜區(qū)，且該第三LDD輕摻雜區(qū)與第四LDD輕摻雜區(qū)于該第二柵極下方定義出一第二導(dǎo)電型第二信道。
4.如權(quán)利要求1所述的具有低觸發(fā)電壓特性的靜電放電保護組件結(jié)構(gòu)，其特征在于，該第二重摻雜區(qū)橫向在該浮置柵極下方延伸出一第五LDD輕摻雜區(qū)，該第三重摻雜區(qū)橫向在該浮置柵極下方延伸出一第六LDD輕摻雜區(qū)，且該第五LDD輕摻雜區(qū)與第六LDD輕摻雜區(qū)于該浮置柵極下方定義出一第二導(dǎo)電型第三信道。
5.如權(quán)利要求1所述的具有低觸發(fā)電壓特性的靜電放電保護組件結(jié)構(gòu)，其特征在于，該第一柵極氧化層與該第二柵極氧化層具有第一厚度，該浮置柵極氧化層具有第二厚度，其中該第一厚度與該第二厚度不相等。
6.如權(quán)利要求5所述的具有低觸發(fā)電壓特性的靜電放電保護組件結(jié)構(gòu)，其特征在于，該第一厚度大于該第二厚度。
7.如權(quán)利要求1所述的具有低觸發(fā)電壓特性的靜電放電保護組件結(jié)構(gòu)，其特征在于，該浮置柵極MOS晶體管另包含有第一導(dǎo)電型口袋注入?yún)^(qū)，分別設(shè)于靠近該第五LDD輕摻雜區(qū)以及該第六LDD輕摻雜區(qū)的下方的該基底中。
8.如權(quán)利要求1所述的具有低觸發(fā)電壓特性的靜電放電保護組件結(jié)構(gòu)，其特征在于，該第一導(dǎo)電型為P型，該第二導(dǎo)電型為N型，且在操作時，該基底、該第一柵極、該第二柵極、該第一重摻雜區(qū)以及該第四重摻雜區(qū)皆為接地，該浮置柵極為浮置狀態(tài)，該第二以及第三重摻雜區(qū)接至一輸入/輸出電壓供應(yīng)端。
9.如權(quán)利要求1所述的具有低觸發(fā)電壓特性的靜電放電保護組件結(jié)構(gòu)，其特征在于，該第一導(dǎo)電型為N型，該第二導(dǎo)電型為P型，且在操作時，該基底、該第一柵極、該第二柵極、該第一重摻雜區(qū)以及該第四重摻雜區(qū)接至VDD電壓，該浮置柵極為浮置狀態(tài)，而該第二以及第三重摻雜區(qū)接至一輸入/輸出電壓供應(yīng)端。
10.具有低觸發(fā)電壓特性的靜電放電保護組件結(jié)構(gòu)，其特征在于，包含有一P型基底；一設(shè)于該P型基底上的第一NMOS晶體管，該第一NMOS晶體管包含有一第一柵極、設(shè)于該第一柵極下方的第一柵極氧化層，第一N+摻雜區(qū)，設(shè)于該第一柵極一側(cè)的該P型基底中，以及第二N+摻雜區(qū)，設(shè)于該第一柵極另一側(cè)的該P型基底中；一設(shè)于該P型基底上的第二NMOS晶體管，該第二NMOS晶體管包含有一第二柵極、設(shè)于該第二柵極下方的第二柵極氧化層，第三N+摻雜區(qū)，設(shè)于該第二柵極一側(cè)的該P型基底中，以及第四N+摻雜區(qū)，設(shè)于該第二柵極另一側(cè)的該P型基底中，其中該第一柵極氧化層與該第二柵極氧化層具有相同的第一厚度；以及一浮置柵極MOS晶體管，包含有一浮置柵極氧化層設(shè)于該P型基底上，以及一浮置柵極設(shè)于該浮置柵極氧化層上，該浮置柵極MOS晶體管設(shè)于該第一柵極與該第二柵極之間，并由該第二N+摻雜區(qū)予該第一NMOS晶體管串接，而由該第三N+摻雜區(qū)與該第二NMOS晶體管串接，其中該浮置柵極氧化層具有一第二厚度，且該第二厚度小于該第一厚度。
11.如權(quán)利要求10所述的具有低觸發(fā)電壓特性的靜電放電保護組件結(jié)構(gòu)，其特征在于，該第一N+摻雜區(qū)橫向在該第一柵極下方延伸出一第一NLDD輕摻雜區(qū)，該第二N+摻雜區(qū)橫向在該第一柵極下方延伸出一第二NLDD輕摻雜區(qū)，且該第一NLDD輕摻雜區(qū)與第二NLDD輕摻雜區(qū)于該第一柵極下方定義出一第一N信道。
12.如權(quán)利要求10所述的具有低觸發(fā)電壓特性的靜電放電保護組件結(jié)構(gòu)，其特征在于，該第三N+摻雜區(qū)橫向在該第二柵極下方延伸出一第三NLDD輕摻雜區(qū)，該第四N+摻雜區(qū)橫向在該第二柵極下方延伸出一第四NLDD輕摻雜區(qū)，且該第三NLDD輕摻雜區(qū)與第四NLDD輕摻雜區(qū)于該第二柵極下方定義出一第二N信道。
13.如權(quán)利要求10所述的具有低觸發(fā)電壓特性的靜電放電保護組件結(jié)構(gòu)，其特征在于，該第二N+摻雜區(qū)橫向在該浮置柵極下方延伸出一第五NLDD輕摻雜區(qū)，該第三N+摻雜區(qū)橫向在該浮置柵極下方延伸出一第六NLDD輕摻雜區(qū)，且該第五NLDD輕摻雜區(qū)與第六NLDD輕摻雜區(qū)于該浮置柵極下方定義出一第三N信道。
14.如權(quán)利要求10所述的具有低觸發(fā)電壓特性的靜電放電保護組件結(jié)構(gòu)，其特征在于，該浮置柵極MOS晶體管另包含有P型口袋注入?yún)^(qū)，分別設(shè)于靠近該第五NLDD輕摻雜區(qū)以及該第六NLDD輕摻雜區(qū)的下方的該P型基底中。
15.如權(quán)利要求10所述的具有低觸發(fā)電壓特性的靜電放電保護組件結(jié)構(gòu)，其特征在于，在操作時，該P型基底、該第一柵極、該第二柵極、該第一N+摻雜區(qū)以及該第四N+摻雜區(qū)皆為接地，該浮置柵極為浮置狀態(tài)，該第二以及第三N+摻雜區(qū)接至一輸入/輸出電壓供應(yīng)端。
全文摘要
具有低觸發(fā)電壓特性的靜電放電保護組件結(jié)構(gòu)，含有第一導(dǎo)電型基底；設(shè)于該基底上的第二導(dǎo)電型第一MOS晶體管，其包含有第一柵極及設(shè)于柵極下方的氧化層，分別設(shè)于第一柵極兩側(cè)的基底中的第二導(dǎo)電型的第一重摻雜區(qū)和第二導(dǎo)電型的第二重摻雜區(qū)；設(shè)于該基底上的第二導(dǎo)電型第二MOS晶體管，其包含有第二柵極、設(shè)于該第二柵極下方的第二柵極氧化層，分別設(shè)于第二柵極兩側(cè)的基底中的第二導(dǎo)電型的第三重摻雜區(qū)及第二導(dǎo)電型的第四重摻雜區(qū)；及至少一設(shè)于該第一柵極與該第二柵極之間的浮置柵極MOS晶體管，并由該第二重摻雜區(qū)予該第一MOS晶體管及該第三重摻雜區(qū)與該第二MOS晶體管串接，該基底上設(shè)有浮置柵極氧化層，該氧化層上設(shè)有浮置柵極。
文檔編號H01L23/60GK1700464SQ200410042428
公開日2005年11月23日 申請日期2004年5月18日 優(yōu)先權(quán)日2004年5月18日
發(fā)明者陳孝賢 申請人:聯(lián)華電子股份有限公司