專利名稱：半導體封裝裝置的制作方法
技術(shù)領域：
本發(fā)明涉及一種封裝裝置，特別涉及一種半導體封裝裝置，在二堆棧芯片間的非導電膠中配置支撐球，以界定焊線所需的空間，并使非導電膠與上層芯片間的黏著面積大于上層芯片的下表面積的90％，以減少在封膠處理后的結(jié)構(gòu)應力集中，進而避免芯片裂開(die crack)并增加封裝的良品率。
背景技術(shù)：
隨著微小化以及高運作速度需求的增加，多芯片模塊封裝裝置(Multi-Chip Module Package；MCM Package)在許多電子裝置越來越吸引人。該多芯片封裝裝置可將兩個或兩個以上的芯片組合在單一封裝裝置中，使整個系統(tǒng)的體積最小化，而具有較高的存儲容量。例如，將兩具有8M存儲容量的DRAM存儲芯片組合于單一封裝裝置中而獲得—具有16M存儲容量的封裝裝置。再者，該多芯片封裝裝置具有較高的運行速度，可減少芯片間連接線路的長度而降低訊號延遲以及存取時間。此外，將各種不同功能的芯片，如存儲芯片、邏輯芯片或微處理器等芯片組合在單一封裝裝置中，以具有完整的操作功能。
目前，將兩芯片堆棧在單一封裝裝置中，主要有下列公知封裝裝置。首先，在第一公知封裝裝置2中，該封裝裝置2包含一基板10、一下層存儲芯片20、一虛設芯片(dummy die)30及一上層存儲芯片40。參考圖1，該下層存儲芯片20由一黏膠22固定在該基板10上，且該下層存儲芯片20的上表面28的兩側(cè)邊緣設有復數(shù)個鋁接墊24，由該復數(shù)條第一焊線26電性連接于該基板10的復數(shù)個接墊12。參考圖2，該虛設芯片30由一黏膠32固定在該下層存儲芯片20上，并界定第一焊線26所需的空間，如約5密耳(mils)以上的高度H。參考圖3，該上層存儲芯片40由一黏膠42固定在該虛設芯片30上，且該上層存儲芯片40的上表面48設有復數(shù)個鋁接墊44，復數(shù)個鋁接墊44由復數(shù)條第二焊線46電性連接于該基板10的該復數(shù)個接墊12，如此兩存儲芯片20、40堆棧在該基板10上。然而，此封裝裝置的成本較高及封裝的制做過程時間較長。再者，虛設芯片與該黏膠的膨脹系數(shù)不匹配，因此在封膠處理后，虛設芯片與黏膠的結(jié)合界面的結(jié)構(gòu)應力增加，進而產(chǎn)生芯片裂開(die crack)并降低封裝的良品率。該封裝的良品率一般約為30％與40％之間。
再者，第二公知封裝裝置50大體上類似于該第一公知封裝裝置2。在第二公知封裝裝置50中，封裝裝置50包含一基板60、一下層存儲芯片70及一上層存儲芯片90。參考圖4，復數(shù)個鋁接墊74只配置在該下層存儲芯片70的上表面78的相同側(cè)邊緣上。參考圖5，該下層存儲芯片70由一黏膠72固定在該基板60上，且該下層存儲芯片70的鋁接墊74，其由復數(shù)條第一焊線76電性連接于該基板10的復數(shù)個接墊62。然后，該上層存儲芯片90由一黏膠92固定在該下層存儲芯片70上，并以階梯方式堆棧在該下層存儲芯片70上。最后，該上層存儲芯片90的上表面98設有復數(shù)個鋁接墊94，其由復數(shù)條第二焊線96電性連接于該基板60的該復數(shù)個接墊62，如此將兩存儲芯片70、90堆棧在該基板60上。然而，該芯片須經(jīng)過特殊設計，而與一般芯片不同，因此該芯片取得不易且增加芯片的成本。再者，若另一新增芯片被堆棧在該上層芯片90上，則該新增芯片的尺寸會被縮小，因此在該封裝構(gòu)造中較佳地只能堆棧兩芯片，如此將限制其產(chǎn)品功能。
另外，臺灣專利公報公告編號第442876號，標題為“多芯片封裝構(gòu)造”揭示一種半導體封裝裝置，該半導體封裝裝置主要包含一承載芯片裝置、復數(shù)個導電凸塊、復數(shù)條焊線、復數(shù)個存儲芯片(如，一上層存儲芯片及一下層存儲芯片)、及一膠層。該下層存儲芯片配置在該承載芯片裝置上。該復數(shù)個導電凸塊配置在該下層存儲芯片上。該上層存儲芯片由該膠層配置在該下層存儲芯片上，且每一導電凸塊具有一柱狀突出部，用以支撐該上層存儲芯片。然而，該膠層為不導電黏膠且柱狀突出部為導電材料制做，此堆棧結(jié)構(gòu)將造成膠層失去絕緣的目的。再者，其柱狀突出部可能會傷害上層存儲芯片的表面。
另外，臺灣專利公報公告編號第510573號，標題為“多芯片堆棧的半導體封裝結(jié)構(gòu)”揭示一種半導體封裝裝置，其包含一封膠體、復數(shù)個芯片、一用以承載芯片的裝置、復數(shù)個金屬導線及至少一玻璃纖維強化樹脂層。該芯片密封于封膠體內(nèi)，每一芯片具有一上表面及一下表面，且具有復數(shù)個形成于上表面的焊墊。該用以承載芯片的裝置，如基板或?qū)Ь€架，且該承載芯片裝置供芯片堆棧黏固。該金屬導線密封于封膠體內(nèi)，其電性連接芯片的焊墊至該用以承載芯片的裝置。該玻璃纖維強化樹脂層系位于兩芯片之間，用以黏固相互堆棧的芯片。然而，該玻璃纖維強化樹脂層系為軟性材質(zhì)所制，因此該玻璃纖維強化樹脂層無法完全界定焊線所需的空間，諸如約5密耳(mils)以上的高度。
因此，便有需要提供一種半導體封裝裝置，以解決前述的問題。

發(fā)明內(nèi)容
本發(fā)明的一個目的是提供一種半導體封裝裝置，其非導電膠與芯片之間的黏著面積增加，可減少在封膠處理后的結(jié)構(gòu)應力集中，進而避免芯片裂開(die crack)并增加封裝的良品率。
本發(fā)明的另一個目的是提供一種半導體封裝裝置，其包含復數(shù)個支撐球配置于一非導電膠中，并支撐一芯片，用以界定焊線所需的空間。
本發(fā)明的技術(shù)方案如下本發(fā)明提供的半導體封裝裝置，其包含一基板、一第一芯片、一非導電膠、一第二芯片及復數(shù)個支撐球；該第一芯片具有相對的上表面及下表面，該下表面固定在該基板上；該非導電膠配置在該第一芯片的上表面上；該第二芯片具有相對的上表面及下表面，其中所述的下表面由非導電膠固定在所述第一芯片的上表面上，且所述的非導電膠與所述第二芯片之間的黏著面積大于所述第二芯片的下表面面積的90％；所述的復數(shù)個支撐球配置在所述非導電膠中，并支撐所述第二芯片。
與公知的封裝裝置相比，本發(fā)明的半導體封裝裝置中的非導電膠與第二芯片之間的黏著面積增加，因此在后續(xù)制做過程中非導電膠與第二芯片之間的黏著界面內(nèi)的熱應力分散于整個黏著面積上，可減少熱硬化處理后熱應力的集中，進而避免芯片裂開(die crack)并增加封裝的良品率。


圖1至圖3為第一公知封裝裝置的剖面示意圖；圖4至圖5為第二公知封裝裝置的剖面示意圖；圖6至圖11為本發(fā)明的半導體封裝構(gòu)造的剖面示意圖；圖號說明封裝構(gòu)造2 基板10 接墊12下層存儲芯片20 黏膠22 鋁接墊24第一焊線26 上表面28虛設芯片30黏膠32 上層存儲芯片40 黏膠42鋁接墊44第二焊線46 上表面48封裝構(gòu)造50 基板60 接墊62下層存儲芯片70 黏膠72 鋁接墊74第一焊線76 上表面78上層存儲芯片90黏膠92 鋁接墊94第二焊線96上表面98封裝構(gòu)造100 基板110接墊112 第一芯片120 黏膠122接墊124 第一焊線126 上表面128下表面129 非導電膠130 支撐球132大尺寸支撐球132a小尺寸支撐球132b第二芯片140接墊144 第二焊線146 上表面148下表面149 第三芯片150 第四芯片160下表面169 第五芯片170 黏膠172被動組件180 錫膏182 封膠體190
具體實施例方式
為了讓本發(fā)明的上述目的、特征和優(yōu)點更為明顯，下面通過實施例，并配合附圖，作詳細說明如下參考圖6至圖11，其顯示本發(fā)明的一實施例的半導體封裝裝置100。該半導體封裝裝置100包含一基板110、一第一芯片120及一第二芯片140；該第一及第二芯片120、140為動態(tài)隨機存取內(nèi)存(DRAM)、靜態(tài)隨機內(nèi)存(SRAM)、閃存(Flash)、雙倍數(shù)據(jù)存儲器(DDR)或Rambus內(nèi)存等的存儲芯片、微處理器、邏輯性芯片或射頻芯片。
參考圖6，該基板110設有復數(shù)個接墊112；第一芯片120具有相對的上表面128及下表面129，下表面129用一黏膠122固定在基板110上，而且所述的上表面128的邊緣(如，上表面128的兩側(cè)邊緣)設有復數(shù)個接墊124及復數(shù)條第一焊線126，用以將所述第一芯片120的接墊124電性連接于所述基板110的接墊112；所述的第一芯片120的接墊124可為鋁接墊。
參考圖7a，一非導電膠130配置在第一芯片120的上表面128上；復數(shù)個支撐球132借助于攪拌填入所述非導電膠130中，并支撐第二芯片140，如圖8所示。所述的支撐球132具有一預定直徑，用以界定該第一焊線所需的空間，如約5密耳(mils)以上的高度H。所述的支撐球132可為彈性、耐熱材質(zhì)如橡膠制成。在另一實施例中，參考圖7b，復數(shù)個支撐球132可為兩種不同直徑的支撐球，即為大尺寸支撐球132a及小尺寸支撐球132b。該大尺寸支撐球132a用以界定該第一焊線126所需的空間，如約5密耳(mils)以上的高度H，且該小尺寸支撐球132b用以間隔該大尺寸支撐球132a，可造成該大尺寸支撐球132a具有較整齊與緊密的排列。較佳地，該小尺寸支撐球132b的數(shù)目小于全部支撐球數(shù)目的20％。
再參考圖8，第二芯片140具有相對的上表面148及下表面149，該下表面149用非導電膠130固定在第一芯片120的上表面128上，且該上表面149設有復數(shù)個接墊144及復數(shù)條第二焊線146，用以將所述第二芯片140的接墊144電性連接于所述基板110的接墊112。較佳地，所述非導電膠130與所述第二芯片140之間的黏著面積大于第二芯片下表面面積的90％。
普通的技術(shù)人員可知，本發(fā)明的封裝裝置100可另外包含復數(shù)個新增芯片(圖中未示)，其結(jié)構(gòu)類似于該第二芯片140，并用復數(shù)層非導電膠及復數(shù)個支撐球依序堆疊在該第二芯片上，用以增加封裝構(gòu)造100的芯片數(shù)目。同時，該新增芯片的尺寸可與第二芯片140的尺寸相同，而不會因為堆疊使該新增芯片的尺寸縮小。另外，本發(fā)明的封裝裝置100的基板可用一導線架(圖中未示)替代。
參考圖9，該封裝裝置另外包含一第三及第四芯片150、160，其結(jié)構(gòu)分別類似于第一及第二芯片120、140。該第三及第四芯片150、160由非導電膠130及支撐球132依序堆疊在基板110上，用以增加封裝裝置100的芯片數(shù)目。所述的非導電膠130與所述的第四芯片160之間地黏著面積大于第四芯片下表面面積的90％。
參考圖10，該封裝裝置100另外包含一第五芯片170及復數(shù)個被動組件180。該第五芯片由一黏膠172固定在該基板110上，并以打線接合方式連接于所述基板110。該第五芯片170可為一控制芯片。被動組件180由錫膏182焊接在該基板110上，并電性連接于該基板110。
參考圖11，一封膠體190，如環(huán)氧樹脂被模造在所述基板110上，用以包封該第一、第二、第三、第四及第五芯片120、140、150、160及170、被動組件180、及全部焊線。最后，該封膠體190被切割，且一外蓋(圖中未示)由使用熱融膠或超音波方式結(jié)合在該封膠體上，以形成一完整封裝裝置。該封裝裝置100可為一快閃存儲卡封裝裝置。
與公知封裝裝置相比，在本發(fā)明的封裝裝置中非導電膠130與第二芯片140之間的黏著面積增加，因此在后續(xù)制作過程中，非導電膠130與第二芯片140之間黏著界面內(nèi)的熱應力分散于整個黏著面積上，可減少熱硬化處理后的熱應力集中，進而避免芯片裂開(die crack)并增加封裝的良品率。根據(jù)本發(fā)明的封裝構(gòu)造封裝，其良品率一般大于92％。
雖然本發(fā)明已以前述實施例揭示，然其并非用以限定本發(fā)明，任何熟悉本技術(shù)的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作各種的更動與修改。因此本發(fā)明的保護范圍以權(quán)利要求的保護范圍為準。
權(quán)利要求
1.一種半導體封裝裝置，其包含一承載體；一第一芯片，該第一芯片具有相對的一上表面及一下表面，所述的下表面固定在所述承載體上；一非導電膠，該非導電膠配置在所述第一芯片的上表面上；一第二芯片，該第二芯具有相對的一上表面及一下表面，其中所述的下表面用非導電膠固定在所述第一芯片的上表面上，且所述的非導電膠與所述第二芯片之間的黏著面積大于第二芯片下表面面積的90％；以及復數(shù)個支撐球，配置在該非導電膠中，以支撐所述的第二芯片。
2.按權(quán)利要求1所述的半導體封裝裝置，其中，所述的承載體設有復數(shù)個第一接墊，所述第一芯片的上表面設有復數(shù)個第二接墊及復數(shù)條第一焊線，用以將所述第一芯片的復數(shù)個第二接墊電性連接于所述承載體的復數(shù)個第一接墊；且該第二芯片的上表面設有復數(shù)個第三接墊及復數(shù)條第二焊線，用以將在所述第二芯片的復數(shù)個第三接墊電性連接于所述承載體的復數(shù)個第一接墊。
3.按權(quán)利要求2所述的半導體封裝裝置，其中，所述的支撐球具有一預定直徑，用以界定所述第一焊線所需的空間。
4.按權(quán)利要求1所述的半導體封裝裝置，其中，所述的復數(shù)個支撐球為兩種不同直徑的支撐球，該兩種不同直徑的支撐球分別為大尺寸支撐球及小尺寸支撐球。
5.按權(quán)利要求4所述的半導體封裝裝置，其中，所述的大尺寸支撐球用以界定所述第一焊線所需的空間，所述的小尺寸支撐球用以間隔所述大尺寸支撐球。
6.按權(quán)利要求4所述的半導體封裝裝置，其中，所述的小尺寸支撐球的數(shù)目小于全部支撐球數(shù)目的20％。
7.按權(quán)利要求1所述的半導體封裝裝置，其中，所述的支撐球為彈性、耐熱材質(zhì)制做的支撐球。
8.按權(quán)利要求7所述的半導體封裝裝置，其中，所述的支撐球為橡膠支撐球。
9.按權(quán)利要求1所述的半導體封裝裝置，其中，所述的第一及第二芯片為存儲芯片。
10.按權(quán)利要求1所述的半導體封裝裝置，其中，還包含一第三芯片，該第三芯片具有相對的一上表面及一下表面，所述的下表面固定在所述承載體上；以及一第四芯片，第四芯片具有相對的一上表面及一下表面，其中下表面用非導電膠固定在所述第三芯片的上表面上，且所述非導電膠與第四芯片之間的黏著面積大于第四芯片下表面面積的90％。
11.按權(quán)利要求10所述的半導體封裝裝置，其中，所述的第三及第四芯片為存儲芯片。
12.按權(quán)利要求10所述的半導體封裝裝置，其中，進一步包含一第五芯片，該第五芯片固定在所述承載體上。
13.按權(quán)利要求12所述的半導體封裝裝置，其中，所述的第五芯片為一控制芯片。
14.按權(quán)利要求12所述的半導體封裝構(gòu)造，其中，再進一步包含復數(shù)個被動組件，該復數(shù)個被動組件固定在所述承載體上。
15.按權(quán)利要求14所述的半導體封裝裝置，其中，還包含一封膠體，該封膠體包封所述的第一、第二、第三、第四及第五芯片、被動組件及全部焊線。
16.按權(quán)利要求15所述的半導體封裝裝置，該半導體封裝裝置為一存儲卡封裝裝置。
17.按權(quán)利要求1所述的半導體封裝裝置，其中，還包含一封膠體，該封膠體包封所述的第一及第二芯片、第一及第二焊線。
18.按權(quán)利要求1所述的半導體封裝裝置，其中，所述的承載體為一基板。
19.按權(quán)利要求1所述的半導體封裝裝置，其中，所述的承載體為一導線架。
全文摘要
本發(fā)明涉及的半導體封裝裝置，包含一基板、一第一芯片、一非導電膠、一第二芯片及復數(shù)個支撐球；第一芯片具有相對的上表面及下表面，該下表面固定在基板上；非導電膠配置在第一芯片的上表面上；第二芯片具有相對的上表面及下表面，所述下表面由非導電膠固定在第一芯片的上表面上，且非導電膠與第二芯片之間的黏著面積大于第二芯片下表面面積的90％；復數(shù)個支撐球配置于非導電膠中，并支撐第二芯片。本發(fā)明封裝裝置中的非導電膠與第二芯片之間的黏著面積增加，在后續(xù)制做過程中非導電膠與第二芯片之間的黏著界面內(nèi)的熱應力分散于整個黏著面，可減少熱硬化處理后熱應力的集中，進而避免芯片裂開并增加封裝的良品率。
文檔編號H01L25/065GK1700465SQ20041004241
公開日2005年11月23日 申請日期2004年5月18日 優(yōu)先權(quán)日2004年5月18日
發(fā)明者孫國洋, 楊家銘, 呂宏源, 蔡緯瑾, 林益正 申請人:華泰電子股份有限公司