專利名稱：半導體器件及其制造方法和半導體器件制造工藝評價方法
技術領域：
本發(fā)明涉及利用了RESURF(減弱表面場)效應的半導體技術。
背景技術：
例如，在專利文獻1中記述了利用RESURF效應實現(xiàn)高耐壓的半導體技術。在專利文獻1的圖12所示的半導體器件中，形成了n溝道RESURF MOSFET和RESURF隔離島區(qū)。然后，n-外延層2和n+掩埋擴散區(qū)4被p擴散區(qū)3包圍，在上述半導體器件中形成了RESURF結構。
在專利文獻1的圖12所示的半導體器件中，由于施加了高電位的鋁布線8橫截與襯底電位同電位的p擴散區(qū)3的上方，所以由RESURF效應引起的耗盡層的延伸被來自該鋁布線8的電場阻礙，存在耐壓下降的問題。
于是，為了解決上述問題，提出了專利文獻1的圖1、2所示的半導體器件。在該半導體器件中，在n溝道RESURF MOSFET與RESURF隔離島區(qū)之間沒有RESURF結構，插入了作為p-襯底1的一部分的寬度窄的區(qū)域1a，該區(qū)域1a的上表面從p-襯底1露出。于是，當對n擴散區(qū)12a、12b施加高電位時，被n擴散區(qū)12a、12b夾持的區(qū)域1a耗盡，在區(qū)域1a與n擴散區(qū)12a、12b之間不產生大的電位差。因此，在鋁布線8與其下方的p-襯底1的表面之間的電位差小，不發(fā)生上述問題。
另外，例如在專利文獻2、3和非專利文獻1中記述了利用RESURF效應的半導體技術。還有，在專利文獻4中記述了將與周圍絕緣的場電極形成為多重、借助于它們之間的電容耦合使半導體襯底表面的電場穩(wěn)定的技術。另外，在專利文獻5中記述了防止由模塑樹脂的極化引起的漏泄電流發(fā)生的技術。
在專利文獻1的圖1、2所示的半導體器件中，由于形成被n擴散區(qū)12a、12b夾持的區(qū)域1a，因而需要用擴散工藝形成n擴散區(qū)12a、12b。因此，勢必存在電涌耐壓降低的問題。
專利文獻1特開平9-283716號公報專利文獻2美國專利第4292642號說明書專利文獻3美國專利第5801418號說明書專利文獻4特開平5-190693號公報專利文獻5特開平10-12607號公報非專利文獻1J.A.Appels et al.，“THIN LAYER HIGH-VOLTAGE DEVICES(RESURFDEVICES)”，Philips Journal of research，vol.35，No.1，1980，pp.1-1
發(fā)明內容于是，本發(fā)明是鑒于上述問題而進行的，其目的在于提供可以提高電涌耐壓的半導體技術。
本發(fā)明的半導體器件具備第1導電類型的半導體襯底；在上述半導體襯底上設置的第2導電類型的半導體層；從上述半導體層的上表面延伸至它與上述半導體襯底的界面，在上述半導體層內部設置的、用于劃分出RESURF隔離區(qū)的上述第1導電類型的第1雜質區(qū)；從上述半導體層的上表面至少延伸至它與上述半導體襯底的界面附近、在上述RESURF隔離區(qū)內的上述半導體層內部與上述第1雜質區(qū)連接而設置的，與上述第1雜質區(qū)一起在上述RESURF隔離區(qū)內劃分出溝槽隔離區(qū)的第1溝槽隔離結構；在上述RESURF隔離區(qū)內，并且在上述溝槽隔離區(qū)外的上述半導體層中設置的半導體元件；以及第1 MOS晶體管，上述第1 MOS晶體管具有在上述溝槽隔離區(qū)內的上述半導體層的上表面內設置的、用于與漏電極連接的上述第2導電類型的第2雜質區(qū)；在上述第1雜質區(qū)與上述第2雜質區(qū)之間的上述半導體層的上表面內設置的上述第1導電類型的第3雜質區(qū)；以及在上述第3雜質區(qū)的上表面內設置的上述第2導電類型的第1源區(qū)，上述半導體器件還具備在上述第2雜質區(qū)的下方、在上述半導體層與上述半導體襯底的界面處設置的，濃度比上述半導體層的高的上述第2導電類型的掩埋雜質區(qū)。


圖1是示出本發(fā)明實施例1的半導體器件的結構的方框圖。
圖2是示出本發(fā)明實施例1的半導體器件的結構的平面圖。
圖3是示出本發(fā)明實施例1的半導體器件的結構的剖面圖。
圖4是示出本發(fā)明實施例1的半導體器件的結構的平面圖。
圖5是示出本發(fā)明實施例1的溝槽隔離結構的制造方法的剖面圖。
圖6是示出本發(fā)明實施例1的溝槽隔離結構的制造方法的剖面圖。
圖7是示出本發(fā)明實施例1的溝槽隔離結構的制造方法的剖面圖。
圖8是示出本發(fā)明實施例1的溝槽隔離結構的制造方法的剖面圖。
圖9是示出本發(fā)明實施例1的溝槽隔離結構的剖面圖。
圖10是示出本發(fā)明實施例1的溝槽隔離結構的剖面圖。
圖11是示出本發(fā)明實施例1的溝槽隔離結構的剖面圖。
圖12是示出本發(fā)明實施例1的半導體器件的結構的剖面圖。
圖13是示出本發(fā)明實施例1的半導體器件的結構的平面圖。
圖14是示出本發(fā)明實施例2的半導體器件的結構的剖面圖。
圖15是示出本發(fā)明實施例2的半導體器件的結構的平面圖。
圖16是示出本發(fā)明實施例1的半導體器件的結構的平面圖。
圖17是示出本發(fā)明實施例3的半導體器件的結構的平面圖。
圖18是示出本發(fā)明實施例3的半導體器件的結構的剖面圖。
圖19是示出本發(fā)明實施例3的半導體器件的結構的剖面圖。
圖20是示出本發(fā)明實施例4的溝槽隔離結構8a的剖面圖。
圖21是示出本發(fā)明實施例4的溝槽隔離結構8a的制造方法的剖面圖。
圖22是示出本發(fā)明實施例4的溝槽隔離結構8a的制造方法的剖面圖。
圖23是示出溝槽隔離結構的絕緣膜之間的距離與漏泄電流的關系的曲線圖。
圖24是示出本發(fā)明實施例5的試驗結構53的平面圖。
圖25是示出本發(fā)明實施例5的制造工藝評價方法的流程圖。
圖26是示出本發(fā)明實施例6的半導體器件的結構的剖面圖。
圖27是示出本發(fā)明實施例6的半導體器件的結構的平面圖。
圖28是示出本發(fā)明實施例6的半導體器件的結構的剖面圖。
圖29是示出本發(fā)明實施例6的半導體器件的制造方法的剖面圖。
圖30是示出本發(fā)明實施例6的半導體器件的制造方法的剖面圖。
圖31是示出本發(fā)明實施例7的半導體器件的結構的平面圖。
圖32是示出本發(fā)明實施例7的半導體器件的結構的平面圖。
圖33是示出本發(fā)明實施例7的半導體器件的結構的剖面圖。
圖34是示出本發(fā)明實施例8的半導體器件的結構的平面圖。
圖35是示出本發(fā)明實施例8的半導體器件的結構的剖面圖。
圖36是示出本發(fā)明實施例8的半導體器件的制造方法的剖面圖。
圖37是示出本發(fā)明實施例8的半導體器件的制造方法的剖面圖。
圖38是示出本發(fā)明實施例8的半導體器件的制造方法的剖面圖。
圖39是示出本發(fā)明實施例8的半導體器件的制造方法的剖面圖。
圖40是示出本發(fā)明實施例8的半導體器件的制造方法的剖面圖。
具體實施例方式
實施例1圖1是示出本發(fā)明實施例1的半導體器件100的結構的方框圖。本發(fā)明實施例1的半導體器件100是利用RESURF效應實現(xiàn)高耐壓的高耐壓IC(HVIC)，例如具有驅動以“圖騰柱”方式連接的2個IGBT(絕緣柵型雙極晶體管)中的高電位側的IGBT的功能。
如圖1所示，本發(fā)明實施例1的半導體器件100具備接口電路101(以下稱“I/F電路101”)；脈沖發(fā)生電路102；高耐壓的nMOS晶體管103、104；以及控制電路105。
I/F電路101對從半導體器件100的外部輸入的信號HIN進行波形整形后輸出至脈沖發(fā)生電路102。脈沖發(fā)生電路102根據(jù)波形整形后的信號HIN的下降和上升分別生成脈沖信號P1、P2，對nMOS晶體管103的柵極施加脈沖信號P1，對nMOS晶體管104的柵極施加脈沖信號P2。然后，nMOS晶體管103、104根據(jù)脈沖信號P1、P2分別導通/關斷。為了將nMOS晶體管103、104中的功耗(發(fā)熱)抑制到最低程度，脈沖信號P1、P2是數(shù)百ns左右的窄脈沖寬度的信號。
從半導體器件100的外部對I/F電路101和脈沖發(fā)生電路102兩者施加電源電位VCC和接地電位GND，使其以它們作為電源進行工作。另外，對nMOS晶體管103、104各自的源施加接地電位GND。另外，電源電位VCC例如設定為+15V。
控制電路105具備電阻106、107；聯(lián)鎖電路108；RS觸發(fā)電路109；pMOS晶體管110；以及nMOS晶體管111。
從半導體器件100的外部對pMOS晶體管110的源施加高電位的電位VB。另外，分別經電阻106、107對nMOS晶體管103、104的漏也施加電位VB。
對聯(lián)鎖電路108輸入nMOS晶體管103的漏電位V1和nMOS晶體管104的漏電位V2。聯(lián)鎖電路108根據(jù)漏電位V1、V2分別生成信號S、R，對RS觸發(fā)電路109的置位輸入端輸入信號S，對其復位輸入端輸入信號R。
當對RS觸發(fā)電路109的復位輸入端和置位輸入端兩者皆輸入高電平的信號時，通常RS觸發(fā)電路109的輸出不穩(wěn)定。聯(lián)鎖電路108具有防止此種不穩(wěn)定的功能。
RS觸發(fā)電路109將其輸出作為信號Q輸入至pMOS晶體管110的柵極和nMOS晶體管111的柵極。于是，pMOS晶體管110和nMOS晶體管111各自根據(jù)信號Q導通/關斷。
pMOS晶體管110的漏與nMOS晶體管111的漏相互連接，其連接點的電位作為信號HO輸出到半導體器件100的外部。另外，從半導體器件100的外部對nMOS晶體管111的源施加電位VS。
電位VB、VS例如為數(shù)百伏特的電位，將以電位VS作為基準時的電位VB例如設定為+15V。對聯(lián)鎖電路108和RS觸發(fā)電路109施加電位VB、VS，使其以它們作為電源進行工作。
從半導體器件100輸出的信號HO例如被輸入到以“圖騰柱”方式連接并插入在例如數(shù)百伏特的高電位與接地電位之間的2個IGBT(未圖示)中高電位側的IGBT的柵極，該IGBT根據(jù)信號HO而導通/關斷。另外，還對高電位側的IGBT的發(fā)射極施加電位VS。
下面說明本實施例1的半導體器件100的工作。當信號HIN上升時，脈沖發(fā)生電路102輸出脈沖信號P2。當脈沖信號P2施加至nMOS晶體管104的柵極時，nMOS晶體管104導通，電流流過電阻107，在電阻107上產生電壓降。其結果是漏電位V2改變，在電位VB與漏電位V2之間產生電位差。這樣，脈沖信號P2向高電位側進行電平移位。
當聯(lián)鎖電路108檢測到漏電位V2的變化時，將低電平的信號R輸出至RS觸發(fā)電路109的復位輸入端，將高電平的信號S輸出至其置位輸入端。據(jù)此，作為RS觸發(fā)電路109的輸出的信號Q成為低電平，pMOS晶體管110導通，nMOS晶體管111關斷，高電平的信號HO輸出到半導體器件100的外部。于是，高電位側的IGBT被信號HO接通。
另一方面，當信號HIN下降時，脈沖發(fā)生電路102輸出脈沖信號P1。當脈沖信號P1施加至nMOS晶體管103的柵極時，nMOS晶體管103導通，電流流過電阻106，在電阻106上產生電壓降。其結果是漏電位V1改變，在電位VB與漏電位V1之間產生電位差。這樣一來，脈沖信號P1向高電位側進行電平移位。
當聯(lián)鎖電路108檢測到漏電位V1的變化時，將低電平的信號S輸出至RS觸發(fā)電路109的置位輸入端，將高電平的信號R輸出至其復位輸入端。據(jù)此，作為RS觸發(fā)電路109的輸出的信號Q成為高電平，pMOS晶體管110關斷，nMOS晶體管111導通，低電平的信號HO輸出到半導體器件100的外部。于是，高電位側的IGBT被信號HO關斷。
這樣，本實施例1的半導體器件100可以控制高電位側的IGBT的開關工作。
其次，說明半導體器件100的結構。圖2是示出本發(fā)明實施例1的半導體器件100的結構的平面圖，圖3是圖2的沿箭頭線D-D的剖面圖。另外，為說明方便起見，在圖2中省略了比圖3中的n-半導體層2靠上方的結構(含隔離絕緣膜10)。
如圖2、3所示，在p-半導體襯底1上設置了n-半導體層2。n-半導體層2例如是由硅構成的外延層。在n-半導體層2的上表面例如形成由氧化硅膜構成的隔離絕緣膜10。p雜質區(qū)3從n-半導體層2的上表面延伸至它與p-半導體襯底1的界面，設置在n-半導體層2內部。p雜質區(qū)3包圍n-半導體層2的一部分，在n-半導體層2中劃分出設置了上述nMOS晶體管103和控制電路105的RESURF隔離區(qū)A。
從n-半導體層2的上表面延伸至它與p-半導體襯底1的界面，在RESURF隔離區(qū)A內的n-半導體層2內設置了溝槽隔離結構8a。溝槽隔離結構8a與p雜質區(qū)3連接，它與p雜質區(qū)3一起包圍RESURF隔離區(qū)A內的n-半導體層2的一部分。這樣，以p雜質區(qū)3和溝槽隔離結構8a在RESURF隔離區(qū)A內的n-半導體層2中劃分出設置了nMOS晶體管103的溝槽隔離區(qū)B。另外，在RESURF隔離區(qū)A中的溝槽隔離區(qū)B以外的區(qū)域配置了控制電路105，稱該區(qū)域為“控制電路形成區(qū)C”。
從n-半導體層2的上表面延伸至它與p-半導體襯底1的界面，在RESURF隔離區(qū)A內的n-半導體層2內設置了溝槽隔離結構8b。溝槽隔離結構8b沿RESURF隔離區(qū)A的周邊延伸，其表面中的從n-半導體層2的上表面露出的部分以外的部分被p雜質區(qū)3包圍。還有，溝槽隔離結構8b與溝槽隔離結構8a連接。
溝槽隔離結構8a由導電膜8aa和絕緣膜8ab構成，溝槽隔離結構8b由導電膜8ba和絕緣膜8bb構成。導電膜8aa、8ba相互連接，分別例如由多晶硅構成。于是，各導電膜8aa、8ba從n-半導體層2的上表面延伸至它與p-半導體襯底1的界面，設置在n-半導體層2內部。
絕緣膜8ab覆蓋導電膜8aa的表面中從n-半導體層2的上表面露出的部分以外的，即掩埋在n-半導體層2和p-半導體襯底1中的表面。絕緣膜8bb覆蓋導電膜8ba的表面中從n-半導體層2的上表面露出的部分以外的部分。絕緣膜8ab、8bb相互連結，分別例如由氧化硅膜構成。
在控制電路形成區(qū)C中，在n-半導體層2與p-半導體襯底1的界面處有選擇地設置了n+掩埋雜質區(qū)20，在n+掩埋雜質區(qū)20的上方的n-半導體層2的上表面內相互鄰接地設置了具有作為控制電路105的電阻106的功能的p+雜質區(qū)30和n+雜質區(qū)31。在圖3中，示出了控制電路105中構成聯(lián)鎖電路108所具有的CMOS晶體管的nMOS晶體管QN和pMOS晶體管QP。
在控制電路形成區(qū)C中的n-半導體層2的內部，從n-半導體層2的上表面延伸至n+掩埋雜質區(qū)20，形成了溝槽隔離結構21，借助于該溝槽隔離結構21，p+雜質區(qū)30和n+雜質區(qū)31、nMOS晶體管QN、pMOS晶體管QP相互隔離。
溝槽隔離結構21由導電膜21a和絕緣膜21b構成。導電膜21a從n-半導體層2的上表面延伸至n+掩埋雜質區(qū)20，設置在n-半導體層2內部。絕緣膜21b包圍導電膜21a的表面中從n-半導體層2的上表面露出的部分以外的部分。
在n+掩埋雜質區(qū)20的上方的n-半導體層2的上表面內設置了p阱區(qū)22，在這里形成nMOS晶體管QN。在p阱區(qū)22的上表面內設置了分別具有作為nMOS晶體管QN的源區(qū)和漏區(qū)的功能的n+雜質區(qū)23、24。在被n+雜質區(qū)23、24夾持的p阱區(qū)22的上方設置了柵電極26。隔著隔離絕緣膜10在n+雜質區(qū)23的鄰側配置了設置在p阱區(qū)22的上表面內的p+雜質區(qū)25。
隔著溝槽隔離結構21在nMOS晶體管QN的鄰側配置了pMOS晶體管QP。在n+掩埋雜質區(qū)20的上方的n-半導體層2的上表面內設置了分別具有作為pMOS晶體管QP的源區(qū)和漏區(qū)的功能的p+雜質區(qū)33、34。在被p+雜質區(qū)33、34夾持的n-半導體層2的上方設置了柵電極36。隔著隔離絕緣膜10在p+雜質區(qū)33的鄰側配置了設置在n-半導體層2上表面內的n+雜質區(qū)35。另外，溝槽隔離結構21的上表面被隔離絕緣膜10覆蓋。
在溝槽隔離區(qū)B內的n-半導體層2的上表面內設置了n+雜質區(qū)7。在n+雜質區(qū)7與p雜質區(qū)3之間的n-半導體層2的上表面內設置了p+雜質區(qū)6。在p+雜質區(qū)6的上表面內設置了作為n+雜質區(qū)的nMOS晶體管103的源區(qū)5。在p+雜質區(qū)6與n+雜質區(qū)7之間的n-半導體層2和n+雜質區(qū)7具有作為nMOS晶體管103的漏區(qū)的功能。在n+雜質區(qū)7的下方的n-半導體層2與p-半導體襯底1的界面處有選擇地設置了n+掩埋雜質區(qū)4。n+掩埋雜質區(qū)4的雜質濃度比n-半導體層2的高。
在p+雜質區(qū)6與n+雜質區(qū)7之間的n-半導體層2上隔著隔離絕緣膜10設置了MOS晶體管103的柵電極9和場電極12a～12c。柵電極9和場電極12a～12c沿從p+雜質區(qū)6朝向n+雜質區(qū)7的方向依次配置，場電極12a、12b沿RESURF隔離區(qū)A的周邊延伸。
柵電極9以不接觸的方式覆蓋p+雜質區(qū)6的端部，對其施加柵電位。場電極12c與n+雜質區(qū)7的端部接觸。場電極12a、12b是與周圍絕緣的浮置電極，它們插在柵電極9與場電極12c中間，借助于與它們的靜電耦合，起到了減緩由nMOS晶體管103的源與漏之間的電位差引起的n-半導體層2的上表面處的電場的作用。
在p+雜質區(qū)30與n+雜質區(qū)7之間的n-半導體層2上隔著隔離絕緣膜10設置了場電極13。圖4是放大示出圖1的溝槽隔離區(qū)B附近的平面圖。在圖4中示出了位于n-半導體層2的上方的結構中的場電極13、在其上方配置的布線15、柵電極9、漏電極14。另外，圖4的沿箭頭線E-E的剖面結構示于圖3的左半部分。
如圖3、4所示，場電極13位于p+雜質區(qū)30與n+雜質區(qū)7之間的溝槽隔離結構8a的上方，與n+雜質區(qū)7的端部接觸。據(jù)此，場電極13與溝槽隔離區(qū)B內的n-半導體層2電連接。
柵電極9和場電極12a～12c、13例如由多晶硅構成。溝槽隔離結構8a、8b和p雜質區(qū)3的上表面被隔離絕緣膜10覆蓋。
以覆蓋n-半導體層2，隔離絕緣膜10，柵電極9、26、36，以及場電極12a～12c、13的方式形成了絕緣膜18。以分別貫通絕緣膜18的方式設置了與p+雜質區(qū)6和源區(qū)5接觸的nMOS晶體管103的源電極11、與n+雜質區(qū)7接觸的nMOS晶體管103的漏電極14。
以貫通絕緣膜18的方式設置了與p+雜質區(qū)30的一個端部接觸的電極16，以布線15與漏電極14連接。布線15例如由鋁構成，位于場電極13的上方。
以貫通絕緣膜18的方式設置了與p+雜質區(qū)30的另一個端部和n+雜質區(qū)31接觸的電極17。以貫通絕緣膜18的方式設置了分別與p+雜質區(qū)25和n+雜質區(qū)23、24接觸的電極29、28、27，以貫通絕緣膜18的方式設置了分別與n+雜質區(qū)35和p+雜質區(qū)33、34接觸的電極39、38、37。
源電極11，漏電極14，電極16、17、27～29、37～39例如由鋁構成。另外，為避免圖面繁雜，在圖3中以包含在絕緣膜18中的方式示出了nMOS晶體管103的柵絕緣膜、控制電路105的nMOS晶體管QN和pMOS晶體管QP的柵絕緣膜。
以覆蓋源電極11，漏電極14，電極16、17、27～29、37～39和絕緣膜18的方式設置了絕緣膜40。
另外，雖未圖示，但在RESURF隔離區(qū)A以外的n-半導體層2上設置了本實施例1的半導體器件100所具備的nMOS晶體管103和控制電路105以外的構成要素，即I/F電路101、脈沖發(fā)生電路102和nMOS晶體管104。
對電極17施加電位VB。當對柵電極9施加正電位時，nMOS晶體管103處于開態(tài)，在p+雜質區(qū)30中流過的電流引起電極17與布線15之間的電位差。通過檢測該電位差，施加至柵電極9的邏輯信號，即脈沖信號P1向高電位側進行電平移位。
在本實施例1的半導體器件100中，當對電極17和p-半導體襯底1分別施加電位VB和接地電位GND時，由于RESURF效應，耗盡層從p雜質區(qū)3朝向控制電路105的方向延伸。其結果是沿RESURF隔離區(qū)A的周邊形成耗盡層，控制電路105被該耗盡層包圍。由此實現(xiàn)了高耐壓的控制電路105。
另外，在溝槽隔離區(qū)B中，在p雜質區(qū)3與n+掩埋雜質區(qū)4之間的n-半導體層2上大體在整個區(qū)域中形成了耗盡層。由此實現(xiàn)了高耐壓的nMOS晶體管103。
其次，說明溝槽隔離結構8a、8b、21的形成方法。由于溝槽隔離結構8a、8b、21的形成方法相互相同，所以作為代表，參照圖5～7對溝槽隔離結構8a的形成方法進行說明。圖5～7是將與圖3所示的n+掩埋雜質區(qū)4與20之間的區(qū)域相當?shù)牟糠址糯笫境龅钠拭鎴D。
首先，如圖5所示，用各向異性刻蝕法形成從n-半導體層2的上表面刻入n-半導體層2、抵達n-半導體層2與p-半導體襯底1的界面的溝槽8ac。然后，如圖6所示，對溝槽8ac的內壁和n-半導體層2的上表面進行氧化，在溝槽8ac的內表面和n-半導體層2的上表面形成絕緣膜材料8ad。接著，在絕緣膜材料8ad上形成充填溝槽8ac的導電材料8ae。另外，導電材料8ae例如由多晶硅構成。
接著，除掉比溝槽8ac靠上方的絕緣膜材料8ad和導電材料8ae。由此，如圖7所示，完成了具有由多晶硅構成的導電膜8aa和由氧化硅膜構成的絕緣膜8ab的溝槽隔離結構8a。其后，在溝槽隔離結構8a的上表面和n-半導體層2的上表面上形成隔離絕緣膜10。
這樣，按照本實施例1的半導體器件100，在被p雜質區(qū)3劃分出的一個RESURF隔離區(qū)A內設置了nMOS晶體管103和控制電路105。因此，在nMOS晶體管103與控制電路105的電阻106相互連接時，高電位的布線15不通過p雜質區(qū)3的上方。其結果是，不妨礙由RESURF效應產生的n-半導體層2中的耗盡層的展寬，可以維持在設計之初所保證的耐壓。
另外，由于nMOS晶體管103在被p雜質區(qū)3和溝槽隔離結構8a包圍的溝槽隔離區(qū)B中形成，所以形成nMOS晶體管103的n-半導體層2與形成控制電路105的n-半導體層2相互絕緣。因此，能夠抑制nMOS晶體管103的源-漏間電流向控制電路形成區(qū)C中的n-半導體層2漏泄，能夠防止施加電位VB的電極17與nMOS晶體管103的漏電極14短路。其結果是，能夠使施加于nMOS晶體管103的柵電極9的脈沖信號P1可靠地向高電位側進行電平移位。
還有，由于在與漏電極14連接的n+雜質區(qū)7的下方形成了濃度比n-半導體層2的高的n+掩埋雜質區(qū)4，所以提高了對漏電極14施加高電位時的電涌耐壓。
另外，在本實施例1中，由于在溝槽隔離結構8a與布線15之間設置了場電極13，所以從布線15向溝槽隔離結構8a輻射的電場被屏蔽。其結果是，能夠抑制來自布線15的電場引起的耐壓降低。
還有，在本實施例1中，溝槽隔離結構8a、8b、21由導電膜和絕緣膜構成，但也可以只由絕緣膜構成。現(xiàn)舉溝槽隔離結構8a為例說明這時的形成方法。圖8與圖5～7一樣，是將與圖3所示的n+掩埋雜質區(qū)4與20之間的區(qū)域相當?shù)牟糠址糯笫境龅钠拭鎴D。
首先，如參照圖5說明的那樣，形成溝槽8ac。然后，在n-半導體層2上形成充填溝槽8ac的絕緣膜45。另外，絕緣膜45例如是氧化硅膜。據(jù)此，形成由絕緣膜45構成的溝槽隔離結構8a，同時形成由絕緣膜45構成的隔離絕緣膜10。
另外，在本實施例1中以從n-半導體層2的上表面抵達n-半導體層2與p-半導體襯底1的界面的方式形成了溝槽隔離結構8a，但溝槽隔離結構8a也可如圖9所示，并非必須抵達p-半導體襯底1。
當如圖9所示，溝槽隔離結構8a不抵達p-半導體襯底1時，由于nMOS晶體管103的源-漏間電流46的一部分漏泄至控制電路形成區(qū)C的n-半導體層2中，所以nMOS晶體管103導通時的電極17與漏電極14的電位差，亦即電位VB與漏電位V1的電位差減小。
但是，如果溝槽隔離結構8a延伸至n-半導體層2與p-半導體襯底1的界面附近，由于漏泄電流的電流路徑變窄，該部分的寄生電阻大，所以由漏泄電流引起的電極17與漏電極14之間的電位差的減少可以忽略不計。換言之，使溝槽隔離結構8a下方的端部接近于n-半導體層2與p-半導體襯底1的界面，達到漏泄電流引起的電極17與漏電極14之間的電位差的減少幾乎不對半導體器件的工作產生影響的程度。具體地說，將溝槽隔離結構8a下方的端部與p-半導體襯底1的上表面的距離設定成使電極17與漏電極14之間的電位差不低于檢測該電位差的聯(lián)鎖電路108的閾值。另外，以后稱nMOS晶體管103的源-漏間電流46為“MOS電流46”。
這樣，由于溝槽隔離結構8a只要至少延伸至n-半導體層2與p-半導體襯底1的界面附近即可，所以在形成溝槽隔離結構8a時設置的上述溝槽8ac不一定必須抵達p-半導體襯底1，只要從n-半導體層2的上表面至少延伸至n-半導體層2與p-半導體襯底1的界面附近即可。
另一方面，如圖10所示，在溝槽隔離結構8a形成得比p-半導體襯底1的上表面深，甚至于比n+掩埋雜質區(qū)4、20的下限充分深時，出現(xiàn)以下的問題。
當對p-半導體襯底1和n-半導體層2分別施加接地電位GND和電位VB時，在p-半導體襯底1中也形成耗盡層。圖10中的虛線47表示耗盡層的端部。當溝槽隔離結構8a下方的端部處于比耗盡層端部深的位置時，該溝槽隔離結構8a下方的端部與p-半導體襯底1同電位，即為接地電位GND。因此，容易通過溝槽隔離結構8a中的導電膜8aa側面上的絕緣膜8ab、導電膜8aa、導電膜8aa底面上的絕緣膜8ab，在n-半導體層2與p-半導體襯底1之間流過漏泄電流。在圖10中將該漏泄電流的路徑作為電流路徑44示出。
于是，由于導電膜8aa由多晶硅構成，其電導率比由氧化硅膜構成的絕緣膜8ab的高很多，所以對p-半導體襯底1與n-半導體層2之間的絕緣性在實質上得以維持依賴于導電膜8aa側面上的絕緣膜8ab和導電膜8aa底面上的絕緣膜8ab。另外，在圖10中，用電容器44a等效地表示由n-半導體層2、導電膜8aa和位于它們之間的絕緣膜8ab構成的靜電電容，用電容器44b等效地表示由導電膜8aa、p-半導體襯底1和位于它們之間的絕緣膜8ab構成的靜電電容。
例如，設定電位VB為600V，當對n-半導體層2施加600V時，則對維持p-半導體襯底1與n-半導體層2之間的絕緣性的一方的絕緣膜8ab施加了300V的電位。為了確保對該電位的絕緣強度，最低需要300nm厚的絕緣膜8ab。另外，當考慮長時間的可靠性時，要求厚度為此值2倍以上的絕緣膜8ab。
在因晶片處理方面的限制，難以在上述溝槽8ac的內表面形成厚的絕緣膜8ab時，半導體器件100的耐壓性能由絕緣膜8ab的絕緣強度決定，難于實現(xiàn)可耐1000V以上的電位的半導體器件100。
因此，最好如圖11所示，將溝槽隔離結構8a下方的端部位置設定在比n+掩埋雜質區(qū)4、20的下限淺的位置上。借助于如此進行設定，溝槽隔離結構8a下方的端部容易進入耗盡層。由于耗盡層內的p-半導體襯底1具有電位梯度，所以在n-半導體層2與溝槽隔離結構8a的下方的端部難以產生上述那樣的電位差。因此，無需增加絕緣膜8ab的膜厚就能容易地使半導體器件100高耐壓化。
另外，在本實施例1中，場電極13與溝槽隔離區(qū)B中的n-半導體層2電連接，但也可以如圖12所示，代之以用與周圍絕緣的浮置電極，即以浮置方式構成場電極13。另外，也可以不將場電極13與溝槽隔離區(qū)B中的n-半導體層2電連接，而將其與控制電路形成區(qū)C中的n-半導體層2電連接。具體地說，如圖13所示，以貫通絕緣膜18的方式設置與在布線15和溝槽隔離結構8a之間設置的場電極13接觸的電極42，以在絕緣膜18上設置的布線43使電極42與電極17連接。另外，電極42和布線43兩者例如都由鋁構成。據(jù)此，場電極13與控制電路形成區(qū)C中的n-半導體層2電連接。
在圖12、13所示的結構中，從布線15向溝槽隔離結構8a輻射的電場也被屏蔽，可以抑制來自布線15的電場引起的耐壓降低。
另外，在本實施例1中設置了沿RESURF隔離區(qū)A的周邊延伸的溝槽隔離結構8b，但是，借助于使溝槽隔離結構8a與p雜質區(qū)3聯(lián)結在一起也能夠使溝槽隔離區(qū)B內的n-半導體層2與控制電路形成區(qū)C內的n-半導體層2相互絕緣，因而也可以不設置溝槽隔離結構8b。
實施例2圖14是示出本發(fā)明實施例2的半導體器件的結構的剖面圖，圖15示出了它的平面圖。圖14是在與圖2的箭頭線D-D相當?shù)奈恢锰幍钠拭鎴D。在圖15中省略了柵電極9以外的比n-半導體層2靠上方的結構(含隔離絕緣膜10)。圖15的沿箭頭線F-F的剖面結構示于圖14的左半部分。
本實施例2的半導體器件在上述實施例1的半導體器件100中還設置了溝槽隔離結構8c、8d。
如圖14、15所示，在溝槽隔離結構8a與n+掩埋雜質區(qū)4之間的n-半導體層2的內部，與溝槽隔離結構8a相隔規(guī)定的距離從n-半導體層2的上表面延伸至它與p-半導體襯底1的界面設置了溝槽隔離結構8c。然后，在溝槽隔離結構8a與n+掩埋雜質區(qū)20之間的n-半導體層2的內部，與溝槽隔離結構8a相隔規(guī)定的距離從n-半導體層2的上表面延伸至它與p-半導體襯底1的界面設置了溝槽隔離結構8d。
溝槽隔離結構8c、8d與p雜質區(qū)3連接，它們與溝槽隔離結構8a和p雜質區(qū)3一起在n-半導體層2中劃分出形成了nMOS晶體管103的溝槽隔離區(qū)B。
溝槽隔離結構8c由導電膜8ca和絕緣膜8cb構成，溝槽隔離結構8d由導電膜8da和絕緣膜8db構成。各導電膜8ca、8da例如由多晶硅構成，從n-半導體層2的上表面延伸至它與p-半導體襯底1的界面，設置在n-半導體層2內部。絕緣膜8cb覆蓋導電膜8ca的表面中的掩埋在n-半導體層2和p-半導體襯底1中的表面，絕緣膜8db覆蓋導電膜8da的表面中掩埋在n-半導體層2和p-半導體襯底1中的表面。絕緣膜8cb、8db例如由氧化硅膜構成。其他結構由于與實施例1的半導體器件100的相同，故省略其說明。
如上所述，在本實施例2的半導體器件中，由于溝槽隔離結構8a、8c、8d形成多重結構，所以nMOS晶體管103的源-漏間的電流更難于向控制電路形成區(qū)C中的n-半導體層2漏泄。因此，能夠更可靠地使施加于nMOS晶體管103的柵電極9的脈沖信號P1向高電位側進行電平移位。
實施例3在上述實施例1中，當要進一步提高半導體器件100的耐壓性能時，施加了接地電位GND的p雜質區(qū)3與施加了高電位的n+雜質區(qū)7之間的絕緣性往往成了問題。下面參照圖16對此問題進行說明。
圖16是示出實施例1的半導體器件100的結構的平面圖，示出了從圖4所示的結構中略去場電極13、布線15、漏電極14的記述的結構。
如上所述，當對n+雜質區(qū)7和p雜質區(qū)3分別施加高電位和接地電位GND時，在p雜質區(qū)3與n+掩埋雜質區(qū)4之間的n-半導體層2的大體整個區(qū)域中形成耗盡層。因此，容易通過溝槽隔離結構8a的線狀部分80a和與其連接的溝槽隔離結構8b在n+雜質區(qū)7與p雜質區(qū)3之間流過漏泄電流。在圖16中將該漏泄電流的路徑作為電流路徑48示出。
這里，如圖16所示，線狀部分80a從p雜質區(qū)3沿由源區(qū)5指向n+雜質區(qū)7的方向延伸。換言之，在從p雜質區(qū)3向接近于n+雜質區(qū)7的方向延伸。于是，溝槽隔離結構8a具有將溝槽隔離區(qū)B中的n-半導體層2夾在其間的互相相向的2個線狀部分80a。
線狀部分80a的導電膜8aa與溝槽隔離結構8b的導電膜8ba相互連接，導電膜8aa，8ba的電導率比絕緣膜8ab，8bb的高很多。因此，對n+雜質區(qū)7與p雜質區(qū)3之間的絕緣性得以維持在實質上依賴于線狀部分80a中的導電膜8aa側面上的絕緣膜8ab和導電膜8ba側面上的絕緣膜8bb。另外，在圖16中，用電容器48a等效地表示由n-半導體層2、導電膜8aa和位于它們之間的絕緣膜8ab構成的靜電電容，用電容器48b等效地表示由導電膜8ba、p雜質區(qū)3和位于它們之間的絕緣膜8bb構成的靜電電容。
因此，當如在實施例1中說明過的那樣，例如對n-半導體層2施加600V的高電位時，需要非常厚的絕緣膜8ab、8bb。在因晶片處理方面的限制，難以形成厚的絕緣膜8ab、8bb時，則難以實現(xiàn)高耐壓的半導體器件100。
于是，在本實施例3中提出了提高p雜質區(qū)3與n+雜質區(qū)7之間的絕緣性的技術。
圖17是示出本實施例3的半導體器件的結構的平面圖，圖18是圖17的沿箭頭線G-G的剖面圖。本實施例3的半導體器件是將上述實施例1的半導體器件中溝槽隔離結構8a的線狀部分80a形成為虛線狀。以下進行具體說明。另外，圖17是省略了柵電極9以外的比n-半導體層2靠上方的結構(含隔離絕緣膜10)的圖。
如圖17、18所示，在溝槽隔離結構8a的線狀部分80a中導電膜8aa被分割成多個，它們相互分離地設置。然后，對每一個導電膜8aa設置了覆蓋導電膜8aa的表面中的、掩埋在n-半導體層2和p-半導體襯底1中的表面的絕緣膜8ab。另外，在相鄰的絕緣膜8ab中，一個絕緣膜8ab的與導電膜8aa相反一側的側面與同其相向的另一個絕緣膜8ab的與導電膜8aa相反一側的側面互相相隔規(guī)定的距離d。
這樣，按照本實施例3的半導體器件，溝槽隔離結構8a的線狀部分80a包含相互分離的多個導電膜8aa，并且各導電膜8aa的掩埋在n-半導體層2中的表面被絕緣膜8ab覆蓋。因此，容易通過線狀部分80a流動的、n+雜質區(qū)7與p雜質區(qū)3之間的漏泄電流通過在各導電膜8aa上設置的絕緣膜8ab而流動。因此，與如實施例1的半導體器件100那樣的不將線狀部分80a的導電膜8aa分割的情形相比，該漏泄電流所通過的絕緣膜8ab的個數(shù)增多。其結果是，在n+雜質區(qū)7與p雜質區(qū)3之間的漏泄電流的路徑上除等效地存在上述電容器48a、48b外，還等效地存在相互串聯(lián)連接的多個電容器。因此，漏泄電流難以流動，提高了n+雜質區(qū)7與p雜質區(qū)3之間的絕緣性，容易實現(xiàn)更加高耐壓的半導體器件。
在本實施例3中，線狀部分80a中的相鄰的絕緣膜8ab隔開距離d，相互分離。因此，如圖17所示，MOS電流46的一部分46a通過相鄰的絕緣膜8ab之間的間隙漏泄至控制電路形成區(qū)C中的n-半導體層2。因此，nMOS晶體管103導通時的電極17與漏電極14的電位差減小。于是，將相鄰的絕緣膜8ab的距離d的值設定成使該電位差的減小幾乎不對半導體器件的工作產生影響。另外，以下將漏泄至控制電路形成區(qū)C中的n-半導體層2的MOS電流46的一部分46a稱為“漏泄電流46a”。
在本實施例3中，雖然將實施例1的溝槽隔離結構8a部分地形成虛線狀，但也可以將圖15所示的實施例2溝槽隔離結構8a、8c、8d分別部分地形成為虛線狀。圖19是示出這種場合的實施例3的半導體器件的結構的平面圖。
如圖19所示，溝槽隔離結構8a與圖17所示的溝槽隔離結構8a相同，部分地形成為虛線狀。然后，在溝槽隔離結構8c的線狀部分80c中，導電膜8ca被分割成多個，它們被相互分離地設置。另外，在溝槽隔離結構8d的線狀部分80d中，導電膜8da被分割成多個，它們被相互分離地設置。
這里，線狀部分80c與線狀部分80a相同，在從p雜質區(qū)3向接近于n+雜質區(qū)7的方向延伸。于是，溝槽隔離結構8c具有將溝槽隔離區(qū)B中的n-半導體層2夾在其間的互相相向的2個線狀部分80c。另外，線狀部分80d與線狀部分80a、c相同，在從p雜質區(qū)3向接近于n+雜質區(qū)7的方向延伸。于是，溝槽隔離結構8d具有將溝槽隔離區(qū)B中的n-半導體層2夾在其間的互相相向的2個線狀部分80d。
在溝槽隔離結構8c的線狀部分80c中，對每一個導電膜8ca設置了覆蓋導電膜8ca的表面中的、掩埋在n-半導體層2和p-半導體襯底1中的表面的絕緣膜8cb。于是，在相鄰的絕緣膜8cb中，一個絕緣膜8cb的與導電膜8ca相反一側的側面與同其相向的另一個絕緣膜8cb的與導電膜8ca相反一側的側面互相相隔規(guī)定的距離d。
在溝槽隔離結構8d的線狀部分80d中，對每一個導電膜8da設置了覆蓋導電膜8da的表面中的、掩埋在n-半導體層2和p-半導體襯底1中的表面的絕緣膜8db。于是，在相鄰的絕緣膜8db中，一個絕緣膜8db的與導電膜8da相反一側的側面與同其相向的另一個絕緣膜8db的與導電膜8da相反一側的側面互相相隔規(guī)定的距離d。
這樣，在上述實施例2的半導體器件中，通過將溝槽隔離結構8a、8c、8d的一部分分別形成為虛線狀，減小了漏泄電流46a。其理由是為使MOS電流46漏泄至控制電路形成區(qū)C中的n-半導體層2，不僅必須通過絕緣膜8ab之間的間隙，而且還必須通過絕緣膜8cb之間的間隙和絕緣膜8db之間的間隙，因而漏泄電流46a的路徑的電阻值增加。因此，可以將距離d的值設定為比圖17所示的半導體器件的大，因而提高了距離d的設計自由度。
另外，如上所述，在將溝槽隔離結構8a、8c、8d一部分分別形成為虛線狀時，可以如圖19所示，使絕緣膜8ab之間的間隙的位置與絕緣膜8cb之間的間隙的位置在從源區(qū)5指向n+雜質區(qū)7的方向相互偏離地配置。另外，可以使絕緣膜8ab之間的間隙的位置與絕緣膜8db之間的間隙的位置在從源區(qū)5指向n+雜質區(qū)7的方向相互偏離地配置。這時，如圖19所示，漏泄電流46a的路徑變長，那里的電阻值增加，于是漏泄電流46a更加減小。
實施例4圖20是示出本實施例4的半導體器件的結構的剖面圖，是在與圖17的箭頭線G-G相當?shù)奈恢锰幍钠拭鎴D。如圖20所示，本實施例4的半導體器件是上述實施例3的半導體器件中線狀部分80a的相鄰的導電膜8aa之間被絕緣膜8ba掩埋的器件。其他結構與實施例3的半導體器件的相同，因此省略其說明。
借助于如此用絕緣膜8ab對相互分離地設置的導電膜8aa之間進行掩埋，可以比實施例3的半導體器件更能降低漏泄電流46a。
下面說明圖20所示結構的制造方法。圖21、22是按工序順序示出其制造方法的剖面圖。另外，圖21、22也與圖20相同，是在與圖17的箭頭線G-G相當?shù)奈恢玫钠拭鎴D。
如圖2 1所示，在p-半導體襯底1上形成n-半導體層2。然后，從n-半導體層2的上表面延伸至它與p-半導體襯底1的界面，在n-半導體層2內形成互相相隔規(guī)定距離的多個溝槽8ac。這時，將相鄰的2個溝槽8ac中一個溝槽8ac的側面與同其相向的另一個溝槽8ac的側面之間的距離D設定在用后述的工序形成的絕緣膜8ab的膜厚t以下。
接著，如圖22所示，對多個溝槽8ac的每一個的內壁進行氧化，在各溝槽8ac的內表面形成絕緣膜8ab。這時，絕緣膜8ab的一半在從溝槽8ac露出的n-半導體層2和p-半導體襯底1的內表面上形成，其余的一半在其內部形成。于是，由于相鄰的溝槽8ac之間的距離D被設定在絕緣膜8ab的膜厚t以下，所以在相鄰的溝槽8ac的內表面形成的絕緣膜8ab相互接觸。另外，在圖22中用虛線示出了形成絕緣膜8ab之前的溝槽8ac的內表面。
接著形成充填各溝槽8ac的導電膜8aa。由此，得到圖20所示的結構。
這樣，借助于將溝槽8ac之間的距離D設定在絕緣膜8ab的膜厚t以下，相鄰的導電膜8aa之間就被絕緣膜8ab掩埋。因此，可以減小漏泄電流46a。
實施例5當如上述實施例3的半導體器件那樣在線狀部分80a的絕緣膜8ab之間生成間隙時，漏泄電流46a隨著其距離d的值的增大而增大。圖23是示出該狀態(tài)的圖。因此，有必要通過測定漏泄電流46a來對溝槽隔離結構8a的線狀部分80a的制造工藝進行評價。但是，直接地單單測定漏泄電流46a是困難的。
于是，在本實施例5中，提出了在實施例3的半導體器件中設置如圖24所示那樣的多個試驗結構53，利用這種試驗結構53評價溝槽隔離結構8a的線狀部分80a的制造工藝的方法。
首先，詳細說明試驗結構53。如圖24所示，在實施例3的半導體器件中設置的多個試驗結構53的每一個都具備溝槽隔離結構68a、68b和電極焊區(qū)69a、69b。溝槽隔離結構68b從n-半導體層2的上表面延伸至它與p-半導體襯底1的界面，設置在n-半導體層2內部。于是，溝槽隔離結構68b包圍了n-半導體層2的一部分，在n-半導體層2內劃分出了區(qū)域M。
溝槽隔離結構68b相互分離地設置，具有沿區(qū)域M的周邊排列的多個導電膜68ba。各導電膜68ba與溝槽隔離結構8a的導電膜8aa一樣，從n-半導體層2的上表面延伸至它與p-半導體襯底1的界面，設置在n-半導體層2內部。然后，在溝槽隔離結構68b中，對每一個導電膜68ba設置覆蓋導電膜68ba的表面中的、掩埋在n-半導體層2和p-半導體襯底1中的表面的絕緣膜68bb，絕緣膜68bb相互分離。
在多個試驗結構53之間，相鄰的絕緣膜68bb之間的間隙的大小相互不同。換言之，在多個試驗結構53的相鄰的絕緣膜68bb中，一個絕緣膜68bb的與導電膜68ba相反一側的側面與同其相向的另一個絕緣膜68bb的與導電膜68ba相反一側的側面之間的距離d1相互不同。在圖24中示出了2個試驗結構53，而在圖的上方示出的試驗結構53中的距離d1卻被設定為比在下方示出的試驗結構53中的距離d1小。
溝槽隔離結構68a從n-半導體層2的上表面延伸至它與p-半導體襯底1的界面，設置在n-半導體層2內部，包圍了溝槽隔離結構68b。溝槽隔離結構68a由導電膜68aa和絕緣膜68ab構成。導電膜68aa與溝槽隔離結構68b的導電膜68ba相同，從n-半導體層2的上表面延伸至它與p-半導體襯底1的界面，設置在n-半導體層2內部。絕緣膜68ab覆蓋了導電膜68aa的表面中的、掩埋在n-半導體層2和p-半導體襯底1中的表面。
在區(qū)域M中的n-半導體層2的上表面上設置了電極焊區(qū)69a。然后，在溝槽隔離結構68a、68b之間的n-半導體層2的上表面上設置了電極焊區(qū)69b。
各導電膜68aa、68ba例如由多晶硅形成，各絕緣膜68ab、68bb例如由氧化硅膜構成。另外，各電極焊區(qū)69a、69b例如由鋁構成。
圖24所示的多個試驗結構53例如在晶片狀態(tài)的p-半導體襯底1的端部的上方形成，在其上不設置絕緣膜18、40。然后，試驗結構53的溝槽隔離結構68a、68b與溝槽隔離結構8a同時形成。
為了利用試驗結構53作為評價溝槽隔離結構8a的線狀部分80a的制造工藝時的監(jiān)測結構，該溝槽隔離結構68b與線狀部分80a在相同的制造條件下形成。另外，溝槽隔離結構68b的導電膜68ba與線狀部分80a的導電膜8aa以互相相同的形狀形成，溝槽隔離結構68b的絕緣膜68bb與線狀部分80a的絕緣膜8ab的膜厚設定為互相相同。
在本實施例5中，準備了例如3個上述的試驗結構53。然后，使試驗結構53之中的一個的溝槽隔離結構68b的絕緣膜68bb之間的距離d1與線狀部分80a的絕緣膜8ab之間的距離d一致。然后，準備距離d1被設定成比線狀部分80a中的距離d大的值的試驗結構53以及被設定成比其小的值的試驗結構53。以下稱距離d1被設定成與線狀部分80a中的距離d相同的值的試驗結構53為“試驗結構53a”，被設定成比距離d大的值的試驗結構53為“試驗結構53b”，被設定成比距離d小的值的試驗結構53為“試驗結構53c”。
下面說明利用了上述試驗結構53的溝槽隔離結構8a的線狀部分80a的制造工藝的評價方法。圖25是示出利用了試驗結構53的線狀部分80a的制造工藝的評價方法的流程圖。另外，關于線狀部分80a的制造工藝的評價例如用晶片狀態(tài)的p-半導體襯底1進行。
如圖25所示，在步驟s1中，對多個試驗結構53的每一個，測定區(qū)域M中的n-半導體層2，對溝槽隔離結構68b，測定與區(qū)域M相反一側的n-半導體層2之間的漏泄電流54。具體而言，對于各試驗結構53a～53c，例如對電極焊區(qū)69a、69b分別施加電位VB和接地電位GND，測定電極焊區(qū)69a與69b間的電流。
接著，在步驟s2中，利用在步驟s1中測得的漏泄電流54評價溝槽隔離結構8a的線狀部分80a的制造工藝。下面說明評價方法的具體例子。
首先，確認在步驟s1中測得的試驗結構53的漏泄電流54是否在預先設定的nMOS晶體管103的漏泄電流46a的規(guī)格范圍ref內。這里，所謂規(guī)格范圍ref是指漏泄電流46a的容許范圍，若漏泄電流46a在該規(guī)格范圍ref內，即使nMOS晶體管103導通時的電極17與漏電極14之間的電位差因漏泄電流46a而減小，該減小實質上不對半導體器件的工作產生影響。
試驗結構53a的溝槽隔離結構68b以與溝槽隔離結構8a的線狀部分80a相同的制造條件等形成，并且其距離d1被設定成與線狀部分80a中的距離d相同的值。因此，如果試驗結構53a中的漏泄電流54在規(guī)格范圍ref內，則可以間接判斷nMOS晶體管103的漏泄電流46a也在規(guī)格范圍ref內，姑且可以將半導體器件作為合格品處理。
但是，也要考慮盡管線狀部分80a的制造工藝中存在某種問題，但漏泄電流46a偶然地落在了規(guī)格范圍ref內的情形。于是，當試驗結構53a的漏泄電流54在規(guī)格范圍ref內時，將試驗結構53a的漏泄電流54與試驗結構53b或試驗結構53c的漏泄電流54進行比較。
由于試驗結構53b中的距離d1被設定成比試驗結構53a中的大，所以在設計上試驗結構53b的漏泄電流54大于試驗結構53a的漏泄電流54。另外，由于試驗結構53c中的距離d1被設定成比試驗結構53a中的小，所以在設計上試驗結構53c的漏泄電流54小于試驗結構53a的漏泄電流54。
另外，試驗結構53b、53c的溝槽隔離結構68b以與溝槽隔離結構8a的線狀部分80a相同的制造條件等形成。因此，當將試驗結構53a中的漏泄電流54的實測值與試驗結構53b或試驗結構53c中漏泄電流54的實測值相互比較，幾乎沒有生變化時，可以評價為在線狀部分80a的制造工藝中存在問題。于是，根據(jù)此評價結果重新估價線狀部分80a的制造條件等。
另一方面，當試驗結構53a的漏泄電流54在規(guī)格范圍ref外時，可以判斷nMOS晶體管103的漏泄電流46a也在規(guī)格范圍ref外，從而可以判斷半導體器件不合格。但是，僅以試驗結構53a的漏泄電流54不能夠完全評價在線狀部分80a的哪個部分產生了缺陷。
于是，當試驗結構53a的漏泄電流54在規(guī)格范圍ref外時，也將試驗結構53a的漏泄電流54與試驗結構53b或試驗結構53c的漏泄電流54進行比較。
例如，在試驗結構53a的漏泄電流54比規(guī)格范圍ref的下限小的場合，當試驗結構53b中的漏泄電流54的實測值比試驗結構53a中的大，而試驗結構53c中的漏泄電流54的實測值與試驗結構53a中的幾乎相同時，可以推定在線狀部分80a的絕緣膜8ab之間未生成間隙。這樣，由本應生成的間隙卻未生成一事可以評價在線狀部分80a的制造工藝中存在某種問題。因此，可以用此評價結果重新估價線狀部分80a的制造條件等。
這樣，即使在難以直接測定MOS電流46的漏泄電流46a的情形下，通過設置距離d1相互不同的多個試驗結構53作為監(jiān)測結構，也可以評價溝槽隔離結構8a中的線狀部分80a的制造工藝。
實施例6圖26是示出本實施例6的半導體器件的結構的剖面圖，圖27示出了其平面圖。另外，圖28是圖27的沿箭頭線I-I的剖面圖。圖26是在與圖2的箭頭線D-D相當?shù)奈恢锰幍钠拭鎴D，在圖27中省略了柵電極9以外的比n-半導體層2靠上方的結構(含隔離絕緣膜10)。另外，圖27的沿箭頭線H-H的剖面結構示于圖26的左半部分。
本實施例6的半導體器件是在上述實施例3的半導體器件中還設置了p雜質區(qū)55的半導體器件。
如圖26～28所示，p雜質區(qū)55設置在RESURF隔離區(qū)A內的n-半導體層2的上表面內，沿溝槽隔離區(qū)B的周邊延伸。于是，p雜質區(qū)55包圍溝槽隔離結構8a的絕緣膜8ab中從n-半導體層2的上表面露出的部分以外的部分，與p雜質區(qū)3連接。
在溝槽隔離結構8a的線狀部分80a中，p雜質區(qū)55包圍多個絕緣膜8ab的每一個，相鄰的絕緣膜8ab之間被p雜質區(qū)55掩埋。
另外，在本實施例6的半導體器件中，還設置了包圍溝槽隔離結構21的絕緣膜21b中從n-半導體層2的上表面露出的部分以外的部分的p雜質區(qū)55。
這樣，在本實施例6的半導體器件中，由于線狀部分80a中的絕緣膜8ab之間被p雜質區(qū)55掩埋，所以能夠比實施例3的半導體器件減小漏泄電流46a。
下面說明p雜質區(qū)55的形成方法。圖29、30是示出p雜質區(qū)55的形成方法的剖面圖，是在與圖27的箭頭線I-I相當?shù)奈恢锰幍钠拭鎴D。
首先，如圖29所示，在p-半導體襯底1上形成n-半導體層2。然后，從n-半導體層2的上表面延伸至它與p-半導體襯底1的界面，在n-半導體層2內形成互相相隔規(guī)定距離的多個溝槽8ac。然后，在n-半導體層2的上表面上形成抗蝕劑60。
接著，利用離子注入對多個溝槽8ac的每一個的內壁引入p型雜質IM。這時，從對與n-半導體層2的上表面垂直的方向傾斜的方向進行雜質IM的離子注入。其后，除掉抗蝕劑60。
接著，如圖30所示，對各溝槽8ac的內壁和n-半導體層2的上表面進行氧化，在各溝槽8ac的內表面和n-半導體層2的上表面形成絕緣膜材料8ad。然后，在絕緣膜材料8ad上形成充填各溝槽8ac的導電材料8ae。
接著，除掉比溝槽8ac靠上方的絕緣膜材料8ad和導電材料8ae，實施高溫激勵工序。由此在各溝槽8ac的內表面形成絕緣膜8ab，同時形成充填各溝槽8ac的導電膜8aa。進而，雜質IM擴散，完成p雜質區(qū)55，得到圖28所示的結構。
這樣，由于在形成溝槽隔離結構8a的線狀部分80a時也形成了p雜質區(qū)55，所以與在形成p雜質區(qū)55后形成線狀部分80a的情形相比，可以縮短半導體器件的制造時間。
另外，在對電極17和p-半導體襯底1分別施加電位VB和接地電位GND時，對用p雜質區(qū)55和n-半導體層2形成的PN結施加反向電壓，但這時希望p雜質區(qū)55的整個區(qū)域耗盡。這是由于當p雜質區(qū)55不是整個區(qū)域耗盡時，電場往往集中于p雜質區(qū)55，引起耐壓下降的緣故。
下面說明p雜質區(qū)55的整個區(qū)域耗盡的條件。
如上所述，p雜質區(qū)55借助于對多個溝槽8ac的每一個的內壁進行雜質IM的離子注入，其后通過使雜質IM熱擴散而形成。設這時的p雜質區(qū)55中的對溝槽8ac的內表面垂直的方向上的擴散深度為dm，p雜質區(qū)55的雜質濃度的平均值為N，將擴散深度dm和雜質濃度的平均值N的值設定成滿足下式(1)。
(式1)N[cm-3]×dm[cm]1.0×10-12[cm-2]…(1)據(jù)此，p雜質區(qū)55中除充填線狀部分80a的絕緣膜8ab之間的部分以外的部分耗盡。另外，式(1)是專利文獻2和非專利文獻1所述的RESURF條件。
此外，設對溝槽隔離結構8a的延伸方向垂直的方向上的溝槽8ac的寬度為W，將寬度W、擴散深度dm和雜質濃度的平均值N的值設定成滿足下式(2)、(3)。
(式2)N[cm-3]×W[cm]2.0×10-12[cm-2]…(2)W≤2×dm…(3)據(jù)此，p雜質區(qū)55中充填線狀部分80a的絕緣膜8ab之間的部分耗盡。另外，借助于將相鄰的溝槽8ac之間的距離D設定成小于擴散深度dm的2倍的值，在一方的溝槽8ac的內壁形成的p雜質區(qū)55與在另一方的溝槽8ac的內壁形成的p雜質區(qū)55相互連接。
實施例7圖31是示出本發(fā)明實施例7的半導體器件的結構的平面圖。圖32是放大示出圖31的溝槽隔離區(qū)B、J的附近的平面圖。圖33是圖32的沿箭頭線K-K的剖面圖。另外，為說明方便起見，在圖31中省略了比圖33中的n-半導體層2靠上方的結構(含隔離絕緣膜10)。另外，為說明方便起見，在圖32中省略了柵電極9、69以外的比圖33中的n-半導體層2靠上方的結構(含隔離絕緣膜10)。
本實施例7的半導體器件基本上是在上述實施例1的半導體器件100中又設置了溝槽隔離結構8e，在RBSURF隔離區(qū)A內設置了nMOS晶體管104的半導體器件。
如圖31～33所示，從n-半導體層2的上表面延伸至它與p-半導體襯底1的界面，在RESURF隔離區(qū)A內的n-半導體層2內設置了溝槽隔離結構8e。溝槽隔離結構8e與p雜質區(qū)3連接，并與p雜質區(qū)3一起包圍RESURF隔離區(qū)A內的n-半導體層2的一部分。據(jù)此，以p雜質區(qū)3和溝槽隔離結構8e在RESURF隔離區(qū)A內的n-半導體層2中劃分出配置了MOS晶體管104的溝槽隔離區(qū)J。
溝槽隔離結構8e與溝槽隔離結構8b連結。溝槽隔離結構8e由導電膜8ea和絕緣膜8eb構成。導電膜8ea例如由多晶硅構成，與溝槽隔離結構8b的導電膜8ba連結。然后，從n-半導體層2的上表面延伸至它與p-半導體襯底1的界面，在n-半導體層2內部設置導電膜8ea。
溝槽隔離結構8e的絕緣膜8eb覆蓋導電膜8ea的表面中掩埋在n-半導體層2和p-半導體襯底1中的表面。絕緣膜8eb例如由氧化硅膜構成，與溝槽隔離結構8b的絕緣膜8bb連接。
在溝槽隔離區(qū)J內的n-半導體層2的上表面內設置n+雜質區(qū)67。在n+雜質區(qū)67與p雜質區(qū)3之間的n-半導體層2的上表面內設置p+雜質區(qū)66。在p+雜質區(qū)66的上表面內設置作為n+雜質區(qū)的nMOS晶體管104的源區(qū)65。p+雜質區(qū)66與n+雜質區(qū)67之間的n-半導體層2和n+雜質區(qū)67具有作為nMOS晶體管104的漏區(qū)的功能。在n+雜質區(qū)67的下方中的n-半導體層2與p-半導體襯底1的界面處有選擇地設置n+掩埋雜質區(qū)64。
在p+雜質區(qū)66與n+雜質區(qū)67之間的n-半導體層2上隔著隔離絕緣膜10設置了MOS晶體管104的柵電極69和場電極12a、12b、72c。柵電極69和場電極12a、12b、72 c沿從p+雜質區(qū)66指向n+雜質區(qū)67的方向依次配置。
柵電極69以不接觸的方式覆蓋p+雜質區(qū)66的端部，對柵電極69施加柵電位。場電極72c與n+雜質區(qū)67的端部接觸。場電極12a、12b插在柵電極69與場電極72c中間，借助于與它們的靜電耦合，起到了減緩由nMOS晶體管104的源與漏之間的電位差引起的n-半導體層2的上表面處的電場的作用。
在溝槽隔離結構8e上隔著隔離絕緣膜10設置了場電極73。場電極73與n+雜質區(qū)67的端部接觸。柵電極69和場電極72c、73例如由多晶硅構成。溝槽隔離結構8e的上表面被隔離絕緣膜10覆蓋。
絕緣膜18還覆蓋了柵電極69和場電極72c、73。以分別貫通絕緣膜18的方式設置了與p+雜質區(qū)66和源區(qū)65接觸的nMOS晶體管104的源電極61以及與n+雜質區(qū)67接觸的nMOS晶體管104的漏電極74。
在控制電路形成區(qū)C的n-半導體層2的上表面內設置具有作為電阻107的功能的p+雜質區(qū)(未圖示)，這種p+雜質區(qū)與漏電極74借助于布線75相互連接。布線75例如由鋁構成，位于場電極73的上方。
源電極61和漏電極74例如由鋁構成。為避免圖面繁雜，在圖33中以包含在絕緣膜18中的方式示出了nMOS晶體管104的柵絕緣膜。絕緣膜40覆蓋了源電極61和漏電極74。
另外，雖未圖示，但在本實施例7中，在RESURF隔離區(qū)A以外的n-半導體層2上形成了上述的I/F電路101和脈沖發(fā)生電路102。其他結構由于與實施例1的半導體器件100的相同，故省略其說明。
對控制電路形成區(qū)C中的n-半導體層2和p-半導體襯底1分別施加電位VB和接地電位GND時，與溝槽隔離區(qū)B相同，在溝槽隔離區(qū)J中，也是在p雜質區(qū)3與n+掩埋雜質區(qū)64之間的n-半導體層2的大體整個區(qū)域內形成耗盡層。由此，實現(xiàn)了高耐壓的nMOS晶體管104。
這樣，在本實施例7的半導體器件中，由于在RESURF隔離區(qū)A內不僅配置了nMOS晶體管103，而且還配置了nMOS晶體管104，所以與實施例1的半導體器件100相比，器件的微細化成為可能。
另外，用與溝槽隔離結構8a的形成方法相同的方法形成溝槽隔離結構8e。另外，因與溝槽隔離結構8a的情形相同的理由，溝槽隔離結構8e并非一定要抵達p-半導體襯底1，只要至少延伸至n-半導體層2與p-半導體襯底1的界面附近即可。
實施例8圖34是示出本發(fā)明實施例8的半導體器件的結構的平面圖，圖35是圖34的沿箭頭線L-L的剖面圖。圖34是放大示出溝槽隔離區(qū)B的附近的平面圖。另外，在圖34中省略了柵電極9和場電極12a、12b以外的比n-半導體層2靠上方的結構(含隔離絕緣膜10)，在圖35中省略了絕緣膜18、40。
在上述實施例3的半導體器件中，場電極12a、12b是與周圍絕緣的浮置電極，而在本實施例8的半導體器件中，將場電極的12a、12b兩者與溝槽隔離結構8a的線狀部分80a中的導電膜8aa進行了連接。
如圖34、35所示，線狀部分80a的各導電膜8aa從n-半導體層2的上表面露出，不在其上形成隔離絕緣膜10。然后，在p雜質區(qū)3與n+掩埋雜質區(qū)4之間的n-半導體層2上隔著隔離絕緣膜10設置的場電極12a與線狀部分80a的導電膜8aa連接。另外，與場電極12a一樣，在p雜質區(qū)3與n+掩埋雜質區(qū)4之間的n-半導體層2上隔著隔離絕緣膜10設置的場電極12b與線狀部分80a中的、并非場電極12a所連接的導電膜8aa連接。
這里，導電膜8aa雖處于為了與周圍絕緣的浮置狀態(tài)，但因導電膜8aa與從施加了接地電位GND的p雜質區(qū)3延伸的耗盡層進行電容性的相互耦合，所以導電膜8aa的電位隨著與p雜質區(qū)3的遠離而階梯式地上升。于是，由于n-半導體層2的電位對該電位有強烈的影響，所以它們不容易變動，大致為恒定值。
另外，在絕緣膜40上形成了覆蓋它的模塑樹脂(未圖示)，但n-半導體層2中的耗盡層的延伸往往因該模塑樹脂中的極化電荷的影響而受到阻礙。
在本實施例8的半導體器件中，由于場電極12a、12b與溝槽隔離結構8a中的線狀部分80a的導電膜8aa連接，所以場電極12a、12b的電位穩(wěn)定。因此，場電極12a、12b的下方的n-半導體層2的上表面附近的電位也穩(wěn)定。其結果是，可以減少在覆蓋絕緣膜40而設置的模塑樹脂中的極化電荷的影響，可以防止耐壓降低。
下面說明本實施例8的場電極12a、12b的形成方法。圖36～40是示出場電極12a、12b的形成方法的剖面圖，是在與圖34的箭頭線L-L相當?shù)奈恢锰幍钠拭鎴D。
如圖36所示，在p-半導體襯底1上形成n-半導體層2。然后，在n-半導體層2內和p-半導體襯底1內形成互相相隔規(guī)定距離的多個溝槽8ac。
接著，如圖37所示，對各溝槽8ac的內壁進行氧化，在各溝槽8ac的內表面形成絕緣膜8ab。然后，如圖38所示，在n-半導體層2的上表面形成隔離絕緣膜10。
接著，如圖39所示，在隔離絕緣膜10上形成充填各溝槽8ac的導電材料82。導電材料82例如由多晶硅構成。然后，在導電材料82上形成具有規(guī)定的開口圖形的抗蝕劑81。
接著，用抗蝕劑81作為掩模對導電材料82構制圖形。據(jù)此，如圖40所示，線狀部分80a的導電膜8aa與場電極12a、12b同時形成。
這樣，在本實施例8中，同時形成場電極12a、12b和線狀部分80a的導電膜8aa。因此，與在各自的工序中形成場電極12a、12b和線狀部分80a中的導電膜8aa的情形相比，可以縮短半導體器件的制造時間。
發(fā)明的效果按照本發(fā)明的半導體器件，由于MOS晶體管在被第1雜質區(qū)和溝槽隔離結構劃分出的溝槽隔離區(qū)內形成，所以能夠抑制MOS晶體管的源-漏間電流向形成有半導體元件的半導體層漏泄。
另外，由于在與漏電極連接的第2雜質區(qū)的下方形成濃度比半導體層的高的掩埋雜質區(qū)，所以提高了對漏電極施加高電位時的電涌耐壓。
權利要求
1.一種半導體器件，其特征在于具備第1導電類型的半導體襯底；在上述半導體襯底上設置的第2導電類型的半導體層；從上述半導體層的上表面延伸至它與上述半導體襯底的界面，在上述半導體層內部設置的、用于劃分出RESURF隔離區(qū)的上述第1導電類型的第1雜質區(qū)；從上述半導體層的上表面至少延伸至它與上述半導體襯底的界面附近、在上述RESURF隔離區(qū)內的上述半導體層內部與上述第1雜質區(qū)連接而設置的，與上述第1雜質區(qū)一起在上述RESURF隔離區(qū)內劃分出溝槽隔離區(qū)的第1溝槽隔離結構；在上述RESURF隔離區(qū)內，并且在上述溝槽隔離區(qū)外的上述半導體層中設置的半導體元件；以及第1 MOS晶體管，上述第1 MOS晶體管具有在上述溝槽隔離區(qū)內的上述半導體層的上表面內設置的、用于與漏電極連接的上述第2導電類型的第2雜質區(qū)；在上述第1雜質區(qū)與上述第2雜質區(qū)之間的上述半導體層的上表面內設置的上述第1導電類型的第3雜質區(qū)；以及在上述第3雜質區(qū)的上表面內設置的上述第2導電類型的第1源區(qū)，上述半導體器件還具備在上述第2雜質區(qū)的下方、在上述半導體層與上述半導體襯底的界面處設置的，濃度比上述半導體層的高的上述第2導電類型的掩埋雜質區(qū)。
2.如權利要求1所述的半導體器件，其特征在于還具備從上述半導體層的上表面至少延伸至它與上述半導體襯底的界面附近、與上述第1溝槽隔離結構相隔規(guī)定距離、在上述RESURF隔離區(qū)內的上述半導體層內部與上述第1雜質區(qū)相連接地設置的，與上述第1雜質區(qū)和上述第1溝槽隔離結構一起在上述RESURF隔離區(qū)內劃分出上述溝槽隔離區(qū)的第2溝槽隔離結構。
3.如權利要求1所述的半導體器件，其特征在于上述第1溝槽隔離結構包含從上述第1雜質區(qū)向接近于上述第2雜質區(qū)的方向延伸的線狀部分，上述線狀部分具有在上述RESURF隔離區(qū)內的上述半導體層內部相互分離而設置的、在上述線狀部分延伸的方向排列的多個導電膜；以及覆蓋多個上述導電膜的每一個的、掩埋在上述半導體層中的表面的絕緣膜。
4.如權利要求3所述的半導體器件，其特征在于相鄰的上述導電膜之間被上述絕緣膜掩埋。
5.如權利要求2所述的半導體器件，其特征在于上述第1、2溝槽隔離結構各自都包含從上述第1雜質區(qū)向接近于上述第2雜質區(qū)的方向延伸的線狀部分，上述第1、2溝槽隔離結構的上述線狀部分各自都具有在上述RESURF隔離區(qū)內的上述半導體層內部相互分離而設置的、在上述線狀部分延伸的方向排列的多個導電膜；以及覆蓋多個上述導電膜的每一個的、掩埋在上述半導體層中的表面的絕緣膜。
6.如權利要求1所述的半導體器件，其特征在于上述第1溝槽隔離結構延伸至上述半導體襯底，上述第1溝槽隔離結構的端部位置比上述掩埋雜質區(qū)的下限淺。
7.如權利要求1所述的半導體器件，其特征在于上述第1溝槽隔離結構包含從上述第1雜質區(qū)向接近于上述第2雜質區(qū)的方向延伸的線狀部分，上述線狀部分具有在上述RESURF隔離區(qū)內的上述半導體層內部相互分離而設置的、在上述線狀部分延伸的方向排列的多個導電膜；以及分別覆蓋多個上述導電膜的、掩埋在上述半導體層中的表面的，相互分離而設置的多個絕緣膜，上述半導體器件還具備在上述RESURF隔離區(qū)內的上述半導體層的上表面內設置的、包圍上述半導體層內的多個上述絕緣膜的每一個、掩埋相鄰的上述絕緣膜之間的上述第1導電類型的第4雜質區(qū)。
8.如權利要求7所述的半導體器件，其特征在于在對用上述第4雜質區(qū)和上述半導體層形成的PN結施加反向電壓時，上述第4雜質區(qū)的整個區(qū)域耗盡。
9.如權利要求1所述的半導體器件，其特征在于還具備從上述半導體層的上表面至少延伸至它與上述半導體襯底的界面附近、在上述RESURF隔離區(qū)內的上述半導體層內部與上述第1雜質區(qū)連接而設置的，與上述第1雜質區(qū)一起在上述RESURF隔離區(qū)內劃分出第2溝槽隔離區(qū)的第2溝槽隔離結構；以及第2 MOS晶體管，上述第2 MOS晶體管具有在上述第2溝槽隔離區(qū)內的上述半導體層的上表面內設置的、用于與漏電極連接的上述第2導電類型的第4雜質區(qū)；在上述第1雜質區(qū)與上述第4雜質區(qū)之間的上述半導體層的上表面內設置的上述第1導電類型的第5雜質區(qū)；以及在上述第5雜質區(qū)的上表面內設置的上述第2導電類型的第2源區(qū)。
10.如權利要求1所述的半導體器件，其特征在于具備在上述第1溝槽隔離結構的上方設置的、與上述漏電極電連接的布線；以及在上述第1溝槽隔離結構與上述布線之間設置的場電極，上述場電極或是浮置電極，或與上述第1溝槽隔離區(qū)內的上述半導體層電連接，或者，在上述RESURF隔離區(qū)內并且與上述第1溝槽隔離區(qū)外的上述半導體層電連接。
11.如權利要求3所述的半導體器件，其特征在于還具備在上述第1雜質區(qū)與上述掩埋雜質區(qū)之間的上述半導體層上設置的第2絕緣膜；以及在上述第2絕緣膜上設置的多個場電極，多個上述導電膜從上述半導體層的上表面露出，多個上述場電極分別與多個上述導電膜連接。
12.一種半導體器件制造方法，其特征在于上述半導體器件具備第1導電類型的半導體襯底；在上述半導體襯底上設置的第2導電類型的半導體層；從上述半導體層的上表面延伸至它與上述半導體襯底的界面，在上述半導體層內部設置的、用于劃分出RESURF隔離區(qū)的上述第1導電類型的第1雜質區(qū)；從上述半導體層的上表面至少延伸至它與上述半導體襯底的界面附近、在上述RESURF隔離區(qū)內的上述半導體層內部與上述第1雜質區(qū)連接而設置的，與上述第1雜質區(qū)一起在上述RESURF隔離區(qū)內劃分出溝槽隔離區(qū)的溝槽隔離結構；在上述RESURF隔離區(qū)內，并且在上述溝槽隔離區(qū)外的上述半導體層中設置的半導體元件；以及MOS晶體管，上述MOS晶體管具有在上述溝槽隔離區(qū)內的上述半導體層的上表面內設置的、用于與漏電極連接的上述第2導電類型的第2雜質區(qū)；在上述第1雜質區(qū)與上述第2雜質區(qū)之間的上述半導體層的上表面內設置的上述第1導電類型的第3雜質區(qū)；以及在上述第3雜質區(qū)的上表面內設置的上述第2導電類型的源區(qū)，上述半導體器件還具備在上述第2雜質區(qū)的下方、在上述半導體層與上述半導體襯底的界面處設置的，濃度比上述半導體層的高的上述第2導電類型的掩埋雜質區(qū)，上述溝槽隔離結構包含從上述第1雜質區(qū)向接近于上述第2雜質區(qū)的方向延伸的線狀部分，上述線狀部分具有在上述RESURF隔離區(qū)內的上述半導體層內部相互分離而設置的、在上述線狀部分延伸的方向排列的多個導電膜；以及覆蓋多個上述導電膜的每一個的、掩埋在上述半導體層中的表面的絕緣膜，上述半導體器件制造方法包括(a)在上述半導體襯底上形成上述半導體層的工序；(b)形成從上述半導體層的上表面至少延伸至它與上述半導體襯底的界面附近、在上述半導體層內部互相相隔規(guī)定距離的多個溝槽的工序；(c)將多個上述溝槽的每一個的內壁進行氧化，在多個上述溝槽的每一個的內表面形成上述絕緣膜的工序；以及(d)形成分別充填多個上述溝槽的多個上述導電膜，在上述工序(a)中，相鄰的上述溝槽之間的距離被設定成小于在上述工序(c)中形成的上述絕緣膜的厚度。
13.一種半導體器件制造方法，其特征在于上述半導體器件具備第1導電類型的半導體襯底；在上述半導體襯底上設置的第2導電類型的半導體層；從上述半導體層的上表面延伸至它與上述半導體襯底的界面，在上述半導體層內部設置的、用于劃分出RESURF隔離區(qū)的上述第1導電類型的第1雜質區(qū)；從上述半導體層的上表面至少延伸至它與上述半導體襯底的界面附近、在上述RESURF隔離區(qū)內的上述半導體層內部與上述第1雜質區(qū)連接而設置的，與上述第1雜質區(qū)一起在上述RESURF隔離區(qū)內劃分出溝槽隔離區(qū)的溝槽隔離結構；在上述RESURF隔離區(qū)內，并且在上述溝槽隔離區(qū)外的上述半導體層中設置的半導體元件；以及MOS晶體管，上述MOS晶體管具有在上述溝槽隔離區(qū)內的上述半導體層的上表面內設置的、用于與漏電極連接的上述第2導電類型的第2雜質區(qū)；在上述第1雜質區(qū)與上述第2雜質區(qū)之間的上述半導體層的上表面內設置的上述第1導電類型的第3雜質區(qū)；以及在上述第3雜質區(qū)的上表面內設置的上述第2導電類型的源區(qū)，上述半導體器件還具備在上述第2雜質區(qū)的下方、在上述半導體層與上述半導體襯底的界面處設置的，濃度比上述半導體層的高的上述第2導電類型的掩埋雜質區(qū)，上述溝槽隔離結構包含從上述第1雜質區(qū)向接近于上述第2雜質區(qū)的方向延伸的線狀部分，上述線狀部分具有在上述RESURF隔離區(qū)內的上述半導體層內部相互分離而設置的、在上述線狀部分延伸的方向排列的多個導電膜；以及分別覆蓋多個上述導電膜的、掩埋在上述半導體層中的表面的、相互分離而設置的多個絕緣膜，上述半導體器件還具備在上述RESURF隔離區(qū)內的上述半導體層的上表面內設置的、包圍上述半導體層內的多個上述絕緣膜的每一個、掩埋相鄰的上述絕緣膜之間的上述第1導電類型的第4雜質區(qū)上述半導體器件制造方法包括(a)在上述半導體襯底上形成上述半導體層的工序；(b)形成從上述半導體層的上表面至少延伸至它與上述半導體襯底的界面附近、在上述半導體層內部相互分離的多個溝槽的工序；(c)對多個上述溝槽的每一個的內壁引入上述第1導電類型的雜質，形成上述第4雜質區(qū)的工序；(d)在多個上述溝槽的內表面分別形成多個上述絕緣膜的工序；(e)形成分別充填多個上述溝槽的多個上述導電膜的工序。
14.一種半導體器件制造方法，其特征在于上述半導體器件具備第1導電類型的半導體襯底；在上述半導體襯底上設置的第2導電類型的半導體層；從上述半導體層的上表面延伸至它與上述半導體襯底的界面，在上述半導體層內部設置的、用于劃分出RESURF隔離區(qū)的上述第1導電類型的第1雜質區(qū)；從上述半導體層的上表面至少延伸至它與上述半導體襯底的界面附近、在上述RESURF隔離區(qū)內的上述半導體層內部與上述第1雜質區(qū)連接而設置的，與上述第1雜質區(qū)一起在上述RESURF隔離區(qū)內劃分出溝槽隔離區(qū)的溝槽隔離結構；在上述RESURF隔離區(qū)內，并且在上述溝槽隔離區(qū)外的上述半導體層中設置的半導體元件；以及MOS晶體管，上述MOS晶體管具有在上述溝槽隔離區(qū)內的上述半導體層的上表面內設置的、用于與漏電極連接的上述第2導電類型的第2雜質區(qū)；在上述第1雜質區(qū)與上述第2雜質區(qū)之間的上述半導體層的上表面內設置的上述第1導電類型的第3雜質區(qū)；以及在上述第3雜質區(qū)的上表面內設置的上述第2導電類型的源區(qū)，上述半導體器件還具備在上述第2雜質區(qū)的下方、在上述半導體層與上述半導體襯底的界面處設置的，濃度比上述半導體層的高的上述第2導電類型的掩埋雜質區(qū)，上述溝槽隔離結構包含從上述第1雜質區(qū)向接近于上述第2雜質區(qū)的方向延伸的線狀部分，上述線狀部分具有在上述RESURF隔離區(qū)內的上述半導體層內部相互分離而設置的、在上述線狀部分延伸的方向排列的多個導電膜；以及覆蓋多個上述導電膜的每一個的、掩埋在上述半導體層中的表面的絕緣膜，上述半導體器件還具備在上述第1雜質區(qū)與上述掩埋雜質區(qū)之間的上述半導體層上設置的第2絕緣膜；以及在上述第2絕緣膜上設置的多個場電極，多個上述導電膜從上述半導體層的上表面露出，多個上述場電極分別與多個上述導電膜連接，上述半導體器件制造方法包括(a)在上述半導體襯底上形成上述半導體層的工序；(b)形成從上述半導體層的上表面至少延伸至它與上述半導體襯底的界面附近、在上述半導體層內部相互分離的多個溝槽的工序；(c)在多個上述溝槽的每一個的內表面形成上述絕緣膜的工序；(d)在上述半導體層上形成上述第2絕緣膜的工序；(e)在上述第2絕緣膜上形成充填多個上述溝槽的每一個的導電材料的工序。(f)對上述導電材料構制圖形，同時形成多個上述導電膜和多個上述場電極的工序。
15.一種半導體器件制造工藝評價方法，其特征在于上述半導體器件具備第1導電類型的半導體襯底；在上述半導體襯底上設置的第2導電類型的半導體層；從上述半導體層的上表面延伸至它與上述半導體襯底的界面，在上述半導體層內部設置的、用于劃分出RESURF隔離區(qū)的上述第1導電類型的第1雜質區(qū)；從上述半導體層的上表面至少延伸至它與上述半導體襯底的界面附近、在上述RESURF隔離區(qū)內的上述半導體層內部與上述第1雜質區(qū)連接而設置的，與上述第1雜質區(qū)一起在上述RESURF隔離區(qū)內劃分出溝槽隔離區(qū)的第1溝槽隔離結構；在上述RESURF隔離區(qū)內，并且在上述溝槽隔離區(qū)外的上述半導體層中設置的半導體元件；以及MOS晶體管，上述MOS晶體管具有在上述溝槽隔離區(qū)內的上述半導體層的上表面內設置的、用于與漏電極連接的上述第2導電類型的第2雜質區(qū)；在上述第1雜質區(qū)與上述第2雜質區(qū)之間的上述半導體層的上表面內設置的上述第1導電類型的第3雜質區(qū)；以及在上述第3雜質區(qū)的上表面內設置的上述第2導電類型的源區(qū)，上述半導體器件還具備在上述第2雜質區(qū)的下方、在上述半導體層與上述半導體襯底的界面處設置的，濃度比上述半導體層的高的上述第2導電類型的掩埋雜質區(qū)，上述第1溝槽隔離結構包含從上述第1雜質區(qū)向接近于上述第2雜質區(qū)的方向延伸的線狀部分，上述線狀部分具有在上述RESURF隔離區(qū)內的上述半導體層內部相互分離而設置的、在上述線狀部分延伸的方向排列的多個導電膜；以及覆蓋多個上述導電膜的每一個的、掩埋在上述半導體層中的表面的絕緣膜，在上述半導體器件中設置了在進行上述第1溝槽隔離結構中的上述線狀部分的制造工藝的評價時作為監(jiān)測結構利用的多個試驗結構，多個上述試驗結構的每一個都具備從上述半導體層的上表面至少延伸至它與上述半導體襯底的界面附近、在上述半導體層內部設置的，在上述半導體層內劃分出規(guī)定區(qū)域的第2溝槽隔離結構，上述第2溝槽結構具有；在上述半導體層內部相互分離地設置的多個第2導電膜；以及分別覆蓋多個上述第2導電膜的、掩埋在上述半導體層中的表面的、相互分離而設置的多個第2絕緣膜，相鄰的上述第2絕緣膜之間的距離在多個上述試驗結構之間各不相同，上述半導體器件制造工藝評價方法包括(a)對于多個上述試驗結構的每一個，測定關于上述第2溝槽隔離結構同上述規(guī)定區(qū)域相反一側的上述半導體層與上述規(guī)定區(qū)域中的上述半導體層之間的漏泄電流的工序；(b)利用在上述工序(a)中測得的上述漏泄電流來評價上述第1溝槽隔離結構中的上述線狀部分的制造工藝的工序。
全文摘要
本發(fā)明提供了可以提高電涌耐壓的半導體技術。利用p雜質區(qū)3在n
文檔編號H01L21/763GK1574275SQ20041003865
公開日2005年2月2日 申請日期2004年5月8日 優(yōu)先權日2003年5月20日
發(fā)明者清水和宏 申請人:三菱電機株式會社