專利名稱：半導體器件的制作方法
技術領域：
本發(fā)明涉及半導體器件，特別是涉及高耐壓的功率集成電路器件。
背景技術：
功率集成電路器件(HVIC高壓IC)是在以電動機控制為首的機電領域中，為求得高性能、低成本而不可或缺的器件。
例如，HVIC可以被用作為了進行電源線的橋式整流而使用的IGBT(絕緣柵型雙極晶體管)等功率晶體管的柵驅動電路。在該HVIC中，當高電位側(高側)和低電位側(低側)的IGBT同時處于開態(tài)(稱為發(fā)射穿通(Shoot-through)現象)時，橋臂(電源線)之間呈短路狀態(tài)，大的電流流過IGBT，IGBT遭到損壞。
為防止這種現象發(fā)生，對HVIC進行控制，使得高電位側的柵驅動器輸出與低電位側的柵驅動器輸出互補地進行輸出，可是，由于實際上并未對柵驅動器的輸出進行監(jiān)測，所以例如當在從高電位側的柵驅動器輸出的狀態(tài)(高電位側IGBT處于開態(tài))下由負載等的故障引起高電位側IGBT與低電位側IGBT的連接節(jié)點的電位(稱為電位VS)與接地電位(GND)短路(接地故障)時，高電位側IGBT呈短路狀態(tài)，因而必須立即關斷，但是，因為HVIC不能判斷電位VS成為GND，故而高電位側的柵驅動器仍繼續(xù)進行輸出。
為防止這種現象發(fā)生，如簡單地考慮，只要監(jiān)測該電位VS就可以了，但是，由于電位VS通常為數百伏，因而不可能在HVIC內部監(jiān)測該電位。
例如，在特許文獻1中公開了檢測在高電位側IGBT的發(fā)射極端子與GND短路時的過載電流、根據該檢測信號對高電位側IGBT進行控制的結構，但是，利用該方法，將控制信號施加給高電位側IGBT需要經歷一定的時間，由于在此期間持續(xù)呈短路狀態(tài)，所以必須將高電位側IGBT制成可以在一定時間內承受短路狀態(tài)的結構，這成為制造成本升高的主要原因。
特許文獻1
特開平9-172358號公報(第6～7欄，圖1～3)發(fā)明內容為了解決上述問題而實施了本發(fā)明，其目的在于提供防止用于進行電源線的橋式整流的半導體元件受到破壞的功率集成電路器件。
本發(fā)明的第1方面所述的半導體器件是對串聯(lián)連接的、插入在高電位的主電源電位與低電位的主電源電位之間的第1和第2開關器件進行驅動控制的半導體器件，它具備高電位部，該高電位部包含對上述第1和第2開關器件中高電位側開關器件的導通/非導通進行控制的控制部；低電位側邏輯電路，該低電位側邏輯電路設置在以上述低電位的主電源電位為基準進行工作的低電位部、根據從外部施加的信號生成具有表示上述高電位側開關器件導通的第1狀態(tài)和表示上述高電位側開關器件非導通的第2狀態(tài)的控制信號，并且根據上述控制信號與上述第1和第2狀態(tài)對應地產生第1和第2脈沖信號；第1和第2電平移位部，該第1和第2電平移位部將上述第1和第2脈沖信號向上述高電位部進行電平移位，分別得到第1和第2電平移位完畢的脈沖信號；以及電壓檢測元件，該電壓檢測元件設置在上述低電位部，用來檢測上述第1和第2電平移位部中至少一方的輸出線的電位、根據該電位對上述低電位側邏輯電路賦予邏輯值、從而對上述低電位側邏輯電路的工作進行控制。
本發(fā)明的第2方面所述的半導體器件是對串聯(lián)連接的、插入在高電位的主電源電位與低電位的主電源電位之間的第1和第2開關器件進行驅動控制的半導體器件，它具備高電位部，該高電位部包含對上述第1和第2開關器件中的高電位側開關器件的導通/非導通進行控制的控制部；逆電平移位部，該逆電平移位部將上述高電位部的信號進行電平移位，并將其施加至以上述低電位的主電源電位為基準進行工作的低電位側邏輯電路；以及電壓檢測元件，該電壓檢測元件設置在上述高電位部，用來檢測上述逆電平移位部的輸出線的電位、根據該電位對上述控制部賦予邏輯值、從而對上述高電位側開關器件的導通/非導通進行控制。
本發(fā)明的第3方面所述的半導體器件是對串聯(lián)連接的、插入在高電位的主電源電位與低電位的主電源電位之間的第1和第2開關器件進行驅動控制的半導體器件，它具備高電位部，該高電位部包含對上述第1和第2開關器件中高電位側開關器件的導通/非導通進行控制的控制部；低電位側邏輯電路，該低電位側邏輯電路設置在以上述低電位的主電源電位為基準進行工作的低電位部、根據從外部施加的信號生成具有表示上述高電位側開關器件導通的第1狀態(tài)和表示上述高電位側開關器件非導通的第2狀態(tài)的控制信號，并且根據上述控制信號與上述第1和第2狀態(tài)對應地產生第1和第2脈沖信號；以及電壓檢測元件，該電壓檢測元件設置在上述低電位部，用來檢測從上述高電位部延伸的、輸出上述高電位的主電源電位的輸出線的電位、根據該電位對上述低電位側邏輯電路賦予邏輯值、從而對上述低電位側邏輯電路的工作進行控制。
本發(fā)明的第5方面所述的半導體器件是對串聯(lián)連接的、插入在高電位的主電源電位與低電位的主電源電位之間的第1和第2開關器件進行驅動控制的半導體器件，它具備高電位部，該高電位部包含對上述第1和第2開關器件中高電位側開關器件的導通/非導通進行控制的控制部；以及電壓檢測元件，該電壓檢測元件，設置在上述高電位部，插入在上述高電位的主電源電位與上述第1和第2開關器件的連接節(jié)點之間，檢測上述第1和第2開關器件的連接節(jié)點的電位、根據該電位對上述控制部賦予邏輯值、從而對上述高電位側開關器件的導通/非導通進行控制，上述電壓檢測元件是利用從輸出上述低電位的主電源電位的上述低電位部延伸的輸出線的電位控制其導通/非導通的至少1個MOS晶體管。


圖1是說明本發(fā)明實施例1的HVIC的電路結構的圖。
圖2是說明本發(fā)明實施例1的HVIC的工作的時序圖。
圖3是說明本發(fā)明實施例1的HVIC的工作的時序圖。
圖4是說明本發(fā)明實施例1的HVIC的結構的平面圖。
圖5是說明本發(fā)明實施例1的HVIC的結構的剖面圖。
圖6是說明本發(fā)明實施例1的HVIC的電壓檢測元件的結構的平面圖。
圖7是說明本發(fā)明實施例1的HVIC的電壓檢測元件的結構的剖面圖。
圖8是說明本發(fā)明實施例1的HVIC的第2變例的電路結構的圖。
圖9是說明大多數邏輯電路的工作的圖。
圖10是說明本發(fā)明實施例1的HVIC的第3變例的電路結構的圖。
圖11是說明本發(fā)明實施例1的HVIC的第3變例的電壓檢測元件的結構的平面圖。
圖12是說明本發(fā)明實施例1的HVIC的第3變例的電壓檢測元件的結構的剖面圖。
圖13是說明本發(fā)明實施例1的HVIC的第3變例的電壓檢測元件的結構的剖面圖。
圖14是說明本發(fā)明實施例1的HVIC的第4變例的電路結構的圖。
圖15是說明本發(fā)明實施例1的HVIC的第4變例的電壓檢測元件的結構的平面圖。
圖16是說明本發(fā)明實施例1的HVIC的第4變例的電壓檢測元件的結構的剖面圖。
圖17是說明本發(fā)明實施例1的HVIC的第4變例的電壓檢測元件的工作的圖。
圖18是說明本發(fā)明實施例1的HVIC的第4變例的電壓檢測元件的結構的剖面圖。
圖19是說明本發(fā)明實施例1的HVIC的第4變例的電壓檢測元件的結構的剖面圖。
圖20是說明本發(fā)明實施例1的HVIC的第5變例的電壓檢測元件的結構的平面圖。
圖21是說明本發(fā)明實施例1的HVIC的第5變例的電壓檢測元件的結構的剖面圖。
圖22是說明本發(fā)明實施例1的HVIC的第5變例的電壓檢測元件的工作的圖。
圖23是說明本發(fā)明實施例1的HVIC的第5變例的電路結構的圖。
圖24是說明偏置電壓輸出電路的結構的圖。
圖25是說明本發(fā)明實施例2的HVIC的電路結構的圖。
圖26是說明本發(fā)明實施例2的HVIC的結構的平面圖。
圖27是說明本發(fā)明實施例2的HVIC的結構的剖面圖。
圖28是說明本發(fā)明實施例3的HVIC的電路結構的圖。
圖29是說明本發(fā)明實施例3的HVIC的結構的平面圖。
圖30是說明本發(fā)明實施例3的HVIC的結構的剖面圖。
圖31是說明本發(fā)明實施例4的HVIC的電路結構的圖。
圖32是說明本發(fā)明實施例4的HVIC的結構的平面圖。
圖33是說明本發(fā)明實施例4的HVIC的結構的剖面圖。
具體實施例方式
A.實施例1A-1.器件結構在圖1中作為本發(fā)明的實施例1示出了功率集成電路器件(HVIC)100的結構。
在圖1中，IGBT(絕緣柵型雙極晶體管)等功率器件12和13以“圖騰柱”方式連接在高電位(HV)側電源線與低電位(接地電位GND)側電源線之間，構成半橋型功率器件。另外，續(xù)流二極管D1和D2分別與功率器件12和13反向并聯(lián)連接。然后，負載(電動機等電感型負載)與功率器件12和功率器件13的連接點N1連接。
在圖1中，功率器件12是以它與功率器件13的連接點N1的電位為基準，在該基準電位與高電位側電源線(HV)之間進行開關工作的器件，稱為高電位側功率器件。
另外，功率器件13是以接地電位為基準，在該基準電位與連接點N1的電位之間進行開關工作的器件，稱為低電位側功率器件。
因此，圖1所示的HVIC 100被區(qū)分為高電位側功率器件驅動電路HD和低電位側功率器件驅動電路LD。
高電位側功率器件驅動電路HD是具有各自的源電極分別與成為該驅動電路的電源的電容器10的2個電極連接、構成互補型MOS晶體管(CMOS晶體管)的PMOS晶體管24和NMOS晶體管25，借助于互補地將PMOS晶體管24和NMOS晶體管25導通、關斷來對功率器件12進行開關的電路。另外，將PMOS晶體管24與NMOS晶體管25的連接點的電壓稱為高電位側輸出電壓(或控制信號)HO。
另外，為了驅動PMOS晶體管24和NMOS晶體管25，高電位側功率器件驅動電路HD具有響應于由接口電路1施加的、以接地電位為基準而產生的脈沖狀控制信號S1(具有第1狀態(tài)和第2狀態(tài)2個電位狀態(tài))的正的和負的電平轉換，產生脈沖狀的導通信號S2和關斷信號S3的脈沖發(fā)生電路3。另外，接口電路1根據由設置在外部的微型計算機等施加的高電位側控制信號(HIN)和低電位側控制信號(LIN)分別生成控制信號S1和S0。另外，雖未圖示，HVIC 100還具有接受從高電位側進行逆電平移位而傳送來的信號，并將該信號輸出到外部的功能。另外，脈沖發(fā)生電路3也稱單拍脈沖發(fā)生電路。另外，有時也將接口電路1和脈沖發(fā)生電路3合在一起總稱為低電位側邏輯電路。
脈沖發(fā)生電路3的2個輸出端與作為電平移位晶體管的高耐壓N溝道型場效應晶體管(稱HNMOS晶體管)4和5的柵電極連接。于是，導通信號S2被施加至HNMOS晶體管4的柵電極，關斷信號S3被施加至HNMOS晶體管5的柵電極。
HNMOS晶體管4和5的漏電極分別與電阻29和30的一端連接，同時與邏輯濾波器8的輸入端連接，邏輯濾波器8的輸出端與反轉輸入SR觸發(fā)電路9的置位輸入端和復位輸入端連接。這里，邏輯濾波器8是用于防止反轉輸入SR觸發(fā)電路9的誤動作的濾波電路，由邏輯門構成。
反轉輸入SR觸發(fā)電路9的Q輸出端與PMOS晶體管24和NMOS晶體管25的柵電極連接。
另外，電阻29和30的另一端與PMOS晶體管24的源電極側，即電容器10的一個電極(將其電位稱為高電位側浮動電源絕對電位VB)連接。另外，PMOS晶體管24的漏電極，即電容器10的另一個電極(將其電位稱為高電位側浮動電源偏移電位VS)與連接點N1連接。
另外，用于對電容器10提供邏輯電路電壓VCC的直流電源41與HVIC 100連接，直流電源41的正極經限流電阻43與高耐壓二極管31的正極連接。然后，高耐壓二極管31的負極與電容器10的一個電極(即PMOS晶體管24的源電極側)連接。
高電位側功率器件驅動電路HD利用在電容器10中積累的電荷，即邏輯電路電壓VCC進行工作，當在電容器10中積累的電荷減少至不能維持邏輯電路電壓VCC的程度時，從直流電源41經高耐壓二極管31供給電荷，恢復邏輯電路電壓VCC。另外，供給接口電路1的工作電源電壓VDD的直流電源42也與HVIC 100連接。
低電位側功率器件驅動電路LD是具有串聯(lián)連接在成為該驅動電路的電源的電容器11的2個電極之間的PMOS晶體管27和NMOS晶體管28，借助于互補地使PMOS晶體管27和NMOS晶體管28導通、關斷來對功率器件13進行開關的電路。這里，稱PMOS晶體管27與NMOS晶體管28的連接點的電壓為低電位側輸出電壓或控制信號LO。
另外，PMOS晶體管27和NMOS晶體管28被由接口電路1施加的控制信號S0控制，而高電位側功率器件驅動電路HD由于如上所述經復雜的路徑進行傳遞，所以對輸入產生了約數十ns的延遲。因此，電路被設計成借助于經延遲電路DL對低電位側功率器件驅動電路LD施加控制信號S0，使其與高電位側功率器件驅動電路HD具有相同的輸入延遲。
這里，發(fā)明人注意到在上述的HVIC 100中，可以將HNMOS晶體管4和5的漏電極的電位V1和V11視為與電位VS大致相等，著眼于此，便產生了通過監(jiān)測電位V1和V11來檢測電位VS的技術思想。
即，對于電位VS從接地電位電平變化到數百伏特，作為電位VS+VCC的電位VB隨電位VS而變化。邏輯電路電壓VCC一般被設計為5～20V的恒定電壓，由于此值比電位VS的變動幅度小，所以電位VS與電位VB(即電位V1和V11)大致相等，因而可以說監(jiān)測電位V1和V11與監(jiān)測電位VS基本上是等效的。
本發(fā)明按照上述技術思想對圖1所示的HVIC 100，制成了將HNMOS晶體管4的漏電極與NMOS晶體管21的柵電極連接，經電阻32對NMOS晶體管21的漏電極施加邏輯電路電壓VCC，對NMOS晶體管21的源電極施加接地電位的結構。這樣，形成了借助于用接口電路1監(jiān)測NMOS晶體管21的漏電位V2，間接地監(jiān)測電位VS的結構。
A-2.器件的工作下面利用圖2所示的時序圖說明HVIC 100通常時的工作。另外，由于低電位側功率器件驅動電路LD的工作與現有器件的相同，所以以下以高電位側功率器件驅動電路HD的工作為中心進行說明。
在圖2中，響應于脈沖狀控制信號S1從負(GND)到正(VDD)和從正(VDD)到負(GND)的電平轉換，脈沖發(fā)生電路3依次產生單拍脈沖作為導通信號S2和關斷信號S3。
首先，作為導通信號S2，施加轉換到“H(高電位，即VCC)”的脈沖信號。這時，關斷信號S3為“L(低電位，即GND)”狀態(tài)，借助于導通信號S2，HNMOS晶體管4導通。另外。HNMOS晶體管5為關態(tài)。
據此，在與HNMOS晶體管4連接的電阻29上產生電壓降，HNMOS晶體管4的漏電極的電位V1從電位VB降至電位VS。
另一方面，在與HNMOS晶體管5連接的電阻30上不產生電壓降，從而“H”信號(電位VB)繼續(xù)向邏輯濾波器8的另一個輸入端輸入。
同樣，當作為關斷信號S3，施加轉換到“H(高電位，即VCC)”的脈沖信號時，HNMOS晶體管5導通。另外，HNMOS晶體管4為關態(tài)。
據此，在與HNMOS晶體管5連接的電阻30上產生電壓降，HNMOS晶體管5的漏電極的電位V11從電位VB降至電位VS。
反轉輸入SR觸發(fā)電路9的輸出信號在施加導通信號S2的時刻轉換到“H”(即電壓VB)，在施加關斷信號S3的時刻轉換到“L”(即電位VS)。
另外，借助于使PMOS器件24與NMOS晶體管25互補地導通、關斷而得到的功率器件12的控制信號HO也是與控制信號S1相同的信號。這里，在圖2中還一并示出了功率器件13的控制信號LO。
另外，由于功率器件12和13互補地工作，節(jié)點N1的電位在高電位(HV)與接地電位(GND)之間變化，該變化的時序追隨功率器件12的控制信號HO的變化的時序。
在這樣的HVIC 100的通常時的工作中，NMOS晶體管21的漏電位V2成為與節(jié)點N1的電位變化對應的輸出。
即，當節(jié)點N1的電位為高電位(HV)時，作為電壓檢測元件而設置的NMOS晶體管21為開態(tài)，漏電位V2成為GND。
另一方面，當節(jié)點N1的電位為GND時，NMOS晶體管21為關態(tài)，漏電位V2為邏輯電路電壓VCC。這樣，可以由NMOS晶體管21得到與節(jié)點N1的電位VS對應的輸出，可以間接地監(jiān)測電位VS。
下面利用圖3所示的時序圖說明節(jié)點N1為接地故障狀態(tài)時的異常檢測工作。
如圖3所示，當節(jié)點N1從正常工作狀態(tài)(期間T1)變?yōu)榻拥毓收蠣顟B(tài)時，節(jié)點N1的電位從高電位(HV)降至接地電位(GND)(期間T2)。
由于此變化，作為電壓檢測元件而設置的NMOS晶體管21成為關態(tài)，漏電位V2成為邏輯電路電壓VCC。借助于用接口電路1監(jiān)測漏電位V2，并例如取其與HIN信號的反轉邏輯積(進行NAND運算)，可以與節(jié)點N1的接地故障時刻相一致地使控制信號S1成為關斷信號。由此，可以在節(jié)點N1的接地故障時刻由脈沖發(fā)生電路3產生關斷信號S3，能夠停止處于短路狀態(tài)的功率器件12的控制信號HO，使功率器件12處于關態(tài)，因而HVIC 100變得具有短路保護功能。
A-3.具體結構例下面利用圖4和圖5說明HVIC 100的一例具體結構。
圖4是示出HVIC 100中的高電位側功率器件驅動電路HD；設置了NMOS晶體管21等電壓檢測元件的電壓讀出部SP；NMOS晶體管4等高耐壓電平移位晶體管LST；以及低電位側邏輯電路LL這些器件在半導體襯底的主表面上的平面配置的平面圖。另外，圖4是示意圖，各構件的大小、配置間隔與實際器件有差異。
這里，在圖1中雖未示出，但低電位側邏輯電路LL包含借助于來自高電位側功率器件驅動電路HD的電平移位(逆電平移位)接受向低電位側傳送的信號，并具有對該信號進行判斷的功能的電路以及將該信號輸出到外部的電路。另外，從高電位側輸出的信號中有表示高電位側功率器件驅動電路HD的工作狀態(tài)等的信號等。
如圖4所示，高電位側功率器件驅動電路HD被稱之為RESURF(折合表面電場)結構的隔離結構RS包圍，與低電位側電隔離。
在這樣的結構中，高電位側功率器件驅動電路HD的邏輯電路(例如圖1所示的邏輯濾波器8)與低電位側之間的信號授受經跨在隔離結構RS上而配置的高電位布線WR(輸出線)進行。
例如，若將電平移位晶體管LST設定為圖1中的HNMOS晶體管4，則HNMOS晶體管4的漏電極經高電位布線WR與高電位側功率器件驅動電路HD內的邏輯濾波器8連接。
發(fā)明人著眼于這種結構，產生了如下的技術思想利用高電位布線WR的電位是應檢測的電位V1一事，通過使該高電位布線WR具有作為電壓檢測元件的MOS晶體管的柵極的功能，在低電位區(qū)檢測電位V1，即電位VS。
即，如圖4所示，以高電位布線WR跨在電壓讀出部SP的上部的方式配置了電壓讀出部SP，以高電位布線WR作為柵電極，在其兩側設置源、漏層，形成作為電壓檢測元件的MOS晶體管。
圖5示出了圖4所示的A-A線的剖面結構的一個例子。
在圖5中，在硅襯底等半導體襯底101(含濃度較低的P型雜質P-)的主表面上配置了外延層102(含濃度較低的N型雜質N-)。然后，在外延層102與半導體襯底101的交界部以跨越雙方的方式有選擇地形成用于減緩電場的掩埋擴散區(qū)104(含濃度較高的N型雜質N+)。
在圖5中示出了包圍高電位側功率器件驅動電路HD的隔離結構RS的一部分、電壓讀出部SP、電平移位晶體管LST和低電位側邏輯電路LL的剖面結構，首先說明隔離結構RS的結構。
隔離結構RS具有在外延層102的表面有選擇地配置的場氧化膜107；在外延層102的表面內與場氧化膜107隔開間隔而配置的P型擴散區(qū)106(含濃度較高的P型雜質P+)；將場氧化膜107夾在它與P型擴散區(qū)106之間，在與P型擴散區(qū)106相反一側的外延層102的表面內配置的N型擴散區(qū)118(N+)；以從場氧化膜107的端部跨至P型擴散區(qū)106的端部的方式而配置的低電位多晶硅場電極111；在場氧化膜107上有選擇地配置了多個的浮置電位多晶硅場電極112；以及以從場氧化膜107的端部跨至N型擴散區(qū)118的端部的方式而配置的高電位多晶硅場電極113。
這樣，借助于采用隔開間隔而配置電位不同的電極的多場電極結構，可以減緩電場集中。
另外，低電位多晶硅場電極111和高電位多晶硅場電極113被配置在柵氧化膜GX1上。
另外，N型擴散區(qū)118以與N型擴散區(qū)105(N+)部分地重疊的方式配置，而N型擴散區(qū)105(N+)以從外延層102的主表面抵達掩埋擴散區(qū)104的方式配置。還有，設置N型擴散區(qū)105是為了使掩埋擴散區(qū)104的電位固定。
電壓讀出部SP具有在外延層102的表面有選擇地配置的場氧化膜107；在被場氧化膜107覆蓋的外延層102的表面內配置的P型阱區(qū)114；以及以與P型阱區(qū)114相接并包圍P型阱區(qū)114的方式而配置的、從外延層102的主面表面抵達半導體襯底101的表面的P型擴散區(qū)103(P+)。另外，掩埋擴散區(qū)104被配置在比P型阱區(qū)114更靠下的層中。還有，電壓讀出部SP具有源、漏區(qū)，但在圖5所示的剖面中未表現出源、漏區(qū)。另外，后面將說明電壓讀出部SP的詳細結構。
電平移位晶體管LST如隔離結構RS那樣采用了借助于多場電極結構來減緩電場的結構。即，以在外延層102的表面內配置的N型擴散區(qū)119(N+)為漏區(qū)，與N型擴散區(qū)119隔開間隔地以同心圓狀包圍N型擴散區(qū)119的方式配置場氧化膜107。然后，在同心圓狀的場氧化膜107外周的外延層102的表面內將構成阱區(qū)的P型擴散區(qū)106配置成同心圓狀，在P型擴散區(qū)106的表面內將構成源區(qū)的N型擴散區(qū)105(N+)配置成同心圓狀。
然后，以從同心圓狀的場氧化膜107的內側的端部跨至N型擴散區(qū)119的端部的方式配置高電位多晶硅場電極113，在場氧化膜107上以同心圓狀設置多個浮動電位多晶硅場電極112，以從場氧化膜107的外側的端部跨至N型擴散區(qū)105的端部的方式配置同心圓狀的柵電極109。
還有，高電位多晶硅場電極113和柵電極109分別被配置在柵氧化膜GX1和GX2上。
另外，N型擴散區(qū)119以與N型擴散區(qū)105部分地重疊的方式配置，而N型擴散區(qū)105以從外延層102的主面表面抵達掩埋擴散區(qū)104的方式配置。
在電平移位晶體管LST與低電位側邏輯電路LL之間的外延層102的表面配置場氧化膜107，以從被該場氧化膜107覆蓋的外延層102的主面表面抵達半導體襯底101的表面的方式配置P型擴散區(qū)103。
低電位側邏輯電路LL采用與其功能相符的種種結構，另外，雖然由于該結構與本發(fā)明的關系不密切而省略了結構說明，但不言而喻，低電位側邏輯電路LL至少包含例如如圖5所示以在外延層102的表面內配置的P型擴散區(qū)106為源、漏區(qū)的PMOS晶體管等。
然后，以覆蓋外延層102的整個主表面的方式配置例如用氧化硅膜形成的層間絕緣膜117。
在電平移位晶體管LST中，以抵達N型擴散區(qū)119(漏區(qū))的方式設置貫通層間絕緣膜117的漏電極119D，另外，以抵達N型擴散區(qū)105(源區(qū))的方式設置貫通層間絕緣膜117的源電極105S。
然后，在層間絕緣膜117上設置高電位布線WR，該高電位布線WR以一端與漏電極119D連接，跨過電壓讀出部SP和隔離結構RS的上部，另一端延伸至高電位側功率器件驅動電路HD內的方式設置。另外，高電位布線WR用鋁等導體形成。
另外，以覆蓋高電位布線WR和層間絕緣膜117的方式配置表面保護膜121(玻璃涂覆膜)。
其次，利用圖6和圖7進一步說明在對電壓讀出部SP使用圖1所示的NMOS晶體管21時的結構。
圖6是更詳細地示出NMOS晶體管21的平面結構的平面圖，為說明方便，還示出了在外延層102的表面內形成的雜質區(qū)。另外，圖7是表示圖6所示的NMOS晶體管21的B-B線的剖面結構的圖。
如圖6所示，NMOS晶體管21設置在形成于外延層102的表面內的P型阱區(qū)114上，在高電位布線WR的兩側面外方的P型阱區(qū)114的表面內有選擇地配置N型擴散區(qū)115(N+)作為源、漏區(qū)。另外，P型阱區(qū)114被P型擴散區(qū)103包圍。
然后，在N型擴散區(qū)115的上方例如用鋁形成與N型擴散區(qū)115電連接的源、漏電極120。另外，源、漏電極120的一方接地(GND)。
另外，如圖7所示，用場氧化膜107規(guī)定N型擴散區(qū)115的形成區(qū)，以覆蓋場氧化膜107的方式配置層間絕緣膜117。高電位布線WR以跨在2個N型擴散區(qū)115的端部的上方的方式配置在場氧化膜107和層間絕緣膜117的上部，具有作為柵電極的功能。
在這樣的結構中，高電位布線WR的下層的層間絕緣膜117和場氧化膜107具有作為柵氧化膜的功能，電壓讀出部SP具備所謂的場晶體管作為電壓檢測元件。
即，作為測定對象的電位VS(近似于電位V1)達到數百伏特。另一方面，在通常的邏輯電路等中使用的MOS晶體管的柵氧化膜的厚度在100nm以下，當對電壓檢測元件采用該厚度的柵氧化膜時，會發(fā)生絕緣擊穿。
于是，通過采用遠比通常的柵氧化膜厚的場氧化膜107和層間絕緣膜117作為柵氧化膜，可以得到即使對高電位布線WR施加數百伏特的電壓也不會發(fā)生絕緣擊穿的場晶體管。
這里，場氧化膜107與層間絕緣膜117的總厚度達到1μm。另外，如果場氧化膜107和層間絕緣膜117中只有一方具有可以耐對高電位布線WR施加的電壓的厚度，也可以是只用場氧化膜107和層間絕緣膜117中的一方作為柵氧化膜的結構。
當對高電位布線WR施加高電壓時，位于場氧化膜107的下部的P型阱區(qū)114的表面反轉為N型區(qū)，在N型擴散區(qū)105之間形成溝道區(qū)，NMOS晶體管21成為開態(tài)，漏電位V2成為GND，進行HVIC 100的短路保護動作。
A-4.變例1另外，在至此的說明中，示出了使用NMOS晶體管作為電壓檢測元件的例子，但對電壓檢測元件也可以使用PMOS晶體管。這時，借助于使圖1所示的電阻32與GND端子連接，PMOS晶體管的漏與電阻32連接，源與VCC端子連接，取漏電位V2與HIN信號的反轉邏輯積(進行NAND運算)，可以與節(jié)點N1的接地故障時刻相一致地使控制信號S1為關斷信號。
在至此的說明中，示出了使用增強型MOS晶體管作為電壓檢測元件的例子，但對電壓檢測元件也可以使用耗盡型MOS晶體管。
雖然當電位VS為負電位時不能用增強型MOS晶體管檢測，但例如若用耗盡型MOS晶體管，由于當電位VS為負電位時呈關態(tài)，所以可以檢測負的電位VS。
A-5.變例2在至此的說明中，如圖1所示，示出了利用HNMOS晶體管4的漏電位進行開關控制的NMOS晶體管21，但也可以如圖8所示的HVIC100A那樣兼具利用HNMOS晶體管5的漏電位進行開關控制的NMOS晶體管22。
這時，成為經電阻33對NMOS晶體管22的漏電極施加邏輯電路電壓VCC，對NMOS晶體管22的源電極施加接地電位的結構。這樣，就制成了也是借助于用接口電路1監(jiān)測NMOS晶體管22的漏電位V22，間接地監(jiān)測電位VS的結構。另外，在圖8中對與圖1所示的HVIC 100相同的結構標以相同的符號，不再進行重復說明。
這樣，通過設置多個電位VS的電壓檢測元件，就具有了冗余性，可以減小對電位VS監(jiān)測失敗的可能性。
另外，在使電壓檢測元件具有冗余性的意義上，將與圖1所示的、利用HNMOS晶體管4的漏電位進行開關控制的NMOS晶體管21相同的NMOS晶體管并聯(lián)連接多個，使電壓檢測元件為奇數個，將各自的漏電位施加至大多數邏輯電路的輸入端。
這里，大多數邏輯電路由多個邏輯門構成，是以輸入的信號中的超過半數的邏輯值作為其輸出的電路。
圖9示出了作為大多數邏輯電路的一例的3輸入大多數邏輯電路的真值表。
在圖9中示出了相對于A、B、C三個輸入的輸出Y，可以看出，超過半數的邏輯值為輸出Y的邏輯值。
借助于制成這樣的結構，即使多個電壓檢測元件中的例如1個發(fā)生了誤動作，輸出了錯誤的邏輯，也能夠從大多數邏輯電路中輸出正常的邏輯，從而進一步減小對電位VS監(jiān)測失敗的可能性。
A-6.變例3在至此的說明中，示出了使用NMOS晶體管或PMOS晶體管作為電壓檢測元件的例子，但也可以像圖10所示的HVIC 100B那樣使用CMOS晶體管。另外，在圖10中對與圖1所示的HVIC 100相同的結構標以相同的符號，不再進行重復說明。
如圖10所示，制成將HNMOS晶體管4的漏電極與CMOS晶體管210的共用柵電極連接，對構成CMOS晶體管210的PMOS晶體管的源電極施加邏輯電路電壓VCC，對構成CMOS晶體管210的NMOS晶體管的源電極施加接地電位的結構。于是，成為了借助于用接口電路1監(jiān)測CMOS晶體管210的輸出電位V2，間接地監(jiān)測電位VS的結構。
在這樣的結構中，由于當電位V1為GND電位時，構成CMOS晶體管210的PMOS晶體管處于開態(tài)，NMOS晶體管處于關態(tài)，所以邏輯電路電壓VCC從CMOS晶體管210的輸出端輸出，借助于例如取其與HIN信號的反轉邏輯積(NAND運算)，可以與節(jié)點N1的接地故障時刻相一致地使控制信號S1成為關斷信號。
另外，通過使用CMOS晶體管作為電壓檢測元件，具有可以減小電路電流的優(yōu)點。
下面利用圖11～圖13說明CMOS晶體管210的結構。
圖11是示出CMOS晶體管210的平面結構的平面圖，為說明方便，還示出了在外延層102的表面內形成的雜質區(qū)。另外，圖12和圖13分別是表示圖11所示的CMOS晶體管210的C-C線和D-D線的剖面結構的圖。
如圖11所示，CMOS晶體管210由設置在被N型擴散區(qū)125(N+)包圍的外延層102上的PMOS晶體管P210和設置在形成于外延層102的表面內的P型阱區(qū)114上的NMOS晶體管N210構成。
對PMOS晶體管P210，在高電位布線WR的兩側面外方的外延層102的表面內有選擇地配置P型擴散區(qū)116(P+)作為源、漏區(qū)。然后，在P型擴散區(qū)116的上方例如用鋁形成與P型擴散區(qū)116電連接的源、漏電極120。另外，源、漏電極120的一方還與NMOS晶體管N210的源、漏區(qū)連接，構成CMOS晶體管210的輸出端。
另外，包圍中央外延層102的N型擴散區(qū)125被外延層102包圍，外延層102被P型擴散區(qū)103包圍。
對NMOS晶體管N210，在高電位布線WR的兩側面外方的P型阱區(qū)114的表面內有選擇地配置P型擴散區(qū)115作為源、漏區(qū)。然后，在N型擴散區(qū)115的上方例如用鋁形成與N型擴散區(qū)115電連接的源、漏電極120。另外，源、漏電極120的一方還與PMOS晶體管P210的P型擴散區(qū)116連接。另外，外延層102被P型擴散區(qū)103包圍。
另外，如圖12和圖13所示，用場氧化膜107規(guī)定P型擴散區(qū)116的形成區(qū)，以覆蓋場氧化膜107的方式配置層間絕緣膜117。高電位布線WR以跨在2個P型擴散區(qū)116的端部上方的方式配置在場氧化膜107和層間絕緣膜117的上部，具有作為柵電極的功能。
另外，包圍中央外延層102的N型擴散區(qū)125以從外延層102的主面表面抵達半導體襯底101的方式配置，并且它還與掩埋擴散區(qū)102相接觸，使中央外延層102與P型雜質區(qū)完全隔離。另外，NMOS晶體管N210的剖面結構與利用圖7說明過的NMOS晶體管21的相同，所以省略其說明。
A-7.變例4在至此的說明中，示出了以1個電平的電位VS作為檢測對象的結構，但也可以如圖14所示的HVIC 100C那樣并聯(lián)連接多個NMOS晶體管(這里是NMOS晶體管21和211)，通過制成閾值電壓各不相同的NMOS晶體管，可以設定多個電位VS的檢測電平。另外，在圖14中對與圖1所示的HVIC 100相同的結構標以相同的符號，不再進行重復說明。
下面利用圖15和圖16對NMOS晶體管21和211的一例結構進行說明。
A-7-1.柵氧化膜厚度的變更圖15是示出NMOS晶體管21和211的平面結構的平面圖，為說明方便，還示出了在外延層102的表面內形成的雜質區(qū)。另外，圖16是表示圖15所示的NMOS晶體管21和211的E-E線的剖面結構的圖。
如圖15所示，對NMOS晶體管21，在高電位布線WR的兩側面外方的P型阱區(qū)114的表面內有選擇地配置了P型擴散區(qū)115作為源、漏區(qū)。然后，在N型擴散區(qū)115的上方例如用鋁形成與N型擴散區(qū)115電連接的源、漏電極120。另外，源、漏電極120的一方接地。
另一方面，對NMOS晶體管211，以在比高電位布線WR靠下的層中例如用多晶硅形成的高電位布線WR1為柵電極，在高電位布線WR1的兩側面外方的P型阱區(qū)114的表面內有選擇地配置P型擴散區(qū)115作為源、漏區(qū)。
另外，對于其形成深度不相同的高電位布線WR和WR1雖然要分別改變其材料，但由于這是從對各層分別使用布線材料的觀點出發(fā)的，所以具有能夠抑制制造成本增加的優(yōu)點。
然后，在N型擴散區(qū)115的上方例如用鋁形成與N型擴散區(qū)115電連接的源、漏電極120。另外，源、漏電極120的一方接地。。
還有，高電位布線WR與高電位布線WR1通過接觸孔等進行電連接，對它們施加相同的電位V1(圖14)。
具體而言，如圖16所示，對NMOS晶體管21，使用配置在場氧化膜107和層間絕緣膜117的上部的高電位布線WR作為柵電極，使用場氧化膜107和層間絕緣膜117作為柵氧化膜。另一方面，對NMOS晶體管211，使用配置在場氧化膜107的上部的高電位布線WR1作為柵電極，使用場氧化膜107作為柵氧化膜。據此，可以使NMOS晶體管21和211各自的柵氧化膜的厚度為不同的值，可以設定多個電位VS的檢測電平。
即，在P型阱區(qū)114的表面濃度相同的情形下，NMOS晶體管21和211的閾值電壓Vth按照下面給出的式(1)形成不同的值，使用柵氧化膜較厚的高電位布線WR的NMOS晶體管的閾值電壓Vth增高。
Vth＝√-(2εsqNA(2φB))/Co+2φB...(1)即，單位面積的柵氧化膜的電容Co用Co＝εox/d表示。其中，εox是氧化膜的介電常數，q是電子的電荷量，d是柵氧化膜的膜厚，柵氧化膜的膜厚增大時電容Co減小，閾值電壓Vth升高。
另外，上面式(1)中的εs是半導體的介電常數，NA是P型阱區(qū)114的雜質濃度，φB是費米勢。
由于MOS晶體管在設定的閾值電壓Vth上下進行開/關動作，所以只能進行某電位以上或以下的判定。但是，借助于如HVIC 100C那樣使用閾值電壓Vth不同的MOS晶體管作為電壓檢測元件，可以設定多個電位VS的檢測電平。
這里，利用圖17說明HVIC 100C的電壓檢測工作。
在圖17中，示出了電位VS的變動特性以及NMOS晶體管21和211與電位VS的變動對應地進行工作時的漏電位V2的輸出波形。
如圖17所示，在電位VS階梯式地從高電位HV變化到接地電位GND時，首先，在電位VS達到NMOS晶體管21的閾值電壓Vth1的時刻NMOS晶體管21成為關態(tài)，漏電位V2成為邏輯電路電壓VCC。
另外，在電位VS達到NMOS晶體管211的閾值電壓Vth2的時刻NMOS晶體管211成為關態(tài)，漏電位V2成為邏輯電路電壓VCC。
這樣，在HVIC 100C中，可以將電位VS的檢測電平設定成3個電平，即使在電位VS過渡性地變化時，借助于取NMOS晶體管21與211的輸出值的邏輯和或邏輯積，也能夠進行電壓檢測。
另外，也可以在NMOS晶體管21和211中制成使柵氧化膜厚度改變的結構，采用圖18和圖19所示的結構。
即，在圖18中，利用各向異性刻蝕等方法有選擇地除掉與NMOS晶體管211的柵電極的配置位置對應的部分的層間絕緣膜117，使場氧化膜107露出。然后，借助于將作為NMOS晶體管21和211的柵電極的高電位布線WR形成一體化結構而進行配置，可以得到使用場氧化膜107和層間絕緣膜117作為柵氧化膜的NMOS晶體管21、使用場氧化膜107作為柵氧化膜的NMOS晶體管211。
另外，在圖19中，在層間絕緣膜117形成前用各向異性刻蝕等方法有選擇地除掉與NMOS晶體管211的柵電極的配置位置對應的部分的場氧化膜107，使P型阱區(qū)114等有源區(qū)露出。然后，形成層間絕緣膜117、覆蓋含露出的有源區(qū)的外延層102的整個主表面后，借助于將作為NMOS晶體管21和211的柵電極的高電位布線WR形成一體化結構而進行配置，可以得到使用場氧化膜107和層間絕緣膜117作為柵氧化膜的NMOS晶體管21、使用層間絕緣膜117作為柵氧化膜的NMOS晶體管211。
另外，圖16和圖18所示的NMOS晶體管211的結構相當于在實施例1中說明過的、僅用場氧化膜107作為柵氧化膜的結構，圖19所示的NMOS晶體管211的結構相當于僅用層間絕緣膜117作為柵氧化膜的結構。
這樣，借助于對NMOS晶體管21和211將高電位布線WR制成一體化結構，不需要進行布線間的連接，因而可以簡化制造工序。
另外，在以上的說明中示出了使用NMOS晶體管21和211兩個MOS晶體管的例子，但MOS晶體管不限于兩個，借助于使多個MOS晶體管各自的柵氧化膜的厚度改變，可以進一步增加電位VS的檢測電平的數目。
A-7-2.阱區(qū)雜質濃度的變更另外，為了使NMOS晶體管21和211各自的閾值電壓不同，除使柵氧化膜的厚度不同外，還可以制成使各自的P型阱區(qū)114的雜質濃度不同的結構。
即，由于如上面的式(1)表示的那樣，閾值電壓Vth可以用P型阱區(qū)114的雜質濃度NA控制，所以借助于在NMOS晶體管21和211各自的P型阱區(qū)114的制造工藝(溝道摻雜工序)中將NMOS晶體管21的P型阱區(qū)114的表面附近的雜質濃度調整為比NMOS晶體管211的高，可以使NMOS晶體管21和211中所謂溝道區(qū)的雜質濃度不同，從而使兩者的閾值電壓不同。
例如，借助于在對NMOS晶體管21和211各自的P型阱區(qū)114注入相同濃度的硼離子(P型雜質)后，只對NMOS晶體管211的P型阱區(qū)114注入磷離子(N型雜質)，可以降低表面的P型雜質濃度，從而可以降低NMOS晶體管211的閾值電壓Vth。
這樣，由于通過調整雜質濃度來控制閾值電壓，可以在寬范圍內且高精度地改變閾值電壓，所以具有在電壓VS變動的場合可以容易地設定多個檢測電平的優(yōu)點。
A-8.變例5在利用圖7說明過的NMOS晶體管21的剖面結構中，由于掩埋擴散區(qū)104的面積比P型阱區(qū)114的小，包圍P型阱區(qū)114的P型擴散區(qū)103以抵達半導體襯底101的表面的方式配置，所以P型阱區(qū)114不與半導體襯底101電隔離。這是為了將P型阱區(qū)114的電位固定為半導體襯底101的電位的結構。
但是，通過制成使P型阱區(qū)114與半導體襯底101電隔離的結構，可以用電學方法改變NMOS晶體管21的閾值電壓。
下面利用圖20和圖21說明用電學方法改變NMOS晶體管21的閾值電壓的一例結構。
圖20是示出NMOS晶體管21的平面結構的平面圖，為說明方便，還示出了在外延層102的表面內形成的雜質區(qū)。另外，圖21是表示圖20所示的NMOS晶體管21被的F-F線的剖面結構的圖。另外，在圖20和圖21中對與圖7所示的NMOS晶體管21相同的結構標以相同的符號，不再進行重復說明。
如圖20所示，NMOS晶體管21設置在形成于外延層102的表面內的P型阱區(qū)114上，在高電位布線WR的兩側面外方的P型阱區(qū)114的表面內有選擇地配置N型擴散區(qū)115作為源、漏區(qū)。然后，P型阱區(qū)114被P型擴散區(qū)103包圍，P型擴散區(qū)103被N型擴散區(qū)125包圍，N型擴散區(qū)125被外延層102包圍，外延層102被P型擴散區(qū)103包圍。
然后，在N型擴散區(qū)115的上方例如用鋁形成與N型擴散區(qū)115電連接的源、漏電極120。另外，源、漏電極120的一方接地(GND)。
另外，在P型阱區(qū)114的上方例如用鋁形成與P型阱區(qū)114電連接的電位控制電極130。
另外，如圖21所示，掩埋擴散區(qū)104的面積比P型阱區(qū)114的大，P型擴散區(qū)103以抵達掩埋擴散區(qū)104的表面的方式配置。然后，N型擴散區(qū)125、外延層102和最外周的P型擴散區(qū)103均以抵達半導體襯底101的表面的方式配置，P型阱區(qū)114與半導體襯底101完全電隔離。
通過采用這樣的結構，借助于經電位控制電極130對P型阱區(qū)114施加偏置電壓，可以任意控制P型阱區(qū)114的電位，可以用電學方法改變閾值電壓。
下面的式(2)示出了對P型阱區(qū)114施加的偏置電壓VBS與閾值電壓的變化幅度ΔVth的關系。
ΔVth＝√-(2εsqNA)/Co·(√-(2φB+VBS)-√-(2φB)...(2)另外，在圖22中示出了施加于P型阱區(qū)114的偏置電壓VBS不同時的閾值電壓Vth與漏電流Id的平方根的關系。
由于按照MOS晶體管的理論式，飽和電流區(qū)的漏電流與柵電壓的2次方成正比地增加，所以在將偏置電壓VBS固定在規(guī)定值、施加飽和電壓區(qū)的漏電壓的狀態(tài)下改變柵電壓，對此時的漏電流Id的平方根作圖，可以得到圖22所示的特性之一。另外，由于√-(Id)＝0時的柵電壓的值被定義為閾值電壓Vth，所以在圖22中用橫軸表示閾值電壓Vth。
圖22示出了將偏置電壓VBS設定在0V、-1V、-4V和-16V時的特性，表明通過調整偏置電壓VBS可以控制閾值電壓Vth。
因此，通過采用圖20和圖21所示的結構作為NMOS晶體管21的結構，改變對P型阱區(qū)114施加的偏置電壓VBS，監(jiān)測NMOS晶體管21關斷動作時的偏置電壓VBS，可以設定適合于電位VS的檢測電平。
另外，實際上，取得NMOS晶體管21關斷動作時的偏置電壓VBS的操作是在完成HVIC 100的在晶片階段的制造工序、測試該晶片的電學特性時進行的，從外部對節(jié)點N1(圖1)施加相當于電位VS的電壓，測量這時的NMOS晶體管21進行關斷動作的偏置電壓VBS。
然后，例如制成如圖23所示的HVIC 100D那樣內置偏置電壓輸出電路90的結構，使得在HVIC的工作中該偏置電壓VBS總是施加于P型阱區(qū)114，這里，在圖24中示出了一例偏置電壓輸出電路90的結構。
如圖24所示，偏置電壓輸出電路90具有以邏輯電路電壓VCC為電源產生基準電壓Vref的基準電壓發(fā)生部30；借助于用電阻對基準電壓Vref進行分割、生成偏置電壓VBS的可變電阻R1和R2；對可變電阻R1和R2的阻值進行調整的電阻調整電路50；以及存儲電阻調整電路50的控制程序的EPROM等存儲器件部40。
為了調整偏置電壓VBS，在存儲器件部40中存儲了根據可變電阻R1和R2的阻值與偏置電壓VBS的關系對電阻調整電路50進行控制的程序，例如當存儲器件部40接受到HVIC 100D開始工作的信息時，控制程序自動施加至電阻調整電路50。
這樣，由于借助于設置用于調整偏置電壓VBS的偏置電壓輸出電路90，可以調整由電壓檢測元件在制造上的分散性引起的閾值電壓特性的變動，使之具有冗余性，所以不需要準備多個電壓檢測元件，具有可以縮小器件面積的優(yōu)點。
另外，可以不改變制造條件而容易地對電壓檢測元件的閾值電壓進行設定。
另外，由于可以對同樣結構的多個MOS晶體管設定各不相同的閾值電壓，所以可以用同樣結構的MOS晶體管構成能夠設定如用圖15說明過那樣的多個電位VS的檢測電平的結構。
B.實施例2B-1.器件的結構和工作圖25示出了作為本發(fā)明的實施例2的HVIC 200的結構。另外，在圖25中對與圖1所示的HVIC 100相同的結構標以相同的符號，不再進行重復說明。
在利用圖1說明過的HVIC 100中示出了電壓檢測元件被配置在低電位側的結構，圖25所示的HVIC 200是借助于將電壓檢測元件配置在高電位側功率器件驅動電路HD內，將檢測結果提供給邏輯濾波器8，使得在因接地故障而電位VS成為接地電位時停止高電位側的柵驅動器的輸出HO的結構。
在圖25中，作為電壓檢測元件的PMOS晶體管23的柵電極與設置在高電位側功率器件驅動電路HD內的、對來自高電位側功率器件驅動電路HD的信號進行逆電平移位使其移至低電位側的HPMOS晶體管51的漏電極連接，PMOS晶體管23的漏電極經電阻34與節(jié)點N1連接。另外，PMOS晶體管23的源電極與PMOS晶體管24的源電極側，即電容器10的一個電極連接。
HPMOS晶體管51的源電極與PMOS晶體管24的源電極側，即電容器10的一個電極連接，HPMOS晶體管51的漏電極經設置在低電位側的電阻35接地。因此，當HPMOS晶體管51為開態(tài)時通過低電位布線WR2(輸出線)向低電位側供給漏電流。電阻35與該低電位布線WR2連接以產生電位V3，借助于將該電位V3提供給接口電路1，來自高電位側功率器件驅動電路HD的信號被逆電平移位而移至低電位側。另外，對HPMOS晶體管51的柵電極從脈沖發(fā)生電路PG供給脈沖信號，根據該脈沖信號向低電位側發(fā)送信號。
另外，迄今一直是在高電位側設置HPMOS晶體管51等高耐壓晶體管，將其用作逆電平移位晶體管，發(fā)明人注意到可以將HPMOS晶體51的漏電位V3視為與電位VS大致相等，著眼于此，產生了通過監(jiān)測電位V3來檢測電位VS的技術思想。
即，由于如上所述，低電位布線WR2與低電位側電路連接，所以其電位是基本上接近GND的電位。因此，當高電位側功率器件驅動電路HD中的節(jié)點N1的電位VS例如由于接地故障而成為接地電位時，PMOS晶體管23成為關態(tài)，漏電位V3與這時的電位VS，即GND相等，PMOS晶體管23的輸出成為“低電平”。
另一方面，當節(jié)點N1的電位VS為高電位HV時，PMOS晶體管23成為開態(tài)，漏電位V3與這時的電位VS，即HV相等，PMOS晶體管23的輸出成為“高電平”。
這樣，借助于設置PMOS晶體管23，可以在高電位側功率器件驅動電路HD內檢測電位VS。
B-2.具體結構例下面利用圖26和圖27說明HVIC 200的一例具體結構。
圖26是示出HVIC 200中高電位側功率器件驅動電路HD；配置了PMOS晶體管23等電壓檢測元件的電壓讀出部SPH；HPMOS晶體管51等高耐壓電平移位晶體管LSTH；邏輯濾波器8等高電位側邏輯電路HL；以及低電位側邏輯電路LL這些器件在半導體襯底主表面上的平面配置的平面圖。另外，圖26是示意圖，各構件的大小、配置間隔與實際器件有差異。還有，對與圖4所示的HVIC 100相同的結構標以相同的符號，不再進行重復說明。
如圖26所示，以從高電位側功率器件驅動電路HD內的電平移位晶體管LSTH延伸至低電位側邏輯電路LL的低電位布線WR2跨在電壓讀出部SPH的上部的方式配置電壓讀出部SPH，以低電位布線WR2作為柵電極，在其兩側設置源、漏層，以此形成作為電壓檢測元件的MOS晶體管。
圖27示出了圖26所示的G-G線的剖面結構的一個例子。另外，在圖27中對與圖5所示的HVIC 100相同的結構標以相同的符號，不再進行重復說明。
圖27示出了電平移位晶體管LSTH、電壓讀出部SPH、包圍高電位側功率器件驅動電路HD的隔離結構RS的一部分和低電位側邏輯電路LL的剖面結構，首先說明電平移位晶體管LSTH的結構。
電平移位晶體管LSTH與隔離結構RS一樣采用了利用多場電極結構來減緩電場的結構。即，以在外延層102的表面內配置成圓環(huán)狀的P型擴散區(qū)126(P+)作為漏區(qū)，以與P型擴散區(qū)126隔開間隔、以同心圓狀包圍P型擴散區(qū)126的方式配置場氧化膜107。然后，構成源區(qū)的P型擴散區(qū)106在同心圓狀的場氧化膜107的外周的外延層102的表面內配置成同心圓狀，N型擴散區(qū)118(N+)以與P型擴散區(qū)106的外邊緣相接的方式配置成同心圓狀。另外，以從P型擴散區(qū)126的外周端部起、覆蓋場氧化膜107的整個底面的方式設置P型雜質區(qū)135。
然后，以從同心圓狀的場氧化膜107的內側的端部跨至P型擴散區(qū)126的端部的方式配置低電位多晶硅場電極111，在場氧化膜107上以同心圓狀方式設置多個浮置電位多晶硅場電極112，以從場氧化膜107的外側的端部跨至P型擴散區(qū)106的端部的方式配置同心圓狀的柵電極109。
另外，低電位多晶硅場電極111和柵電極109分別設置在柵氧化膜GX1和GX2上。
另外，N型擴散區(qū)118以與N型擴散區(qū)105部分地重疊的方式配置，而N型擴散區(qū)105以從外延層102的主面表面抵達掩埋擴散區(qū)104的方式配置。
電壓讀出部SPH具有在外延層102的表面有選擇地配置的場氧化膜107；以及以從外延層102的表面抵達掩埋擴散區(qū)104(N+)的方式設置的、規(guī)定MOS晶體管的有源區(qū)的P型擴散區(qū)103(P+)。
另外，與電壓讀出部SPH的配置區(qū)對應地配置了掩埋擴散區(qū)104。
隔離結構RS具有在外延層102的表面上以包圍高電位側功率器件驅動電路HD的方式而配置的場氧化膜107；在外延層102的表面內與場氧化膜107隔開間隔而配置的P型擴散區(qū)106(P+)；將場氧化膜107夾在它與P型擴散區(qū)106之間，在與P型擴散區(qū)106相反一側的外延層102的表面內配置的N型擴散區(qū)118；以從場氧化膜107的端部跨至P型擴散區(qū)106的端部的方式配置的低電位多晶硅場電極111；在場氧化膜107上有選擇地配置了多個的浮置電位多晶硅場電極112；以及以從場氧化膜107的端部跨至N型擴散區(qū)118的端部的方式配置的高電位多晶硅場電極113。
在電平移位晶體管LSTH與低電位側邏輯電路LL之間的外延層102的表面上配置場氧化膜107，以從被該場氧化膜107覆蓋的外延層102的主面表面抵達半導體襯底101的表面的方式配置P型擴散區(qū)103。
然后，以覆蓋外延層102的整個主表面的方式配置層間絕緣膜117。
在電平移位晶體管LSTH中，以抵達P型擴散區(qū)126(漏區(qū))的方式設置貫通層間絕緣膜117的漏電極126D，另外，以抵達P型擴散區(qū)106(源區(qū))的方式設置貫通層間絕緣膜117的源電極106S。
然后，在層間絕緣膜117上設置低電位布線WR2，該低電位布線WR2以一端與漏電極126D連接，跨過電壓讀出部SPH和隔離結構RS的上部，另一端延伸至低電位側邏輯電路LL內的方式設置。另外，低電位布線WR2用鋁等導體形成。
另外，以覆蓋低電位布線WR2和層間絕緣膜117的方式配置表面保護膜(玻璃涂覆膜)121。
B-3.特征的效果如以上所述，由于在HVIC 200中能夠在高電位側功率器件驅動電路HD內監(jiān)測電位VS，所以在檢測出電位VS異常時，可以借助于對邏輯濾波器8等高電位側邏輯電路HL提供該信息，即時輸出關斷信號，可以縮短從電位VS的檢測到高電位側功率器件停止工作的時間。
C.實施例3C-1.器件的結構和工作圖28示出了作為本發(fā)明的實施例3的HVIC 300的結構。另外，在圖28中對與圖1所示的HVIC 100相同的結構標以相同的符號，不再進行重復說明。
在利用圖1說明過的HVIC 100中示出了使用電平移位晶體管的漏布線作為電壓檢測元件的柵電極的例子，但在圖28所示的HVIC300中使用專用的高電位布線WR3(輸出線)作為電壓檢測元件的柵電極。
即，如圖28所示，將與電容器10的一個電極連接、對其施加電位VB的高電位布線WR3從高電位側功率器件驅動電路HD內引出至低電位側，用作在低電位側設置的電壓檢測元件NMOS晶體管21的柵電極。
這里，與HVIC 100相同，經電阻32對NMOS晶體管21的漏電極施加邏輯電路電壓VCC，NMOS晶體管21的源電極接地(GND)，對接口電路1施加NMOS晶體管21的漏電位V2。
C-2.具體結構例下面利用圖29和圖30說明HVIC 300的一例具體結構。
圖29是示出HVIC 300中高電位側功率器件驅動電路HD；配置了NMOS晶體管21等電壓檢測元件的電壓讀出部SP；以及低電位側邏輯電路LL這些器件在半導體襯底的主表面上的平面配置的平面圖。另外，圖29是示意圖，各構件的大小、配置間隔與實際器件有差異。
在圖29中，高電位布線WR3以一端與施加了電位VB的、規(guī)定的焊區(qū)PDH連接，跨過隔離結構RS和電壓讀出部SP的上部的方式引出。這里，電壓讀出部SP配置在未配置低電位側的半導體元件的非配置區(qū)NR內。
即，雖然當低電位側的半導體元件與施加高電壓的高電位布線WR3相接而配置時，在晶片表面引起放電現象從而使低電位側的半導體元件發(fā)生不良情況，但借助于在非配置區(qū)NR配置電壓讀出部SP，可以防止這種不良情況的發(fā)生。
圖30示出了圖29所示的H-H線的剖面結構的一個例子。另外，在圖30中對與圖5所示的HVIC 100相同的結構標以相同的符號，不再進行重復說明。
圖30示出了包圍高電位側功率器件驅動電路HD的隔離結構RS的一部分、電壓讀出部SP和低電位側邏輯電路LL的剖面結構，但由于隔離結構RS、電壓讀出部SP和低電位側邏輯電路LL的結構與HVIC 100的基本上相同，所以省略相同的結構說明。
如圖30所示，高電位布線WR3以一端與施加了高電位側功率器件驅動電路HD內的電位VB的、規(guī)定的焊區(qū)PDH連接，并延伸至電壓讀出部SP的上部，具有作為柵電極的功能的方式配置。
另外，覆蓋在電壓讀出部SP的外延層102上的場氧化膜107同時也覆蓋在與非配置區(qū)NR對應的外延層102上。
C-3.特征的效果如以上所述，由于在HVIC 200中可以與HVIC 100一樣，在低電位側監(jiān)測電位VS，所以可以停止處于短路狀態(tài)的功率器件12的控制信號HO，使功率器件12為關態(tài)，可以進行短路保護。
另外，由于使用專用的高電位布線WR3作為電壓檢測元件的柵電極，所以增加了電壓檢測元件配置的自由度。
D.實施例4D-1.器件的結構和工作圖31示出了作為本發(fā)明的實施例4的HVIC 400的結構。另外，在圖31中對與圖25所示的HVIC 200相同的結構標以相同的符號，不再進行重復說明。
在實施例3中說明的HVIC 300示出了將電壓檢測元件設置在低電位側，從高電位側引出專用的高電位布線WR3用作電壓檢測元件的柵電極的結構，在圖31所示的HVIC 400中，將電壓檢測元件設置在高電位側功率器件驅動電路HD內，從低電位側引入專用的低電位布線WR4(輸出線)用作電壓檢測元件的柵電極。
即，如圖31所示，將與接地電位連接的低電位布線WR4引入高電位側功率器件驅動電路HD內用作PMOS晶體管23的柵電極。另外，PMOS晶體管23的漏電極經電阻34與節(jié)點N1連接，并且漏電位V4被施加至邏輯濾波器8。PMOS晶體管23的源電極與PMOS晶體管24的源電極側，即電容器10的一個電極連接，對該電極施加電位VB。
在這樣的結構中，由于如上所述，低電位布線WR4與低電位側電路連接，所以其電位是基本上接近GND的電位。因此，當高電位側功率器件驅動電路HD內的節(jié)點N1的電位VS例如由于接地故障成為接地電位時，PMOS晶體管23成為關態(tài)，漏電位V4與這時的電位VS，即GND相等，PMOS晶體管23的輸出成為“低電平”。
另一方面，當節(jié)點N1的電位VS為高電位HV時，PMOS晶體管23成為開態(tài)，漏電位V4與這時的電位VS，即HV相等，PMOS晶體管23的輸出成為“高電平”。這時，將電阻34的阻值設定為使電位VS與電位VB保持電位差。
這樣，借助于設置PMOS晶體管23，可以在高電位側功率器件驅動電路HD內監(jiān)測電位VS。
D-2.具體結構例下面利用圖32和圖33說明HVIC 400的一例具體結構。
圖32是示出HVIC 400中高電位側功率器件驅動電路HD；配置了PMOS晶體管23等電壓檢測元件的電壓讀出部SPH；以及高電位側邏輯電路HL這些器件在半導體襯底的主表面上的平面配置的平面圖。另外，圖32是示意圖，各構件的大小、配置間隔與實際器件有差異。
在圖32中，低電位布線WR4以一端與施加了接地電位GND的、規(guī)定的焊區(qū)PDL連接，跨過隔離結構RS和電壓讀出部SPH的上部的方式被引入高電位側功率器件驅動電路HD內。這里，電壓讀出部SPH配置在未配置高電位側的半導體元件的非配置區(qū)NR內。
即，雖然當高電位側的半導體元件與低電位布線WR4相接而配置時，在晶片表面引起放電現象從而使高電位側的半導體元件發(fā)生不良情況，但借助于在非配置區(qū)NR配置電壓讀出部SPH，可以防止這種不良情況的發(fā)生。
圖33示出了圖32所示的I-I線的剖面結構的一個例子。另外，在圖33中對與圖27所示的HVIC 200相同的結構標以相同的符號，不再進行重復說明。
圖33示出了包圍高電位側功率器件驅動電路HD的隔離結構RS的一部分和電壓讀出部SPH的剖面結構，但由于隔離結構RS和電壓讀出部SPH的結構與HVIC 200的基本上相同，所以省略相同的結構說明。
如圖33所示，低電位布線WR4以一端與施加了接地電位GND的、規(guī)定的焊區(qū)PDL連接，并延伸至電壓讀出部SPH的上部，具有作為柵電極的功能的方式配置。
另外，覆蓋在電壓讀出部SPH的外延層102上的場氧化膜107同時也覆蓋在與非配置區(qū)NR對應的外延層102上。
D-3.特征的效果如以上所述，由于在HVIC 400中可以與HVIC 200一樣，在高電位側監(jiān)測電位VS，所以在檢測出電位VS異常時，可以借助于對邏輯濾波器8等高電位側邏輯電路HL提供該信息，即時輸出關斷信號，可以縮短從電位VS的檢測到高電位側功率器件停止工作的時間。
另外，由于使用專用的低電位布線WR4作為電壓檢測元件的柵電極，所以增加了電壓檢測元件配置的自由度。
還有，不言而喻，在以上說明的實施例2～4中使用的電壓檢測元件也可以采用在實施例1的變例3～5中說明過的結構。
發(fā)明的效果按照本發(fā)明的第1方面所述的半導體器件，由于可以利用配置在低電位部的電壓檢測元件檢測第1和第2電平移位部中至少一方的輸出線的電位，即高電位的主電源電位，所以在第1與第2開關器件的連接節(jié)點發(fā)生接地故障時，可以進行與該時刻相一致地產生第2脈沖信號等工作，使高電位側開關器件處于非導通狀態(tài)，可以低成本地實現對高電位側開關器件的短路保護功能。
按照本發(fā)明的第2方面所述的半導體器件，由于可以利用配置在高電位部的電壓檢測元件檢測逆電平移位部的輸出線的電位，即高電位的主電源電位，所以在第1與第2開關器件的連接節(jié)點發(fā)生接地故障時，借助于與該時刻相一致地由控制部進行控制，使高電位側開關器件處于非導通狀態(tài)，可以使高電位側開關器件即時成為非導通狀態(tài)，可以對高電位側開關器件進行有效的短路保護。
按照本發(fā)明的第3方面所述的半導體器件，由于可以檢測從高電位部延伸、輸出高電位的主電源電位的輸出線的電位，即高電位的主電源電位，所以在第1與第2開關器件的連接節(jié)點發(fā)生接地故障時，可以進行與該時刻相一致地產生第2脈沖信號等工作，使高電位側開關器件處于非導通狀態(tài)，可以對高電位側開關器件進行短路保護。另外，由于對從高電位部延伸的輸出線的電位進行檢測，所以增加了電壓檢測元件配置的自由度。
按照本發(fā)明的第5方面所述的半導體器件，由于在高電位部設置了檢測第1與第2開關器件的連接節(jié)點的電位、控制高電位側開關器件導通/非導通的電壓檢測元件，所以在第1與第2開關器件的連接節(jié)點發(fā)生接地故障時，借助于與該時刻相一致地由控制部進行控制，使高電位側開關器件處于非導通狀態(tài)，可以使高電位側開關器件即時成為非導通狀態(tài)，可以對高電位側開關器件進行有效的短路保護。
權利要求
1.一種半導體器件，它是對串聯(lián)連接的、插入在高電位的主電源電位與低電位的主電源電位之間的第1和第2開關器件進行驅動控制的半導體器件，其特征在于具備高電位部，它包含對上述第1和第2開關器件中高電位側開關器件的導通/非導通進行控制的控制部；低電位側邏輯電路，它設置在以上述低電位的主電源電位為基準進行工作的低電位部、根據從外部施加的信號生成具有表示上述高電位側開關器件導通的第1狀態(tài)和表示上述高電位側開關器件非導通的第2狀態(tài)的控制信號，并且根據上述控制信號與上述第1和第2狀態(tài)對應地產生第1和第2脈沖信號；第1和第2電平移位部，它將上述第1和第2脈沖信號向上述高電位部進行電平移位，分別得到第1和第2電平移位完畢的脈沖信號；以及電壓檢測元件，它設置在上述低電位部，用來檢測上述第1和第2電平移位部中至少一方的輸出線的電位、根據該電位對上述低電位側邏輯電路賦予邏輯值、從而對上述低電位側邏輯電路的工作進行控制。
2.一種半導體器件，它是對串聯(lián)連接的、插入在高電位的主電源電位與低電位的主電源電位之間的第1和第2開關器件進行驅動控制的半導體器件，其特征在于具備高電位部，它包含對上述第1和第2開關器件中高電位側開關器件的導通/非導通進行控制的控制部；逆電平移位部，它將上述高電位部的信號進行電平移位，并將其施加至以上述低電位的主電源電位為基準進行工作的低電位側邏輯電路；以及電壓檢測元件，它設置在上述高電位部，用來檢測上述逆電平移位部的輸出線的電位、根據該電位對上述控制部賦予邏輯值、從而對上述高電位側開關器件的導通/非導通進行控制。
3.一種半導體器件，它是對串聯(lián)連接的、插入在高電位的主電源電位與低電位的主電源電位之間的第1和第2開關器件進行驅動控制的半導體器件，其特征在于具備高電位部，它包含對上述第1和第2開關器件中高電位側開關器件的導通/非導通進行控制的控制部；低電位側邏輯電路，它設置在以上述低電位的主電源電位為基準進行工作的低電位部、根據從外部施加的信號生成具有表示上述高電位側開關器件導通的第1狀態(tài)和表示上述高電位側開關器件非導通的第2狀態(tài)的控制信號，并且根據上述控制信號與上述第1和第2狀態(tài)對應地產生第1和第2脈沖信號；以及電壓檢測元件，它設置在上述低電位部，用來檢測從上述高電位部延伸的、輸出上述高電位的主電源電位的輸出線的電位、根據該電位對上述低電位側邏輯電路賦予邏輯值、從而對上述低電位側邏輯電路的工作進行控制。
4.如權利要求3所述的半導體器件，其特征在于上述電壓檢測元件設置在上述低電位部內的未設置以上述低電位的主電源電位為基準進行工作的半導體元件的非設置區(qū)。
5.一種半導體器件，它是對串聯(lián)連接的、插入在高電位的主電源電位與低電位的主電源電位之間的第1和第2開關器件進行驅動控制的半導體器件，其特征在于具備高電位部，它包含對上述第1和第2開關器件中高電位側開關器件的導通/非導通進行控制的控制部；以及電壓檢測元件，它設置在上述高電位部，插入在上述高電位的主電源電位與上述第1和第2開關器件的連接節(jié)點之間，檢測上述第1和第2開關器件的連接節(jié)點的電位、根據該電位對上述控制部賦予邏輯值、從而對上述高電位側開關器件的導通/非導通進行控制，上述電壓檢測元件是利用從輸出上述低電位的主電源電位的上述低電位部延伸的輸出線的電位控制其導通/非導通的至少1個MOS晶體管。
6.如權利要求5所述的半導體器件，其特征在于上述電壓檢測元件設置在上述高電位部內的未設置以上述高電位的主電源電位為基準進行工作的半導體元件的非設置區(qū)。
7.如權利要求1、2、3和5的任何一項所述的半導體器件，其特征在于上述電壓檢測元件有在元件工作時形成溝道區(qū)的半導體區(qū)的上部設置的場氧化膜或層間絕緣膜中至少一方作為柵絕緣膜，上述電壓檢測元件由有在上述柵絕緣膜上設置的上述輸出線作為柵電極的至少1個MOS晶體管構成。
8.如權利要求7所述的半導體器件，其特征在于上述至少1個MOS晶體管包含并聯(lián)連接的3個或其以上的奇數個MOS晶體管，根據上述奇數個MOS晶體管的各自的輸出中超過半數的邏輯值對上述控制信號進行控制。
9.如權利要求7所述的半導體器件，其特征在于上述至少1個MOS晶體管包含構成互補型MOS晶體管的NMOS晶體管和PMOS晶體管，上述NMOS晶體管和上述PMOS晶體管有上述輸出線作為其共用柵電極，上述互補型MOS晶體管的輸出的邏輯值被賦予上述低電位側邏輯電路。
10.如權利要求7所述的半導體器件，其特征在于上述至少1個MOS晶體管包含并聯(lián)連接的多個MOS晶體管，上述多個MOS晶體管的閾值電壓各不相同。
11.如權利要求7所述的半導體器件，其特征在于上述至少1個MOS晶體管的包含上述溝道區(qū)的半導體區(qū)與半導體襯底電絕緣，通過對上述半導體區(qū)施加偏置電壓，改變上述半導體區(qū)的電位，從而在電學上改變上述至少1個MOS晶體管的閾值電壓。
全文摘要
本發(fā)明的課題是，提供防止了用于進行電源線的橋式整流的半導體元件遭到破壞的功率集成電路器件。本發(fā)明制成了將HNMOS晶體管4的漏電極與NMOS晶體管21的柵電極連接，經電阻32對NMOS晶體管21的漏電極施加邏輯電路電壓VCC，對NMOS晶體管21的源電極施加接地電位的結構。于是，借助于用接口電路1監(jiān)測NMOS晶體管21的漏電位V2，間接地監(jiān)測了電位VS。
文檔編號H01L27/085GK1540863SQ20041003510
公開日2004年10月27日 申請日期2004年4月23日 優(yōu)先權日2003年4月24日
發(fā)明者清水和宏 申請人:三菱電機株式會社