專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及要求高驅(qū)動(dòng)能力的半導(dǎo)體器件。
背景技術(shù)：
半導(dǎo)體集成電路主要由進(jìn)行邏輯運(yùn)算等的邏輯電路部和以低阻抗用于輸出其邏輯結(jié)果的輸出電路部構(gòu)成。構(gòu)成輸出電路部的半導(dǎo)體器件為了將在邏輯電路部中得到的結(jié)果穩(wěn)定地輸出給顯示裝置，要求高驅(qū)動(dòng)能力。
另外，在將該半導(dǎo)體器件應(yīng)用于轉(zhuǎn)換控制器及DC-DC變換器等的輸出部時(shí)，要求頻率特性隨線圈的小型化而提高。用于輸出電路部的現(xiàn)有的具有高驅(qū)動(dòng)能力的代表性的MOS結(jié)構(gòu)示于圖2。在圖2中，在第1導(dǎo)電類型的半導(dǎo)體襯底的表面部上，從平面上看，第2導(dǎo)電類型的源區(qū)8被形成為梳齒狀。而且，對(duì)該梳齒狀的源區(qū)8，隔開恒定的間隔形成第2導(dǎo)電類型的漏區(qū)9。也就是說，各源、漏區(qū)8、9的梳齒被隔開間隔相向地設(shè)置。該間隔形成溝道形成區(qū)23。源區(qū)8和漏區(qū)9被元件隔離區(qū)24包圍。柵電極2也呈梳齒狀，以與溝道形成區(qū)23重疊的方式，隔著未圖示的柵絕緣膜而形成。在本半導(dǎo)體器件中，將柵電極2制成梳形，通過增大溝道寬度實(shí)現(xiàn)高驅(qū)動(dòng)能力，而在結(jié)構(gòu)上，本半導(dǎo)體器件的芯片占有率高。
特開平11-330465號(hào)公報(bào)(圖1)在圖2的MOS晶體管(Tr.)中，如使每單位面積的溝道寬度進(jìn)一步增大，則必須加長(zhǎng)梳形柵電極2的長(zhǎng)度和源、漏區(qū)的梳齒的長(zhǎng)度(圖中的上下方向)，或者收窄梳齒的寬度(圖中的左右方向)和間隔，增多梳齒的齒數(shù)。因此，1個(gè)MOSTr.的占有面積增大。
本申請(qǐng)的發(fā)明得到使用了可容易地增大每單位面積的溝道寬度、而且容易與邏輯電路部混合安裝在1塊芯片上的驅(qū)動(dòng)用MOS晶體管的半導(dǎo)體器件。

發(fā)明內(nèi)容
本發(fā)明是克服上述現(xiàn)有的問題的發(fā)明，不僅利用微細(xì)加工可使每單位面積的溝道寬度增大，而且可利用微細(xì)加工以外的方法使每單位面積的溝道寬度增大，可提高每單位面積的驅(qū)動(dòng)能力而不受微細(xì)加工技術(shù)的限制。
另外，采用與圖4同樣的方法，可容易地將單個(gè)和多個(gè)MOS晶體管混合安裝在1塊芯片上。
為了實(shí)現(xiàn)上述方面，設(shè)計(jì)了以下所示的方法。
(1)在半導(dǎo)體襯底表面部設(shè)置的二個(gè)分離的高濃度區(qū)域之間的襯底表面部上，在以直線方式聯(lián)結(jié)上述高濃度區(qū)域的方向形成多條凹部，制成了在上述高濃度區(qū)域之間的包含上述凹部的上述表面部有絕緣膜，在上述絕緣膜上有柵電極的半導(dǎo)體器件。
(2)此外，制成了在對(duì)柵電極施加電壓時(shí)或處于熱平衡狀態(tài)時(shí)，上述凹凸結(jié)構(gòu)的全部凸部的半導(dǎo)體襯底耗盡化的半導(dǎo)體器件。
(3)另外，制成了具有單個(gè)或多個(gè)上述凹凸結(jié)構(gòu)的半導(dǎo)體器件與邏輯電路部一起被混合安裝在1塊芯片上的半導(dǎo)體器件。


圖1是本發(fā)明的基本結(jié)構(gòu)，圖1(a)是平面圖，圖1(b)是沿圖1(a)的AA’線部分的剖面圖，圖1(c)是沿圖1(a)的BB’線部分的剖面圖。
圖2是具有一般型MOS結(jié)構(gòu)的現(xiàn)有的高驅(qū)動(dòng)能力的半導(dǎo)體器件的一個(gè)實(shí)施例，圖2(a)是俯視圖，圖2(b)是沿圖2(a)的cc’線部分的剖面圖。
圖3是將圖1所示的半導(dǎo)體器件與其它的電路一起混合安裝在1塊芯片上的情況下的本發(fā)明的一個(gè)實(shí)施例的與溝道垂直的方向的剖面圖。
圖4是將圖1(c)放大了的剖面圖。
具體實(shí)施例方式圖1(a)是本發(fā)明的基本結(jié)構(gòu)的平面圖，圖1(b)是沿圖1(a)的AA’線部分的剖面圖，圖1(c)是沿圖1(a)的BB’線部分的剖面圖。在圖1(b)中，與一般的MOSTr.結(jié)構(gòu)相同。在第1導(dǎo)電類型即P型半導(dǎo)體襯底5的表面部上，夾著柵電極2形成源、漏區(qū)即第2導(dǎo)電類型的N+區(qū)1。在P型半導(dǎo)體襯底5的表面上隔著柵絕緣膜3形成柵電極2。在圖1(a)中，溝道長(zhǎng)度為上下方向，溝道寬度為左右方向。而且，如圖1(a)的斜線部所示，在源、漏區(qū)即第2導(dǎo)電類型的N+區(qū)1之間的溝道形成區(qū)，形成在溝道長(zhǎng)度方向兩端實(shí)質(zhì)上與N+區(qū)1連接的凹部6。進(jìn)而，在溝道寬度方向(以直線方式)形成多條該凹部6。也就是說，如圖1(c)那樣，P型半導(dǎo)體襯底5表面有凸?fàn)罱Y(jié)構(gòu)4。
利用微細(xì)加工，通過減小上述凹凸結(jié)構(gòu)4的間距間隔，可使每單位面積的溝道寬度增大。另外，通過加深凹凸結(jié)構(gòu)4的凹部6的深度，也可使每單位面積的溝道寬度增大。利用微細(xì)加工技術(shù)，可提高每單位面積的驅(qū)動(dòng)能力。
接著，不用圖而簡(jiǎn)單地說明凹凸結(jié)構(gòu)4和圖1的MOSTr.的制造方法。在P型半導(dǎo)體襯底5的溝道形成區(qū)(被源、漏區(qū)2夾持)的表面，利用掩模，通過圖1所示的干法刻蝕形成凹部6。然后，隔著柵絕緣膜3，利用掩模在凹凸結(jié)構(gòu)4的表面形成柵電極2。以該柵電極2為掩模形成n型區(qū)即源、漏區(qū)2。
為了使圖2所示的現(xiàn)有的高驅(qū)動(dòng)能力半導(dǎo)體器件的每單位的溝道寬度增大，特別需要微細(xì)加工技術(shù)，由于本發(fā)明無需高價(jià)的，特別是復(fù)雜的微細(xì)加工技術(shù)，所以可提高比現(xiàn)有的半導(dǎo)體器件更為廉價(jià)的產(chǎn)品。
另外，說明在本結(jié)構(gòu)中所形成的耗盡層16。如圖4所示，當(dāng)被凹凸結(jié)構(gòu)4的2個(gè)凹部6夾持的凸部7的寬度較小時(shí)，在上述凸部7內(nèi)的P型半導(dǎo)體襯底5的整個(gè)區(qū)域均可耗盡化。在該處，通過減少柵電極2與P型半導(dǎo)體襯底5之間的寄生電容，以提高高頻特性和亞閾特性。
接著，說明有高驅(qū)動(dòng)能力(高電壓)的MOSTr.和有低輸出的邏輯電路部那樣的低電壓MOSTr.混合安裝在1塊芯片上的情形。圖2所示的現(xiàn)有的高驅(qū)動(dòng)能力MOSTr.和低電壓MOSTr.混合安裝在1塊芯片上可較易實(shí)現(xiàn)，但為了得到高驅(qū)動(dòng)能力，如考慮到微細(xì)加工的極限，則不得不增大面積。
另一方面，具有本發(fā)明的結(jié)構(gòu)的半導(dǎo)體器件不論單個(gè)多個(gè)，均如圖3所示的實(shí)施例那樣，可容易地得到將邏輯電路部(由低輸出nMOSTr.17和pMOSTr.18構(gòu)成)和圖1的高驅(qū)動(dòng)MOSTr.混合安裝在1塊芯片上的半導(dǎo)體器件。而且，與圖2所示的各自的現(xiàn)有半導(dǎo)體器件相比，可增大每單位面積的驅(qū)動(dòng)能力。再有，pMOSTr.18在設(shè)置于P型半導(dǎo)體襯底5上的N阱14內(nèi)形成。
此外，本發(fā)明的半導(dǎo)體器件很容易根據(jù)輸出端子的電壓帶以改變溝道長(zhǎng)度。即，在多輸出電源IC中，當(dāng)電壓較大時(shí)，加長(zhǎng)溝道長(zhǎng)度；當(dāng)電壓較小時(shí)，縮短溝道長(zhǎng)度，也有可能采取這樣的應(yīng)對(duì)措施，設(shè)計(jì)自由度較大。
利用加深本發(fā)明半導(dǎo)體器件的凹凸部的深度這樣的微細(xì)加工以外的方法，可提高每單位面積的驅(qū)動(dòng)能力。
另外，具有本發(fā)明的結(jié)構(gòu)的半導(dǎo)體器件不論單個(gè)多個(gè)，均可容易地與邏輯電路部混合安裝在1塊芯片上，而且此時(shí)的設(shè)計(jì)自由度也很大。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于在半導(dǎo)體襯底表面部設(shè)置的二個(gè)分離的源、漏區(qū)之間的上述襯底表面部上，在溝道寬度方向，形成在以直線方式聯(lián)結(jié)上述高濃度區(qū)域的溝道長(zhǎng)度方向所設(shè)置的多條凹部，在上述源、漏區(qū)之間的包含上述凹部的上述表面部有絕緣膜，在上述絕緣膜上有柵電極。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于凹凸結(jié)構(gòu)的全部凸部的半導(dǎo)體襯底耗盡化。
3.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于具有多個(gè)上述凹凸結(jié)構(gòu)的半導(dǎo)體器件與邏輯電路部那樣的MOS晶體管一起混合安裝在1塊芯片上。
全文摘要
本發(fā)明的課題是，在利用微細(xì)加工以外的方法也能增加每單位面積的柵寬度的MOS中，得到可將其它電路與單個(gè)或多個(gè)上述半導(dǎo)體器件混合安裝在1塊芯片上的高驅(qū)動(dòng)能力的MOS。這是在溝道方向以直線方式形成多條凹部的MOS。
文檔編號(hào)H01L29/10GK1538529SQ20041003439
公開日2004年10月20日 申請(qǐng)日期2004年4月15日 優(yōu)先權(quán)日2003年4月15日
發(fā)明者理崎智光 申請(qǐng)人:精工電子有限公司