專利名稱：集成電路設(shè)計(jì)整合方法及其應(yīng)用的組件、交易方法與產(chǎn)品的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種集成電路設(shè)計(jì)和整合方法，且特別有關(guān)于使用于上述方法的硅智財(cái)組件假想組件。
背景技術(shù)：
在集成電路(Integrated Circuit，簡稱IC)設(shè)計(jì)上，硅智財(cái)組件(Intellectual Property，簡稱IP)指經(jīng)過設(shè)計(jì)、驗(yàn)證，具備特定功能的集成電路，可以整合到集成電路設(shè)計(jì)芯片中以縮短開發(fā)時(shí)間。隨著集成電路制造技術(shù)的進(jìn)步，多功能芯片甚至系統(tǒng)單芯片(System-On-a-Chip，簡稱SOC)已成為集成電路設(shè)計(jì)的主流，而為了滿足更好、更快、更便宜的需求，硅智財(cái)組件的重復(fù)使用(Reuse)已經(jīng)是市場的潮流。
隨著單一芯片上所能整合的晶體管數(shù)目愈來愈多，若仍采用傳統(tǒng)方式利用標(biāo)準(zhǔn)組件(Standard Cell)或是重新設(shè)計(jì)的方式來設(shè)計(jì)芯片，必須設(shè)計(jì)百萬個(gè)甚至更多的閘(gate)組件，以目前集成電路產(chǎn)業(yè)的環(huán)境，勢必?zé)o法提供足夠的人力，同時(shí)難以符合產(chǎn)品開發(fā)時(shí)間的要求?，F(xiàn)今的集成電路芯片大多會包含至少一個(gè)以上的硅智財(cái)組件，集成電路設(shè)計(jì)人員可以根據(jù)各種不同的硅智財(cái)組件，設(shè)計(jì)出符合各種不同需求的芯片。特別是，隨著近幾年來強(qiáng)調(diào)整合多種功能于單一芯片的系統(tǒng)單芯片技術(shù)的快速發(fā)展，如何讓集成電路設(shè)計(jì)人員能夠順利取得由硅智財(cái)廠商所提供的硅智財(cái)組件，以縮短產(chǎn)品的開發(fā)時(shí)間及減少開發(fā)成本，便成為集成電路設(shè)計(jì)上重要的課題。
目前硅智財(cái)組件的交易方式上，硅智財(cái)廠商(IP Vendor)在將硅智財(cái)產(chǎn)品交給客戶時(shí)，通常需要考慮到如何保護(hù)他們的硅智財(cái)組件產(chǎn)品，以避免被客戶盜用。廠商目前的做作是，只提供包含金屬接腳(metal pin)而非包含所有電路布局(layout，即gds檔)的假想平面圖(phantom view)以及空的電路仿真軟件模型(spice model)文件給芯片設(shè)計(jì)者。設(shè)計(jì)者在規(guī)劃電路設(shè)計(jì)圖時(shí)，需要先預(yù)留每一硅智財(cái)組件的位置，該預(yù)留位置稱為phantom。當(dāng)設(shè)計(jì)者完成芯片設(shè)計(jì)后，需要找第三者的集成電路制造商，提供相關(guān)技術(shù)將gds文件合并進(jìn)芯片中。硅智財(cái)廠商與集成電路制造商有簽合約以允許其存取硅智財(cái)組件的gds文件及電路仿真軟件模型文件，因此集成電路制造商可以執(zhí)行相關(guān)動(dòng)作，以相符的gds檔取代假想平面圖(phantomview)，該動(dòng)作稱為硅智財(cái)合并(IP merge)。以目前來說，當(dāng)完成設(shè)計(jì)時(shí)，設(shè)計(jì)者在整個(gè)芯片認(rèn)證程序(chip verification)完成前，要靠集成電路制造商將硅智財(cái)組件合并進(jìn)其芯片中。
然而，傳統(tǒng)運(yùn)作方式有幾項(xiàng)缺點(diǎn)。首先，因?yàn)楣柚秦?cái)廠商只提供假想平面圖的尺寸(footprint)及接腳信息(pin information)，所以設(shè)計(jì)者無法依據(jù)這些數(shù)據(jù)驗(yàn)證集成電路的電路布局是否有錯(cuò)誤以及錯(cuò)誤發(fā)生的位置。易言之，由于芯片設(shè)計(jì)者無法在芯片設(shè)計(jì)階段自行驗(yàn)證是否有錯(cuò)誤聯(lián)機(jī)或開路等等布局錯(cuò)誤，因此第三方的集成電路制造廠在執(zhí)行硅智財(cái)合并動(dòng)作前，往往必須花費(fèi)相當(dāng)多人工和時(shí)間進(jìn)行除錯(cuò)。倘若第三方的集成電路制造廠無法發(fā)現(xiàn)或修正所有的布局錯(cuò)誤，最嚴(yán)重的情況會導(dǎo)致實(shí)際制造的芯片完全報(bào)廢。因此，這會大幅提高芯片制造上的風(fēng)險(xiǎn)以及成本。其次，由于硅智財(cái)合并處理往往需要數(shù)天的時(shí)間，尤其如果驗(yàn)證芯片布局時(shí)發(fā)現(xiàn)錯(cuò)誤，所需時(shí)間會更長，因此對于芯片設(shè)計(jì)者而言，不僅難以掌控產(chǎn)品出廠時(shí)間，同時(shí)服務(wù)費(fèi)用也會提高。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在提供一種集成電路設(shè)計(jì)方法，使得集成電路設(shè)計(jì)者不需取得實(shí)際電路設(shè)計(jì)即可驗(yàn)證集成電路的電路布局是否有錯(cuò)誤以及錯(cuò)誤發(fā)生的位置，以節(jié)省時(shí)間及成本。
本發(fā)明的另一目的在提供一種集成電路整合方法，用以將硅智財(cái)組件合并至一集成電路設(shè)計(jì)的線路中。
本發(fā)明的另一目的在提供一種對應(yīng)于硅智財(cái)組件的假想組件，用以置入一集成電路設(shè)計(jì)中提供驗(yàn)證連接功能，并且使得硅智財(cái)所有人不需提供實(shí)際的集成電路電路設(shè)計(jì)給設(shè)計(jì)者而可保護(hù)其硅智財(cái)。
基于上述目的，本發(fā)明提供一種集成電路設(shè)計(jì)方法，本發(fā)明于集成電路設(shè)計(jì)中使用一硅智財(cái)組件假想組件(phantom cell)，該假想組件具有至少一接腳并且在其內(nèi)部具有分別耦接至上述接腳的至少一電路組件，將假想組件置入于一集成電路設(shè)計(jì)中并使得上述接腳耦接于集成電路設(shè)計(jì)的線路，接著取得對應(yīng)于假想組件的電路仿真軟件模型文件，其包含對應(yīng)于上述電路組件的組件描述。然后根據(jù)電路仿真軟件模型文件，利用一驗(yàn)證工具執(zhí)行一驗(yàn)證程序以驗(yàn)證接腳與集成電路設(shè)計(jì)的線路是否正確連接。
本發(fā)明另外提供一種集成電路整合方法，其用以將硅智財(cái)組件合并至集成電路設(shè)計(jì)的線路中。首先，取得包含至少一硅智財(cái)組件的假想組件的集成電路設(shè)計(jì)，該假想組件的接腳與集成電路設(shè)計(jì)的其它線路已驗(yàn)證為正確連接。接著取得硅智財(cái)組件的實(shí)體線路，并且以該硅智財(cái)組件的實(shí)體線路取代假想組件，其中，集成電路設(shè)計(jì)由下列步驟所產(chǎn)生。
取得硅智財(cái)組件的假想組件，其中假想組件具有至少一接腳并且在其內(nèi)部具有分別耦接至上述接腳的至少一電路組件。將假想組件置入于集成電路設(shè)計(jì)中并使得上述接腳耦接于集成電路設(shè)計(jì)的其它線路，最后利用一驗(yàn)證工具驗(yàn)證上述集成電路設(shè)計(jì)是否正確。
本發(fā)明另外提供一種對應(yīng)于硅智財(cái)組件的假想組件。該假想組件包括一外框，其具有一長度與寬度，至少一接腳，其連接于上述外框上，以及至少一電路組件，其設(shè)置于上述外框內(nèi)并且具有耦接于上述接腳的至少一終端，用以驗(yàn)證上述假想組件的上述接腳與上述集成電路設(shè)計(jì)的線路是否正確連接。上述電路組件為電阻、晶體管、電容、二極管的任一類電路組件，且其具有一唯一值。
本發(fā)明方法使得硅智財(cái)所有人不需提供實(shí)際的集成電路電路設(shè)計(jì)給設(shè)計(jì)者，使設(shè)計(jì)者可以經(jīng)由一般驗(yàn)證工具得知內(nèi)部電路布局的正確性，進(jìn)而保護(hù)其硅智財(cái)。


圖1a為標(biāo)準(zhǔn)假想組件的示意圖。
圖1b為圖1a的標(biāo)準(zhǔn)假想組件的電路仿真軟件模型文件的示意圖。
圖1c為以實(shí)體線路取代假想組件的示意圖。
圖1d為集成電路中的假想組件被硅智財(cái)數(shù)據(jù)庫中的實(shí)體電路取代后的示意圖。
圖2為使用假想組件時(shí)，使用工程工具可能偵測不到線路錯(cuò)誤的示意圖。
圖3為本發(fā)明于假想組件中置入電路組件，用以執(zhí)行集成電路設(shè)計(jì)的驗(yàn)證程序的示意圖。
圖4a～4d為本發(fā)明置入于假想組件中且連結(jié)至接腳的不同類型的電路組件的示意圖。
圖5為本發(fā)明的假想組件的電路仿真軟件模型文件的示意圖。
圖6為本發(fā)明的保護(hù)及整合集成電路的硅智財(cái)?shù)姆椒ǖ牟襟E流程圖。
圖7為顯示本發(fā)明的集成電路整合方法的步驟流程圖。
圖8為顯示本發(fā)明的硅智財(cái)組件交易方法的步驟流程圖。
符號說明100、200、300假想組件 105、110電路仿真軟件模型文件115 電路 120 硅智財(cái)410 電阻 420 電容430 兩極真空管440 晶體管
具體實(shí)施例方式
本發(fā)明揭露一種集成電路設(shè)計(jì)和整合方法及使用于上述方法的硅智財(cái)組件假想組件、硅智財(cái)組件交易方法和集成電路產(chǎn)品，于假想組件內(nèi)部耦接電路組件，使得設(shè)計(jì)者不需取得完整集成電路設(shè)計(jì)，透過驗(yàn)證工具即可檢驗(yàn)其電路布局是否正確。
如前文所述，硅智財(cái)提供者提供集成電路芯片的假想組件(phantomcell)給集成電路設(shè)計(jì)者，并且將組件中設(shè)計(jì)好且經(jīng)過授權(quán)的電路布局設(shè)計(jì)提供給集成電路制造商。集成電路制造商將自集成電路設(shè)計(jì)者取得的假想組件與自硅智財(cái)提供者取得的對應(yīng)于假想單的實(shí)體路合并以制造集成電路設(shè)計(jì)者所需的集成電路芯片。
圖1a為標(biāo)準(zhǔn)假想組件的示意圖。本發(fā)明范例中提供的假想組件100(通稱為硅智財(cái)組件)具有三支接腳(包含輸出/輸入)，其分別標(biāo)示為A、B及C，且三支接腳分別耦接于線路A、線路B及線路C。除了外觀尺寸及接腳數(shù)目，假想組件100并不提供其它任何相關(guān)信息。
圖1b為圖1a的標(biāo)準(zhǔn)假想組件的電路仿真軟件模型文件的示意圖。除了假想組件外，硅智財(cái)提供者有時(shí)亦提供假想組件的電路仿真軟件模型文件。在進(jìn)行電路分析時(shí)，必須先建立其電路仿真軟件模型文件(spice modelfile)105，亦稱為電路描述文件(Netlist)，此文件通常為文字文件，可由一般的文字編輯器或其它各種布局(layout)程序產(chǎn)生。根據(jù)電路仿真軟件模型文件110所載，假想組件100除了具有三支接腳外，其內(nèi)部沒有電路布局。
圖1c為以實(shí)體線路取代假想組件的示意圖。當(dāng)集成電路設(shè)計(jì)者完成集成電路設(shè)計(jì)后，將集成電路電路送至集成電路制造商，其以設(shè)計(jì)好的實(shí)體線路取代假想組件。舉例來說，如圖1c所示，假想組件100，亦通稱為硅智財(cái)組件，被實(shí)體電路設(shè)計(jì)105取代，其包含實(shí)作該假想組件100(硅智財(cái)組件)的實(shí)體電路。因?yàn)榧傧虢M件100及實(shí)體電路設(shè)計(jì)105由某種形式的硬件描述語言(hardware description language，HDL)所描述，因此可以很容易地以實(shí)體電路設(shè)計(jì)105取代假想組件100。
圖1d為集成電路中的假想組件被硅智財(cái)數(shù)據(jù)庫中的實(shí)體電路取代后的示意圖。原本的假想組件100被實(shí)體電路120取代，其中實(shí)體電路120中包含經(jīng)由布局產(chǎn)生的實(shí)體布局110。圖1d所示的假想組件，其尺寸大小與接腳信息皆與圖1a的假想組件一致。
圖2為使用假想組件時(shí)，使用工程工具(engineering tool)可能偵測不到線路錯(cuò)誤的示意圖。在集成電路設(shè)計(jì)中，通常較有可能發(fā)生的錯(cuò)誤狀況為線路與組件間的連結(jié)出錯(cuò)。舉例來說，原本線路A應(yīng)該連結(jié)至假想組件200的接腳A，線路B應(yīng)該連結(jié)至假想組件200的接腳B，但實(shí)際上線路A連結(jié)至的接腳B，線路B連結(jié)至的接腳A，因?yàn)榧傧虢M件200中沒有相關(guān)電路設(shè)計(jì)，當(dāng)利用工程工具(如布局與線路圖對比檢查工具，LVS tool)執(zhí)行驗(yàn)證程序時(shí)，無法檢驗(yàn)出線路間連結(jié)方式的正確性。因此，一般常發(fā)生的線路連結(jié)狀況無法被正確檢測出來。此外，當(dāng)某單一線路與多個(gè)接腳連結(jié)，或者多條線路連結(jié)至單一接腳，這些錯(cuò)誤狀況同樣也無法被工程工具偵測到。
圖3為本發(fā)明于假想組件中置入電路組件，用以執(zhí)行集成電路設(shè)計(jì)的驗(yàn)證程序的示意圖。本發(fā)明方法主要于假想組件中置入相關(guān)電路組件，以得知假想元作的接腳與集成電路的線路間彼此連結(jié)關(guān)系。舉例來說，如圖3中所示，假想組件300內(nèi)置入電路組件A、電路組件B以及電路組件C，且分別與接腳A、接腳B及接腳C相耦接，其中每一電路組件皆有一唯一值。電路組件A、B、C可以是同類型的電路組件，亦可以是不同類型的電路組件，除了上述電路組件外，假想組件亦提供尺寸大小及接腳信息。
此外，接腳A、接腳B及接腳C分別與集成電路設(shè)計(jì)中的線路A、線路B及線路C耦接。設(shè)定電路組件A的電路組件值為5k歐姆，電路組件B的電路組件值為6k歐姆，電路組件C的電路組件值為7k歐姆。利用布局與線路圖對比檢查(LVS)工具執(zhí)行驗(yàn)證程序且產(chǎn)生一電路描述文件，以電路組件A為例，該檔案顯示線路A耦接于一電阻值為5k歐姆的電阻，如此可顯示線路A正確耦接于接腳A。此外，若如圖2所示，線路A連結(jié)至的接腳B，線路B連結(jié)至的接腳A，則于執(zhí)行驗(yàn)證程序后產(chǎn)生的電路描述文件，其應(yīng)顯示線路A耦接于一電阻值為6k歐姆的電阻，線路B耦接于一電阻值為5k歐姆的電阻，如此可顯示集成電路的線路設(shè)計(jì)有問題，即線路A誤接于接腳B，線路B誤接于接腳A。
圖4a～4d為顯示本發(fā)明置入于假想組件中且連結(jié)至接腳的不同類型的電路組件的示意圖。使用于假想組件中的電路組件可以是電阻410、電容420、兩極真空管430或晶體管440。于驗(yàn)證程序中，若要求驗(yàn)證結(jié)具有較佳準(zhǔn)確性，不同的假想組件最好使用不同類型的電路組件。
圖5為顯示本發(fā)明的假想組件的電路仿真軟件模型文件的示意圖。本發(fā)明實(shí)施例的假想組件使用的電路組件為三個(gè)電阻，其電阻值分別為5k歐姆、6k歐姆、7k歐姆。如同其電路描述文件所載，RA表示電阻A，其耦接于節(jié)點(diǎn)1的接腳A，電阻值為5k歐姆。其余以此類推。
圖6為顯示本發(fā)明的集成電路設(shè)計(jì)方法的步驟流程圖。
在S61中，取得一硅智財(cái)組件的假想組件。在本發(fā)明實(shí)施例中，假想組件具有至少三支接腳，A、B及C，且在其內(nèi)部具有三個(gè)電路組件，電路組件A、電路組件B及電路組件C，其分別耦接于上述三支接腳。
在S62中，將假想組件置入于一集成電路設(shè)計(jì)中，該集成電路具有線路A、線路B及線路C，其分別耦接于接腳A、接腳B及接腳C。
在S63中，利用文字編輯器或其它各種布局程序取得對應(yīng)于假想組件的電路仿真軟件模型文件，其包含對應(yīng)于上述電路組件的組件描述。
在S64中，根據(jù)電路仿真軟件模型文件，利用一驗(yàn)證工具，如布局與線路圖對比檢查(LVS)工具，執(zhí)行一驗(yàn)證程序，以驗(yàn)證接腳A、接腳B及接腳C與集成電路設(shè)計(jì)的線路A、線路B及線路C是否正確連接。
此外，透過下列步驟驗(yàn)證接腳與線路是否正確連接。舉例來說，利用驗(yàn)證工具決定與接腳A耦接之一預(yù)期電路組件的特性值，接著比較預(yù)期電路組件的特性值與電路組件A的特性值。當(dāng)電路組件A與預(yù)期電路組件的特性值大體地相同時(shí)，則表示接腳A與集成電路設(shè)計(jì)的線路A正確連接。
圖7為顯示本發(fā)明的集成電路整合方法的步驟流程圖。
在步驟S71中，取得硅智財(cái)組件的假想組件，參考圖3，該假想組件具有接腳A、接腳B及接腳C，且在其內(nèi)部具有電路組件A、電路組件B及電路組件C，其分別耦接至接腳A、接腳B及接腳C。
在步驟S72中，將假想組件置入于集成電路設(shè)計(jì)中，并使得接腳A、接腳B及接腳C耦接于集成電路設(shè)計(jì)的線路A、線路B及線路C。
在步驟S73中，利用如布局與線路圖對比檢查(LVS)的驗(yàn)證工具驗(yàn)證集成電路設(shè)計(jì)是否正確。
在步驟S74中，若集成電路設(shè)計(jì)驗(yàn)證無誤，則可取得包含至少一硅智財(cái)組件的假想組件的集成電路設(shè)計(jì)，該假想組件的接腳與集成電路設(shè)計(jì)的其它線路為正確連接。
在步驟S75中，取得硅智財(cái)組件的實(shí)體線路。
在步驟S76中，以該硅智財(cái)組件的實(shí)體線路取代假想組件。
圖8為顯示本發(fā)明的硅智財(cái)組件交易方法的步驟流程圖。
在步驟S81中，一硅智財(cái)組件供應(yīng)端提供一硅智財(cái)組件的假想組件給一集成電路設(shè)計(jì)端，并且另外提供該硅智財(cái)組件的實(shí)體線路給一集成電路服務(wù)端，其中假想組件具有至少一接腳并且在其內(nèi)部具有分別耦接至該接腳的至少一電路組件。電路組件具有一唯一值，其用以跟其它電路組件有所區(qū)隔。
在步驟S82中，集成電路設(shè)計(jì)端將假想組件置入一集成電路設(shè)計(jì)中，并使得該接腳耦接于集成電路設(shè)計(jì)的線路，然后利用一驗(yàn)證工具驗(yàn)證集成電路設(shè)計(jì)，完成驗(yàn)證程序后，布局與線路圖對比檢查(LVS)工具產(chǎn)生驗(yàn)證報(bào)告，用以得知集成電路設(shè)計(jì)中的線路連結(jié)關(guān)系是否正確。若偵測到錯(cuò)誤連結(jié)組件，則應(yīng)修正集成電路設(shè)計(jì)。集成電路設(shè)計(jì)端根據(jù)偵測到的錯(cuò)誤連結(jié)組件修正其連結(jié)線路。完成修正后，再次利用布局與線路圖對比檢查工具驗(yàn)證電路設(shè)計(jì)的正確性，直到集成電路設(shè)計(jì)完全正確無誤，然后將集成電路設(shè)計(jì)端送給集成電路服務(wù)端。
在步驟S83中，集成電路設(shè)計(jì)端將集成電路設(shè)計(jì)送至集成電路服務(wù)端以進(jìn)行制造。集成電路服務(wù)端將硅智財(cái)組件的實(shí)體線路取代集成電路設(shè)計(jì)中的假想組件。
本發(fā)明方法使得硅智財(cái)所有人不需提供實(shí)際的集成電路電路設(shè)計(jì)給設(shè)計(jì)者，使設(shè)計(jì)者可以經(jīng)由一般驗(yàn)證工具得知內(nèi)部電路布局的正確性，進(jìn)而保護(hù)其硅智財(cái)。
雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種集成電路設(shè)計(jì)方法，其特征在于，包括下列步驟取得至少一硅智財(cái)組件的假想組件，其中上述假想組件具有至少一接腳并且在其內(nèi)部具有分別耦接至上述接腳的至少一電路組件；將上述假想組件置入于一集成電路設(shè)計(jì)中并使得上述接腳耦接于上述集成電路設(shè)計(jì)的線路；以及利用一驗(yàn)證工具驗(yàn)證上述集成電路設(shè)計(jì)是否正確。
2.如權(quán)利要求1所述的集成電路設(shè)計(jì)方法，其特征在于，上述電路組件為電阻。
3.如權(quán)利要求1所述的集成電路設(shè)計(jì)方法，其特征在于，上述驗(yàn)證工具為布局與線路圖對比檢查工具。
4.如權(quán)利要求1所述的集成電路設(shè)計(jì)方法，其特征在于，驗(yàn)證上述集成電路設(shè)計(jì)的正確性的步驟中，更包括下列步驟取得對應(yīng)于上述假想組件之一電路仿真軟件模型文件，上述電路仿真軟件模型文件包含對應(yīng)于上述電路組件的組件描述；以及根據(jù)上述電路仿真軟件模型文件，利用上述驗(yàn)證工具執(zhí)行一驗(yàn)證程序，用以驗(yàn)證上述接腳與上述集成電路設(shè)計(jì)的線路是否正確連接。
5.如權(quán)利要求1所述的集成電路設(shè)計(jì)方法，其特征在于，驗(yàn)證上述集成電路設(shè)計(jì)的正確性的步驟中，其包括下列步驟利用上述驗(yàn)證工具，決定與上述接腳耦接之一預(yù)期電路組件的特性值；比較上述預(yù)期電路組件的特性值與上述電路組件的特性值；以及當(dāng)上述電路組件與上述預(yù)期電路組件大體地相同時(shí)，決定上述接腳與上述集成電路設(shè)計(jì)的線路正確連接。
6.一種集成電路整合方法，用以將硅智財(cái)組件合并至一集成電路設(shè)計(jì)的線路中，其特征在于，包括下列步驟取得一集成電路設(shè)計(jì)，其中上述集成電路設(shè)計(jì)中包含至少一硅智財(cái)組件的假想組件，上述假想組件的接腳與上述集成電路設(shè)計(jì)的其它線路已驗(yàn)證為正確連接；取得上述硅智財(cái)組件的實(shí)體線路；以及直接以上述硅智財(cái)組件的實(shí)體線路取代上述假想組件。
7.如權(quán)利要求6所述的集成電路整合方法，其特征在于，上述集成電路設(shè)計(jì)的產(chǎn)生方法包含下列步驟取得上述硅智財(cái)組件的假想組件，其中上述假想組件具有至少一接腳并且在其內(nèi)部具有分別耦接至上述接腳的至少一電路組件；將上述假想組件置入于上述集成電路設(shè)計(jì)中并使得上述接腳耦接于上述集成電路設(shè)計(jì)的其它線路；以及利用一驗(yàn)證工具驗(yàn)證上述集成電路設(shè)計(jì)是否正確。
8.一種對應(yīng)于硅智財(cái)組件的假想組件，用以置入一集成電路設(shè)計(jì)中提供驗(yàn)證連接功能，其特征在于，包括一外框，其具有一長度與寬度；至少一接腳，連接于上述外框上；以及至少一電路組件，其設(shè)置于上述外框內(nèi)并且具有至少一終端，其耦接于上述接腳，用以驗(yàn)證上述假想組件的上述接腳與上述集成電路設(shè)計(jì)的線路是否正確連接。
9.如權(quán)利要求8所述的對應(yīng)于硅智財(cái)組件的假想組件，其特征在于，上述電路組件擇自由電阻、復(fù)晶硅電阻(poly-resistor)、晶體管、電容及二極管所組成的族群中。
10.一種硅智財(cái)組件交易方法，其特征在于，包括由一硅智財(cái)組件供應(yīng)端提供一硅智財(cái)組件的假想組件給一集成電路設(shè)計(jì)端，并且提供上述硅智財(cái)組件的實(shí)體線路給一集成電路服務(wù)端，上述假想組件具有至少一接腳并且在其內(nèi)部具有分別耦接至上述接腳的至少一電路組件；上述集成電路設(shè)計(jì)端將上述假想組件置入一集成電路設(shè)計(jì)中并使得上述接腳耦接于上述集成電路設(shè)計(jì)的線路，并且利用一驗(yàn)證工具驗(yàn)證上述集成電路設(shè)計(jì)，將上述集成電路設(shè)計(jì)傳送給上述集成電路服務(wù)端；以及上述集成電路服務(wù)端將上述硅智財(cái)組件的實(shí)體線路取代上述集成電路設(shè)計(jì)中的上述假想組件。
11.一種集成電路產(chǎn)品，其由一集成電路設(shè)計(jì)及整合方法所制造產(chǎn)生，其特征在于，上述方法包括下列步驟取得至少一硅智財(cái)組件的假想組件，其中上述假想組件具有至少一接腳并且在其內(nèi)部具有分別耦接至上述接腳的至少一電路組件；將上述假想組件置入于一集成電路設(shè)計(jì)中并使得上述接腳耦接于上述集成電路設(shè)計(jì)的線路；利用一驗(yàn)證工具驗(yàn)證上述集成電路設(shè)計(jì)是否正確；取得上述硅智財(cái)組件的實(shí)體線路；直接以上述硅智財(cái)組件的實(shí)體線路取代上述假想組件；以及根據(jù)包含上述硅智財(cái)組件的實(shí)體線路的上述集成電路設(shè)計(jì)，制造上述集成電路產(chǎn)品。
12.如權(quán)利要求11所述的集成電路產(chǎn)品，其特征在于，上述電路組件為電阻。
13.如權(quán)利要求11所述的集成電路產(chǎn)品，其特征在于，上述驗(yàn)證工具為布局與線路圖對比檢查工具。
14.如權(quán)利要求11所述的集成電路產(chǎn)品，其特征在于，驗(yàn)證上述集成電路設(shè)計(jì)的正確性的步驟中，更包括下列步驟取得對應(yīng)于上述假想組件之一電路仿真軟件模型文件，上述電路仿真軟件模型文件包含對應(yīng)于上述電路組件的組件描述；以及根據(jù)上述電路仿真軟件模型文件，利用上述驗(yàn)證工具執(zhí)行一驗(yàn)證程序，用以驗(yàn)證上述接腳與上述集成電路設(shè)計(jì)的線路是否正確連接。
15.如權(quán)利要求11所述的集成電路產(chǎn)品，其特征在于，驗(yàn)證上述集成電路設(shè)計(jì)的正確性的步驟中，其包括下列步驟利用上述驗(yàn)證工具，決定與上述接腳耦接之一預(yù)期電路組件的特性值；比較上述預(yù)期電路組件的特性值與上述電路組件的特性值；以及當(dāng)上述電路組件與上述預(yù)期電路組件大體地相同時(shí)，決定上述接腳與上述集成電路設(shè)計(jì)的線路正確連接。
全文摘要
一種集成電路設(shè)計(jì)和整合方法，在一集成電路設(shè)計(jì)中包含至少一硅智財(cái)組件的假想組件(phantom cell)，其中假想組件具有至少一接腳并且在其內(nèi)部具有分別耦接至上述接腳的至少一電路組件，假想組件的接腳與集成電路設(shè)計(jì)的其它線路已驗(yàn)證為正確連接；接著，以上述假想組件的實(shí)體線路取代上述假想組件。
文檔編號H01L27/00GK1534764SQ20041000462
公開日2004年10月6日 申請日期2004年2月20日 優(yōu)先權(quán)日2003年4月1日
發(fā)明者呂政祐, 蕭俊杰, 劉潮權(quán), 呂政 申請人:臺灣積體電路制造股份有限公司