專利名稱：半導體裝置以及搭載該裝置的ic卡的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體裝置以及搭載該裝置的IC卡。特別涉及包括存儲電路、和向該存儲電路中提供給定電壓的電壓供給電路的半導體裝置以及搭載該裝置的IC卡。
背景技術(shù)：
近年來，隨著半導體加工技術(shù)的進步，構(gòu)成半導體裝置的元件向細微化，并且半導體裝置的動作電壓也向低電壓的方向發(fā)展。用近年的加工技術(shù)做成的芯片部件用在現(xiàn)有技術(shù)的電子儀器上時，對芯片部件使用降低電子儀器電源電壓的內(nèi)部電壓。
尤其是近年來，在具有半導體存儲裝置的IC卡中，已開發(fā)出經(jīng)天線線圈接受從外部裝置供給的電磁波而獲取電源電壓的非接觸型IC卡，對于這種IC卡，需要不受從外部供給的電壓變動的影響而向非易失性存儲器供給穩(wěn)定的內(nèi)部電壓。以下，作為第1現(xiàn)有技術(shù)例，對采用降低電源電壓而產(chǎn)生內(nèi)部電壓的降壓電路的半導體存儲裝置進行說明。
圖8表示有關(guān)第1現(xiàn)有技術(shù)例的半導體存儲裝置的結(jié)構(gòu)。如圖8所示，輸入到電源端子的電源電壓VDD，經(jīng)降壓電路101降壓、作為內(nèi)部電壓VINT向邏輯電路102及非易失性存儲器103供給。當從邏輯電路102輸出的非易失性存儲器啟動信號NCE為“L”電平時，非易失性存儲器103被激活，開始動作。
在這里，降壓電路101，其柵極具有與差動放大電路111輸出端子連接的P溝道型輸出晶體管QP11。從電源端子輸入的電源電壓VDD，經(jīng)輸出晶體管QP11降壓、產(chǎn)生比電源電壓VDD更低的內(nèi)部電壓VINT。
在差動放大電路111的一輸入端子中，連接有產(chǎn)生基準電位VREF的基準電位產(chǎn)生電路112的同時，在另一輸入端子中，連接有產(chǎn)生內(nèi)部電壓VINT和接地電壓VSS的中間電位VMID的分壓電路113，并輸出對應于中間電位VMID與基準電位VREF的電位差(VMID-VREF)的輸出電位VADJ。具體地講，當中間電位VMID比基準電位VREF更高時，輸出電位VADJ向“H”電平方向移動。而當中間電位VMID比基準電位VREF低時，輸出電位VADJ向“L”電平方向移動。
分壓電路113由相互串聯(lián)的2個電阻器R11和R12組成，一個端子與輸出晶體管QP11的漏極連接而另一個端子接地。還有，電阻器R11、R12的連接節(jié)點與差動放大電路111的輸入端子連接。在這里，分壓電路113對應于電阻器R1與R2的電阻比值，輸出將內(nèi)部電壓VINT分壓后的電位的中間電位VMID。
因此，在內(nèi)部電壓VINT低的情況下，由于中間電位VMID比基準電位VREF低，差動放大電路111中的輸出電壓VADJ向“L”電平方向移動，從而輸出晶體管QP11的載流子供給量增大，抑制內(nèi)部電壓VINT的電位降低。反之，在內(nèi)部電壓VINT上升的情況下，中間電位VMID比基準電位VREF升高，差動放大電路111中的輸出電壓VADJ向“H”電平方向移動，使輸出晶體管QP11的載流子供給量減少，從而抑制內(nèi)部電壓VINT電位的上升。
這樣，降壓電路101利用差動放大電路111控制輸出晶體管QP11，抑制內(nèi)部電壓VINT的電位變化，從電源電壓VDD產(chǎn)生作為穩(wěn)定后的電壓的內(nèi)部電壓VINT，向內(nèi)部電路的非易失性存儲器103供給。
為了抑制由于非易失性存儲器103的動作而產(chǎn)生的內(nèi)部電壓VINT的電位下降，近年來正在開發(fā)設(shè)有了接受非易失性存儲器103的控制信號、控制降壓電路101動作的控制電路的半導體存儲裝置(例如，參見專利文獻1)。以下，作為第2現(xiàn)有技術(shù)例，對專利文獻1所述的半導體存儲裝置進行說明。
圖9表示有關(guān)第2現(xiàn)有技術(shù)的半導體存儲裝置的構(gòu)成。在圖9中，與圖8所示相同的構(gòu)件，采用相同的標號，并省略其說明。
如圖9所示，在第2現(xiàn)有技術(shù)的半導體存儲裝置中，設(shè)有由柵極接受控制電路104輸出的控制信號，而源極和漏極分別與輸出晶體管QP11的源極和漏極連接的P溝道型補償用晶體管QP12。
在控制電路104中，非易失性存儲器啟動信號NCE從邏輯電路102輸入。這里，非易失性存儲器啟動信號NCE一旦由“H”電平向“L”電平移動，控制電路104在控制信號中在給定期間輸出接地電位VSS。
在第2現(xiàn)有技術(shù)例的半導體存儲裝置中，由于非易失性存儲器103從停止狀態(tài)到動作狀態(tài)時，補償用晶體管QP12處在導通狀態(tài)，載流子通過補償用晶體管QP12、從電源電壓VDD供給到內(nèi)部電壓VINT，從而抑制內(nèi)部電壓VINT的電位下降。
然而，在第1現(xiàn)有技術(shù)例的半導體存儲裝置中，非易失性存儲器103動作時，內(nèi)部電壓VINT急劇下降，可能導致邏輯電路102及非易失性存儲器103不能正常動作。
尤其是，第1現(xiàn)有技術(shù)例的半導體存儲裝置用于非接觸型IC卡時，一旦內(nèi)部電壓VINT急劇下降，會引起非易失性存儲器103的動作停止。具體地講，非接觸型IC卡是通過與被稱為讀寫器的終端機進行無線通信，而向IC卡內(nèi)的半導體存儲裝置供給電源電壓VDD，但電源電壓VDD的電壓值依IC卡與讀寫器的距離遠近不同而起大的變化。為此，非接觸型IC卡上搭載的半導體存儲裝置大多為根據(jù)電源電壓VDD的變動值，內(nèi)部電壓VINT在給定值以下的情況下，非易失性存儲器103電路停止動作來保護數(shù)據(jù)。這就產(chǎn)生了內(nèi)部電壓VINT急劇下降時非易失性存儲器動作停止的問題。
針對這個問題，雖然有時會在內(nèi)部電壓VINT和接地電位VSS之間設(shè)置大容量電容器，但這樣做后，由于為構(gòu)成大電容器而需要的面積變大，半導體存儲裝置的布局面積縮小很困難。
在第2現(xiàn)有技術(shù)例的半導體存儲裝置，補償用晶體管QP12處在導通狀態(tài)時，由于電源電壓VDD與內(nèi)部電壓VINT直接連接，有可能對非易失性存儲器103時間過電壓，造成半導體存儲裝置可靠性問題，使之變得不實用。
因此，第1、第2現(xiàn)有技術(shù)例的半導體存儲裝置均存在的問題是非易失性存儲器從停止狀態(tài)到動作狀態(tài)之際，很難抑制內(nèi)部電壓的急劇下降。
專利文獻1特開平5-21738號公報。
專利文獻2特開2002-150250號公報。

發(fā)明內(nèi)容
本發(fā)明的目的在于解決上述現(xiàn)有技術(shù)的問題，在將給定電壓向內(nèi)部電路供給的半導體裝置中，即使內(nèi)部電路從停止狀態(tài)變到動作狀態(tài)的情況下，也能供給穩(wěn)定的電壓。
為達到上述目的，本發(fā)明構(gòu)成為在半導體裝置中設(shè)置消耗與內(nèi)部電路消耗的消耗電流量相同的電流量的負載電路，讓內(nèi)部電路與負載電路交互動作。
具體講，有關(guān)本發(fā)明的半導體裝置，是包括從電源電壓產(chǎn)生內(nèi)部電壓的內(nèi)部電壓供給電路、和由內(nèi)部電壓讓其動作的內(nèi)部電路的半導體裝置，包括由柵極接受從內(nèi)部電路輸出的動作信號的開關(guān)晶體管、和與開關(guān)晶體管的漏極連接、并消耗與內(nèi)部電路在動作時所消耗的電流量相同的電流量的負載電路，開關(guān)晶體管，由動作信號，在內(nèi)部電路動作時變成截止狀態(tài)，而在內(nèi)部電路非動作時變成導通狀態(tài)。
根據(jù)本發(fā)明的半導體裝置，由于包括消耗與內(nèi)部電路在動作時所消耗的電流量相同的電流量的負載電路，在內(nèi)部電路非動作時開關(guān)晶體管變成導通狀態(tài)，而在內(nèi)部電路動作時開關(guān)晶體管變成截止狀態(tài)，負載電路，在內(nèi)部電路非動作時消耗與內(nèi)部電路所消耗的電流量相同的電流量，而在內(nèi)部電路動作時不消耗電流，即使內(nèi)部電路從非動作狀態(tài)變化到動作狀態(tài)，內(nèi)部電壓的電流消耗量也不變化，可以實現(xiàn)內(nèi)部電壓的穩(wěn)定化。
本發(fā)明的半導體裝置，優(yōu)選負載電路具有第1電阻器。這樣，通過調(diào)節(jié)第1電阻器的電阻值，可以調(diào)節(jié)負載電路中的電流消耗量。
在本發(fā)明的半導體裝置中，第1電阻器消耗的電流量優(yōu)選與內(nèi)部電路在動作時消耗的電流量實質(zhì)相同。
在本發(fā)明的半導體裝置中，優(yōu)選負載電路具有與第1電阻器串聯(lián)連接的負載調(diào)節(jié)部。這樣，由于通過調(diào)節(jié)負載調(diào)節(jié)部中的負載，可以調(diào)節(jié)負載電路的電流消耗量，即使對于每一半導體裝置，其內(nèi)部電路的電流消耗量出現(xiàn)離散偏差，也可以調(diào)節(jié)負載電路的電流消耗量，讓其消耗與內(nèi)部電路在動作時所消耗的電流量相同的電流量。
在本發(fā)明的半導體裝置中，第1電阻器及負載調(diào)節(jié)部消耗的電流量，優(yōu)選與內(nèi)部電路在動作時消耗的電流量相同。
在本發(fā)明的半導體裝置中，負載調(diào)節(jié)部優(yōu)選由相互并聯(lián)的第2電阻器和熔斷元件組成。這樣，通過切斷熔斷元件，可以確切將第1電阻器及負載調(diào)節(jié)部消耗的電流量調(diào)節(jié)到與內(nèi)部電路在動作時消耗的電流量相同。
在本發(fā)明的半導體裝置中，負載調(diào)節(jié)部優(yōu)選由并聯(lián)的第2電阻器及晶體管組成。這樣，通過控制晶體管，可以確切將第1電阻器及負載調(diào)節(jié)部消耗的電流量調(diào)節(jié)到與內(nèi)部電路在動作時消耗的電流量相同。
在本發(fā)明的半導體裝置中，優(yōu)選進一步包括與晶體管連接的鎖存電路。這樣，可以根據(jù)保存在鎖存電路的數(shù)據(jù)，控制晶體管。
在本發(fā)明的半導體裝置中，開關(guān)晶體管優(yōu)選是N溝道型晶體管。
在本發(fā)明的半導體裝置中，開關(guān)晶體管，優(yōu)選其源極接地，漏極通過負載電路與內(nèi)部電壓供給電路連接。
在本發(fā)明的半導體裝置中，開關(guān)晶體管優(yōu)選是P溝道型晶體管。
在本發(fā)明的半導體裝置中，開關(guān)晶體管，優(yōu)選其源極與內(nèi)部電壓供給電路連接，而漏極通過負載電路接地。
本發(fā)明的IC卡搭載了本發(fā)明的半導體裝置。
根據(jù)本發(fā)明的IC卡，IC卡上搭載的半導體裝置，由于包括消耗與內(nèi)部電路在動作時所消耗的電流量相同的電流量的負載電路，在內(nèi)部電路非動作時開關(guān)晶體管變成導通狀態(tài)，而在內(nèi)部電路動作時開關(guān)晶體管變成截止狀態(tài)，負載電路，在內(nèi)部電路非動作時消耗與內(nèi)部電路所消耗的電流量相同的電流量，而在內(nèi)部電路動作時不消耗電流，即使內(nèi)部電路從非動作狀態(tài)變化到動作狀態(tài)，內(nèi)部電壓的電流消耗量也不變化，可以實現(xiàn)內(nèi)部電壓的穩(wěn)定化。還有，由于不使用大容量電容器去穩(wěn)定內(nèi)部電壓，可以獲得在不增加半導體裝置的布局面積的情況下穩(wěn)定內(nèi)部電壓的高可靠性的IC卡。


圖1表示有關(guān)本發(fā)明第1實施方式的半導體存儲裝置的構(gòu)成方框圖。
圖2表示有關(guān)本發(fā)明第2實施方式的半導體存儲裝置的構(gòu)成方框圖。
圖3表示有關(guān)本發(fā)明第3實施方式的半導體存儲裝置的構(gòu)成方框圖。
圖4表示有關(guān)本發(fā)明第4實施方式的半導體存儲裝置的構(gòu)成方框圖。
圖5表示有關(guān)本發(fā)明第5實施方式的半導體存儲裝置的構(gòu)成方框圖。
圖6表示有關(guān)本發(fā)明第6實施方式的半導體存儲裝置的構(gòu)成方框圖。
圖7表示有關(guān)本發(fā)明第7實施方式的IC卡的構(gòu)成方框圖。
圖8表示有關(guān)第1現(xiàn)有技術(shù)例的半導體存儲裝置構(gòu)成方框圖。
圖9表示有關(guān)第2現(xiàn)有技術(shù)例的半導體存儲裝置構(gòu)成方框圖。
圖中11—降壓電路(內(nèi)部電壓供給電路)，12—邏輯電路，13—非易失性存儲器(內(nèi)部電路)，14—消耗電流控制電路，21—差動放大電路，22—基準電壓產(chǎn)生電路，23—分壓電路，31—消耗電流控制電路，32—負載調(diào)節(jié)部，41—消耗電流控制電路，42—負載調(diào)節(jié)部，43—鎖存電路，44—鎖存電路，51—消耗電流控制電路，61—消耗電流控制電路，71—消耗電流控制電路，81—天線線圈，82—整流電路，83—模擬電路，84—數(shù)字電路，QP1—輸出晶體管，QP2—P溝道型晶體管，QP3—P溝道型晶體管，QP4—開關(guān)晶體管，QN1—開關(guān)晶體管，R1—電阻器，R2—電阻器，R3—電阻器(第1電阻器、負載電路)，R4—電阻器(第1電阻器)，R5—電阻器(第2電阻器)，R6—電阻器(第2電阻器)，F(xiàn)1—熔斷器，F(xiàn)2—熔斷器，C1—共振電容，C2—平滑電容，VDD—電源電壓，VSS-接地電壓，VINT—內(nèi)部電壓，VREF—基準電位，VMID—中間電位，VADJ—輸出電壓。
實施方式(第1實施方式)現(xiàn)就表示有關(guān)本發(fā)明第1實施方式的半導體存儲裝置，結(jié)合附圖進行說明。
圖1表示有關(guān)第1實施方式的半導體存儲裝置的構(gòu)成。如圖1所示，第1實施方式的半導體存儲裝置包括降低從輸入端子輸入的電源電壓VDD后產(chǎn)生比電源電壓更低電位的內(nèi)部電壓VINT的降壓電路11、由內(nèi)部電壓VINT控制動作的邏輯電路12以及非易失性存儲器13、根據(jù)來自非易失性存儲器的存儲器激活信號RACT而動作的消耗電流控制電路14。
降壓電路11包括在源極上施加電源電壓VDD而在漏極輸出內(nèi)部電壓VINT的P溝道型輸出晶體管QP1、向輸出晶體管QP1的柵極輸出與兩個輸入端子間的電位差對應的輸出電壓VADJ的差動放大電路21、向該差動放大電路21的一輸入端子輸入基準電位VREF的基準電壓產(chǎn)生電路22、向差動放大電路21的另一輸入端子輸入中間電位VMID的分壓電路23。輸入到降壓電路11的電源電壓VDD，由輸出晶體管QP1的源極—漏極間電阻進行一定電平降壓后，作為內(nèi)部電壓VINT輸出。
差動放大電路21輸出對應于中間電位VMID與基準電位VREF的電位差(VMID-VREF)的輸出電位VADJ。具體講，當中間電位VMID比基準電位VREF高時，輸出電位VADJ向“H”電平方向移動，而當中間電位VMID在比基準電位VREF低時，VADJ向“L”電平方向移動。
基準電壓產(chǎn)生電路22由例如電源電壓VDD與接地電位VSS間串聯(lián)連接的數(shù)個電阻元件及二極管元件構(gòu)成，當電源電壓VDD在給定電位以上時，不依賴于電源電壓VDD，輸出大致恒定電位的基準電位VREF。
分壓電路23，由2個串聯(lián)連接的電阻器R1、R2組成，一方端子與輸出晶體管QP1漏極連接，另一方端子接地。還有，電阻器R1、R2的連接節(jié)點與差動放大電路21的輸入端子連接。
這里，若令電阻器R1、R2的電阻值分別為r1、r2，分壓電路23輸出的中間電位VMID的值由式(1)表示VMID＝r2/(r1+r2)·VINT…(1)如式(1)所示，中間電位VMID對應于電阻器R1、R2的電阻值比與內(nèi)部電壓VINT的分壓值。
所以，當內(nèi)部電壓VINT降低時，由于中間電位VMID比基準電位VREF低，差動放大電路111中的輸出電壓VADJ向“L”電平方向移動，輸出晶體管QP1中的載流子供給量增大，從而抑制內(nèi)部電壓VINT的電位降低。
反之，在內(nèi)部電壓VINT升高的情況下，由于中間電位VMID比基準電位VREF高，差動放大電路111中的輸出電壓VADJ向“H”電平方向移動，輸出晶體管QP1中的載流子供給量減少，從而抑制內(nèi)部電壓VINT的電位升高。
這樣，降壓電路11，通過利用差動放大電路21控制輸出晶體管QP1，從電源電壓VDD產(chǎn)生作為穩(wěn)定后的電壓的內(nèi)部電壓VINT，作為向內(nèi)部電路的非易失性存儲器13供給的內(nèi)部電壓供給電路起作用。
此外，在第1實施方式中，供給內(nèi)部電壓VINT的電路，并不僅限于降壓電路11，只要是可以向非易失性存儲器13供給穩(wěn)定后的內(nèi)部電壓VINT的電路即可，例如也可以是升壓電路。
邏輯電路12是控制非易失性存儲器13動作的電路，并作為用于啟動非易失性存儲器13的信號，輸出非易失性存儲器啟動信號NCE。非易失性存儲器啟動信號NCE在初始狀態(tài)下處在“H”電平，非易失性存儲器13，通過檢測到非易失性存儲器啟動信號NCE由“H”電平轉(zhuǎn)移到“L”電平后，進行比特線的均衡補償(equalize off)、字線的驅(qū)動及傳感放大等一連串的讀出動作、刪除動作或者改寫動作。
非易失性存儲器13具有例如由強電介質(zhì)存儲器單元形成的存儲器單元陣列、對存儲器單元陣列的讀出動作、刪除動作或者改寫動作等給定動作進行控制的存儲器控制部。在非易失性存儲器13中，控制存儲器單元陣列動作的控制信號之一的存儲器激活信號RACT，在初始狀態(tài)處于“H”電平，從非易失性存儲器啟動信號NCE的下降沿開始，到讀出動作、刪除動作或者改寫動作等一連串動作結(jié)束為止，一直處于“L”電平。
消耗電流控制電路14包括由柵極接受來自非易失性存儲器13的存儲器激活信號RACT而源極接地的N溝道型開關(guān)晶體管QN1、一方端子與開關(guān)晶體管QN1的漏極連接而另一方端子與內(nèi)部電壓VINT連接的電阻器R3。
電阻器R3的電阻值設(shè)定成電阻器R3單位時間消耗的電流量與非易失性存儲器13動作時單位時間消耗的電流量大致相同。具體講，例如，通過對非易失性存儲器13在設(shè)計上的電路特性進行模擬，計算出非易失性存儲器13的消耗電流量，從而可以設(shè)定其消耗電流量與電阻器R3的電阻值。
這里，在非易失性存儲器13動作的期間，由于存儲器激活信號RACT處于“L”電平，開關(guān)晶體管QN1處于截止狀態(tài)，消耗電流控制電路14中沒有電流消耗。
反之，在非易失性存儲器13不動作的期間，由于存儲器激活信號RACT處于“H”電平，開關(guān)晶體管QN1處于導通狀態(tài)，內(nèi)部電壓VINT通過開關(guān)晶體管QN1向接地流動。此時，電阻器R3便成為與非易失性存儲器13消耗電流量相同的電流消耗的負載電路。
因此，在非易失性存儲器13動作時，消耗電流控制電路14停止、非易失性存儲器13消耗給定的電流，而在非易失性存儲器13停止時，由于消耗電流控制電路14動作、消耗與非易失性存儲器消耗電流大體相同的電流量，從而實現(xiàn)非易失性存儲器13無論在停止狀態(tài)還是動作狀態(tài)，都消耗大體相同的電流量。
根據(jù)上述說明，按照第1實施方式的半導體存儲裝置，非易失性存儲器13在從停止狀態(tài)轉(zhuǎn)換到動作狀態(tài)之際，內(nèi)部電壓VINT沒有電位下降問題，從而實現(xiàn)內(nèi)部電壓VINT的穩(wěn)定化。
(第2實施方式)現(xiàn)就有關(guān)本發(fā)明第2實施方式的半導體存儲裝置，結(jié)合附圖進行說明。
圖2表示有關(guān)第2實施方式的半導體裝置的構(gòu)成。圖2中，與圖1所示相同的部件采用相同的標號并省略其說明。
如圖2所示，第2實施方式的半導體裝置，其消耗電流控制電路31的構(gòu)成與第1實施方式不同，而降壓電路11、邏輯電路12、非易失性存儲器13的構(gòu)成與第1實施方式相同。
第2實施方式的消耗電流控制電路31串聯(lián)連接有開關(guān)晶體管QN1、電阻器R4、由串聯(lián)連接的電阻器R5、R6以及分別與電阻器R5、R6并聯(lián)連接的熔斷器F1、F2構(gòu)成的負載調(diào)節(jié)部32。這里，熔斷器F1、F2是由能從半導體裝置的外部切斷的物理熔斷器構(gòu)成。
開關(guān)晶體管QN1中，從非易失性存儲器13向柵極輸入存儲器激活信號RACT，其源極接地。電阻器R4的一方端子與開關(guān)晶體管QN1的漏極連接，另一方端子與電阻器R5、熔斷器F1的共同端子連接。還有，電阻器R6和熔斷器F2的共同端子與內(nèi)部電壓VINT連接。
電阻器R4的電阻值設(shè)定成電阻器R4單位時間消耗的電流量比在非易失性存儲器13動作時單位時間消耗的電流量的稍稍大一些。具體講，例如，通過對非易失性存儲器13在設(shè)計上的電路特性進行模擬，計算出非易失性存儲器13的消耗電流量，從而設(shè)定其消耗電流量與電阻器R4的電阻值。
負載調(diào)節(jié)部32調(diào)節(jié)消耗電流控制電路31的負荷，使消耗電流控制電路31消耗的電流量與非易失性存儲器13消耗的電流量大體一致。具體講，實際測定非易失性存儲器所消耗的電流值后，按照所測定的電流值、與電阻器R4以及負載調(diào)節(jié)部32所消耗的電流值大致相同那樣，將熔斷器F1、F2中的任一個或者兩者切斷。這樣，電阻器R4和負載調(diào)節(jié)部32可以作為消耗與非易失性存儲器13的電流消耗量大致相同的電流量的負載電路使用。
由于制造加工上的離散偏差、或者晶圓面內(nèi)的離散偏差等原因會造成每只芯片上的差異，非易失性存儲器13的消耗電流量，通過負載調(diào)節(jié)部32的電阻值調(diào)節(jié)，可以按照每只芯片的消耗電流量，調(diào)節(jié)電阻器R4和負載調(diào)節(jié)部32所消耗的電流量。
第2實施方式中，在負載調(diào)節(jié)部32中雖然采用了電阻器及熔斷器并聯(lián)連接的2組并聯(lián)電路，但電阻器及熔斷器并聯(lián)連接的并聯(lián)電路數(shù)并不僅限于2組。通過更多設(shè)置電阻器及熔斷器并聯(lián)連接的并聯(lián)電路，可進行更詳細的設(shè)定，電阻器R4和負載調(diào)節(jié)部32消耗的電流量可更精確地調(diào)節(jié)。
還有，負載調(diào)節(jié)部32并不僅限于在開關(guān)晶體管QN1漏極側(cè)按照電阻器R4、負載調(diào)節(jié)部32的順序連接的構(gòu)成，也可以將電阻器R4和負載調(diào)節(jié)部32與開關(guān)晶體管QN1串聯(lián)連接。
根據(jù)上述說明，按照第2實施方式，消耗電流控制電路31動作時消耗的電流量，能精確調(diào)節(jié)成與非易失性存儲器13動作時消耗的電流量一致。
(第3實施方式)現(xiàn)就有關(guān)本發(fā)明第3實施方式的半導體存儲裝置，結(jié)合附圖進行說明。
圖3表示有關(guān)第3實施方式的半導體裝置的構(gòu)成。在圖3中，與圖1和圖2所示相同的部件采用相同的標號并省略其說明。
如圖3所示，第3實施方式的半導體裝置，其消耗電流控制電路41的構(gòu)成與第1實施方式不同，而降壓電路11、邏輯電路12、非易失性存儲器13的構(gòu)成與第1實施方式相同。
第3實施方式的消耗電流控制電路41串聯(lián)連接有開關(guān)晶體管QN1、電阻器R4、由串聯(lián)的電阻器R5、R6以及分別與電阻器R5、R6并聯(lián)的P溝道型晶體管QP2、QP3構(gòu)成的負載調(diào)節(jié)部42。還有，P溝道型晶體管QP2、QP3分別與用于存儲給定數(shù)據(jù)的鎖存電路43、44連接。
開關(guān)晶體管QN1中，從非易失性存儲器13向柵極輸入存儲器激活信號RACT，其源極接地。電阻器R4的一方端子與開關(guān)晶體管QN1漏極連接，另一方端子與電阻器R5、P溝道型晶體管QP2的共同端子連接。還有，電阻器R6和P溝道型晶體管QP3的共同端子與內(nèi)部電壓VINT連接。
電阻器R4的電阻值設(shè)定成電阻器R4單位時間消耗的電流量比在非易失性存儲器13動作時單位時間消耗的電流量的稍稍大一些。具體講，例如，通過對非易失性存儲器13在設(shè)計上的電路特性進行模擬，計算出非易失性存儲器13的消耗電流量，從而設(shè)定其消耗電流量與電阻器R4的電阻值。
負載調(diào)節(jié)部42調(diào)節(jié)消耗電流控制電路41的負荷，使消耗電流控制電路41消耗的電流量與非易失性存儲器13消耗的電流量大體一致。
具體講，首先實際測定非易失性存儲器所消耗的電流值后，根據(jù)所測定的電流值，讓電阻器R4以及負載調(diào)節(jié)部32所消耗的電流值大致相同那樣，將必要的修正數(shù)據(jù)預先寫入到非易失性存儲器13的給定領(lǐng)域中。
然后，半導體存儲裝置的電源接入后，從非易失性存儲器13中將修正數(shù)據(jù)保存在鎖存電路43、44中。這樣，根據(jù)鎖存電路43、44中所保存的數(shù)據(jù)，將P溝道型晶體管QP2、QP3中的任一個或兩者切斷、來調(diào)節(jié)負載調(diào)節(jié)部42的電阻值。這樣，電阻器R4和負載調(diào)節(jié)部42可以作為消耗與非易失性存儲器13的電流消耗量大致相同的電流量的負載電路使用。
由于制造加工上的離散偏差、或者晶圓面內(nèi)的離散偏差等原因會造成每只芯片上的差異，非易失性存儲器13的消耗電流量，通過負載調(diào)節(jié)部42的電阻值調(diào)節(jié)，可以按照每只芯片的消耗電流量，調(diào)節(jié)電阻器R4和負載調(diào)節(jié)部42所消耗的電流量。
第3實施方式中，在負載調(diào)節(jié)部42中雖然采用了電阻器及P溝道型晶體管并聯(lián)連接的2組并聯(lián)電路，但電阻器及P溝道型晶體管并聯(lián)連接的并聯(lián)電路數(shù)并不僅限于2組。通過更多設(shè)置電阻器及P溝道型晶體管并聯(lián)連接的并聯(lián)電路，可進行更詳細的設(shè)定，電阻器R4和負載調(diào)節(jié)部42消耗的電流量可更精確地調(diào)節(jié)。
還有，負載調(diào)節(jié)部42并不僅限于在開關(guān)晶體管QN1漏極側(cè)按照電阻器R4、負載調(diào)節(jié)部42的順序連接的構(gòu)成，也可以將電阻器R4和負載調(diào)節(jié)部42與開關(guān)晶體管QN1串聯(lián)連接。
根據(jù)上述說明，按照第3實施方式，消耗電流控制電路41動作時消耗的電流量，能精確調(diào)節(jié)成與非易失性存儲器13動作時消耗的電流量一致。
(第4實施方式)現(xiàn)就有關(guān)本發(fā)明第4實施方式的半導體存儲裝置，結(jié)合附圖進行說明。
圖4表示有關(guān)第4實施方式的半導體裝置的構(gòu)成。在圖4中，與圖1所示相同的部件采用相同的標號并省略其說明。
如圖4所示，第4實施方式的半導體裝置，其消耗電流控制電路51的構(gòu)成與第1實施方式不同。消耗電流控制電路51具有由柵極接受來自非易失性存儲器13的存儲器激活信號RACT而源極與內(nèi)部電壓VINT連接的P溝道型開關(guān)晶體管QP4、一方端子與開關(guān)晶體管QP4的漏極連接而另一方端子接地的電阻器R3。
電阻器R3的電阻值設(shè)定成讓電阻器R3單位時間消耗的電流量與非易失性存儲器13在動作時消耗的電流量大體一致。
在第4實施方式中，從非易失性存儲器13輸出的存儲器激活信號RACT，在初始狀態(tài)處于“L”電平，從非易失性存儲器啟動信號NCE的下降沿開始，到讀出動作、刪除動作或者改寫動作等一連串動作結(jié)束為止，一直處于“H”電平。
因此，非易失性存儲器13在動作時，由于存儲器激活信號RACT處于“H”電平，開關(guān)晶體管QP4處于截止狀態(tài)，消耗電流控制電路51中沒有電流消耗。
反之，非易失性存儲器13不動作時，由于存儲器激活信號RACT處于“L”電平，開關(guān)晶體管QP4處于導通狀態(tài)，內(nèi)部電壓VINT通過開關(guān)晶體管QP4向接地流動，電阻器R3消耗與非易失性存儲器13消耗的電流量大致相同的電流量。
(第5實施方式)現(xiàn)就有關(guān)本發(fā)明第5實施方式的半導體存儲裝置，結(jié)合附圖進行說明。
圖5表示有關(guān)第5實施方式的半導體裝置的構(gòu)成。在圖5中，與圖2以及圖4所示相同的部件采用相同的標號并省略其說明。
如圖5所示，第5實施方式的消耗電流控制電路61串聯(lián)連接有開關(guān)晶體管QP4、電阻器R4、由串聯(lián)的電阻器R5、R6以及分別與電阻器R5、R6并聯(lián)的熔斷器F1、F2構(gòu)成的負載調(diào)節(jié)部32。這里，熔斷器F1、F2是由能從半導體存儲裝置的外部切斷的物理熔斷器構(gòu)成。
這里，開關(guān)晶體管QP4與第4實施方式同樣，在非易失性存儲器13動作的期間，由于存儲器激活信號RACT處于“H”電平而處于截止狀態(tài)，而在非易失性存儲器13不動作時，由于存儲器激活信號RACT處于“L”電平而處于導通狀態(tài)。
負載調(diào)節(jié)部32與第2實施方式同樣，可以調(diào)節(jié)消耗電流控制電路61的負載，使消耗電流控制電路61消耗的電流量與非易失性存儲器13消耗的電流量大體一致。
在第5實施方式中，與第2實施方式同樣，在非易失性存儲器13動作時消耗的電流量與在消耗電流控制電路61動作時消耗的電流量之差可以精確調(diào)節(jié)。
(第6實施方式)
現(xiàn)就有關(guān)本發(fā)明第6實施方式的半導體存儲裝置，結(jié)合附圖進行說明。
圖6表示有關(guān)第6實施方式的半導體裝置的構(gòu)成。在圖6中，與圖3以及圖4所示相同的部件采用相同的標號并省略其說明。
如圖6所示，開關(guān)晶體管QP4、電阻器R4、由串聯(lián)連接的電阻器R5、R6以及分別與電阻器R5、R6并聯(lián)連接的P溝道型晶體管QP2、QP3構(gòu)成的負載調(diào)節(jié)部42以串聯(lián)方式連接。
這里8開關(guān)晶體管QP4與第4實施方式同樣，在非易失性存儲器13動作時，由于存儲器激活信號RACT處于“H”電平而處于截止狀態(tài)，而在非易失性存儲器13不動作時，由于存儲器激活信號RACT處于“L”電平而處于導通狀態(tài)。
還有，負載調(diào)節(jié)部42與第3實施方式同樣，通過在非易失性存儲器13上寫入修正數(shù)據(jù)，使消耗電流控制電路71消耗的電流量與非易失性存儲器13消耗的電流量大體一致，從而調(diào)節(jié)消耗電流控制電路71的負載。
第6實施方式中也與第3實施方式同樣，在非易失性存儲器13動作時消耗的電流量與在消耗電流控制電路71動作時消耗的電流量之差可以精確調(diào)節(jié)。
(第7實施方式)現(xiàn)就有關(guān)本發(fā)明第7實施方式的IC卡，結(jié)合附圖進行說明。
圖7表示有關(guān)第7實施方式的IC卡的構(gòu)成。在圖7中，與圖1所示相同的部件采用相同的標號并省略其說明。
如圖7所示，設(shè)置有接受來自外部電磁波的天線線圈81、能在電磁波頻率共振而與天線線圈81并聯(lián)連接的共振電容C1、從天線線圈81的輸出產(chǎn)生電源電壓VDD的整流電路82、將整流后的VDD-VSS間的波形平滑的平滑電容C2。電源電壓VDD向模擬電路83、數(shù)字電路84供給的同時，也向降壓電路11供給。
通過天線線圈81得到的電源電壓VDD，由于與非易失性存儲器13以及控制非易失性存儲器動作的邏輯電路12的動作電壓相比，其電壓值高，通過降壓電路11對電源電壓VDD降壓后的內(nèi)部電壓VINT向邏電路12及非易失性存儲器13供給。
模擬電路83，具有將從天線線圈81輸入的接受數(shù)據(jù)以及控制信號復合化、和從數(shù)字電路84生成的接受數(shù)據(jù)以及控制信號的電磁波調(diào)制成載波的功能。還有，數(shù)字電路84包括根據(jù)通過模擬電路83從天線線圈81輸入的控制信號，處理數(shù)字信號的CPU，根據(jù)通過模擬電路83從天線線圈81輸入的控制信號，控制邏輯電路12的動作。
在第7實施方式的IC卡中，也與第1實施方式同樣，作為抑制隨非易失性存儲13器啟動而內(nèi)部電壓VINT電位降低的抑制電路、也設(shè)置有由開關(guān)晶體管QN1及電阻器R3構(gòu)成的消耗電流控制電路14。消耗電流控制電路14的動作由于與第1種方式相同，故省略其說明。
根據(jù)第7實施方式的IC卡，非易失性存儲器13啟動時，內(nèi)部電壓VINT的電位沒有下降問題，從而實現(xiàn)內(nèi)部電壓VINT的穩(wěn)定化。尤其是，由于IC卡上能搭載半導體裝置的面積受到限制，為了抑制非易失性存儲器13在從停止狀態(tài)轉(zhuǎn)換到動作狀態(tài)之際產(chǎn)生的內(nèi)部電壓VINT的電位下降，雖然使用元件面積大的大容量電容很困難，然而，通過使用消耗電流控制電路14，不會增大半導體裝置的布局面積。
此外，在第7實施方式中，雖然使用了第1實施方式的消耗電流控制電路，也可以使用第2實施方式至第6實施方式所示的任意一種消耗電流控制電路。
根據(jù)本發(fā)明的半導體裝置，即使內(nèi)部電路從停止狀態(tài)變換到動作狀態(tài)，也不會降低內(nèi)部電壓的電位，可以實現(xiàn)內(nèi)部電壓的穩(wěn)定化。
權(quán)利要求
1.一種半導體裝置，是包括從電源電壓產(chǎn)生內(nèi)部電壓的內(nèi)部電壓供給電路、和由所述內(nèi)部電壓讓其動作的內(nèi)部電路的半導體裝置，其特征在于包括由柵極接受從所述內(nèi)部電路輸出的動作信號的開關(guān)晶體管、和與所述開關(guān)晶體管的漏極連接、并消耗與所述內(nèi)部電路在動作時所消耗的電流量相同的電流量的負載電路，所述開關(guān)晶體管，由所述動作信號，在所述內(nèi)部電路動作時變成截止狀態(tài)，而在所述內(nèi)部電路非動作時變成導通狀態(tài)。
2.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于所述負載電路具有第1電阻器。
3.根據(jù)權(quán)利要求2所述的半導體裝置，其特征在于所述第1電阻器所消耗的電流量與所述內(nèi)部電路在動作時所消耗的電流量實質(zhì)上相同。
4.根據(jù)權(quán)利要求2所述的半導體裝置，其特征在于所述負載電路具有與第1電阻器串聯(lián)連接的負載調(diào)節(jié)部。
5.根據(jù)權(quán)利要求4所述的半導體裝置，其特征在于所述第1電阻器以及所述負載調(diào)節(jié)部所消耗的電流量，與所述內(nèi)部電路在動作時所消耗的電流量相同。
6.根據(jù)權(quán)利要求5所述的半導體裝置，其特征在于所述負載調(diào)節(jié)部由相互并聯(lián)連接的第2電阻器及熔斷器元件構(gòu)成。
7.根據(jù)權(quán)利要求5所述的半導體裝置，其特征在于所述負載調(diào)節(jié)部由相互并聯(lián)連接的第2電阻器及晶體管構(gòu)成。
8.根據(jù)權(quán)利要求7所述的半導體裝置，其特征在于還具有與所述晶體管連接的鎖存電路。
9.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于所述開關(guān)晶體管是N溝道型晶體管。
10.根據(jù)權(quán)利要求9所述的半導體裝置，其特征在于所述開關(guān)晶體管，其源極接地，漏極通過所述負載電路與所述內(nèi)部電壓供給電路連接。
11.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于所述開關(guān)晶體管是P溝道型晶體管。
12.根據(jù)權(quán)利要求11所述的半導體裝置，其特征在于所述開關(guān)晶體管，其源極與所述內(nèi)部電壓供給電路連接，漏極通過所述負載電路接地。
13.一種IC卡，其特征在于；搭載有權(quán)利要求1～12中任一項所述的半導體裝置。
全文摘要
一種半導體裝置，包括降低電源電壓(V
文檔編號H01L27/04GK1518107SQ20041000184
公開日2004年8月4日 申請日期2004年1月14日 優(yōu)先權(quán)日2003年1月15日
發(fā)明者間野良隆, 中根讓治, 治 申請人:松下電器產(chǎn)業(yè)株式會社