專利名稱：層次式可編程互連線結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于電子電路設(shè)計(jì)領(lǐng)域，具體涉及一種層次式可編程互連線結(jié)構(gòu)，該結(jié)構(gòu)可用于FPGA和可編程IP核的設(shè)計(jì)中。
背景技術(shù)：
FPGA(FieldProgrammable Gate Array，現(xiàn)場可編程門陣列)是一種被廣泛應(yīng)用的可編程邏輯器件，可以通過用戶向器件內(nèi)寫入“編程數(shù)據(jù)”，實(shí)現(xiàn)不同功能的邏輯電路。FPGA的現(xiàn)場可編程特性可以降低電子系統(tǒng)的開發(fā)成本，縮短上市時(shí)間，減少系統(tǒng)維護(hù)升級成本。FPGA既可以作為電子系統(tǒng)開發(fā)的設(shè)計(jì)驗(yàn)證，也可以用于電子產(chǎn)品的成品生產(chǎn)，在各種軍用、民用的電子產(chǎn)品中擁有廣泛的應(yīng)用。片上系統(tǒng)(SOC)是將一個(gè)電子系統(tǒng)集成在一塊芯片上的技術(shù)。與普通的電子系統(tǒng)一樣，在片上系統(tǒng)中也會大量應(yīng)用到具有可變邏輯功能的可編程模塊。因此要設(shè)計(jì)出可編程IP核，供SOC設(shè)計(jì)者用于系統(tǒng)設(shè)計(jì)。FPGA的核心部分與可編程IP核的核心部分有很大相似性，它們的結(jié)構(gòu)(包括可編程邏輯單元結(jié)構(gòu)和可編程互連線結(jié)構(gòu))可以采用同樣的設(shè)計(jì)，在本發(fā)明中將它們統(tǒng)稱為FPGA。
在諸如聲音/圖像處理、數(shù)字通信、實(shí)時(shí)控制等領(lǐng)域，需要大量的加法、乘法、FFT、DCT變換等運(yùn)算。目前，這些運(yùn)算往往采用DSP、FPGA或ASIC(專用集成電路)芯片來實(shí)現(xiàn)。在實(shí)時(shí)性要求較高的場合，往往采用FPGA或ASIC才能達(dá)到所需的計(jì)算速度。由于FPGA與ASIC相比在速度上較接近，而在開發(fā)速度、開發(fā)成本和應(yīng)用靈活性上卻要優(yōu)越得多。因此，F(xiàn)PGA在數(shù)據(jù)通路的應(yīng)用上具有很好的性能價(jià)格比，正被廣泛地采用。
可編程互連線資源是FPGA(現(xiàn)場可編程門陣列，F(xiàn)ield Programmable Gate Array)的重要功能模塊。在FPGA中依靠可編程互連線資源將陣列式的可編程邏輯單元(LC)連接組成一個(gè)整體。通過可編程互連線資源按照用戶設(shè)計(jì)的方式，將配置成為不同功能塊的可編程邏輯單元連接起來，F(xiàn)PGA才能編程實(shí)現(xiàn)不同的電路設(shè)計(jì)者所需的功能。合理、靈活、優(yōu)化的可編程互連結(jié)構(gòu)對于實(shí)現(xiàn)電路功能、提高電路性能、增加硬件利用效率具有重要的作用。不同的FPGA設(shè)計(jì)者提出了一些不同的可編程互連線結(jié)構(gòu)，但是如何在連線能力、性能與硬件消耗上取得平衡，以及針對諸如數(shù)據(jù)通路等特定應(yīng)用領(lǐng)域進(jìn)行優(yōu)化，仍然要有新的結(jié)構(gòu)作出改進(jìn)和提高。

發(fā)明內(nèi)容
本發(fā)明的目的在于提出一種針對數(shù)據(jù)通路應(yīng)用的、合理、靈活、優(yōu)化的可編程互連線結(jié)構(gòu)。
本發(fā)明提出的針對數(shù)據(jù)通路應(yīng)用的可編程互連線結(jié)構(gòu)，采用層次式布線結(jié)構(gòu)，構(gòu)成網(wǎng)狀快速連線資源，以適應(yīng)數(shù)據(jù)通路電路的特點(diǎn)；采用高連通度的開關(guān)盒(Switch Box)和連線盒(Connection Box)，提供高度靈活的布線能力。
具體而言，芯片的連線資源采用層次式結(jié)構(gòu)，分成三個(gè)層次。即全局層次的長線(LongLine)，局部連線層次的可分割長線(Dividable Long Line)和相鄰高速互連層次的短線(ShortLine)。短線具有最快的連線速度，LC通過短線可以和相鄰的LC進(jìn)行連接。水平和垂直方向上的可分割長線能將FPGA中任何LC進(jìn)行連接。并且其上的分隔開關(guān)可根據(jù)需要將可分割長線分割為較小的單位，提高連線資源的利用效率。長線提供了大跨距的高速連線資源。其結(jié)構(gòu)與可分割長線類似，但這種固定長度的連線，貫穿整個(gè)FPGA芯片，不可分割。引入了長線資源使得FPGA芯片的連線布通率和速度性能得到提高。上述連線資源中，LC和短線通過連線盒連接，可分割長線之間、可分割長線和長線之間、長線和長線之間通過相應(yīng)的開關(guān)盒連接。
采用層次式的互連線結(jié)構(gòu)可以針對不同規(guī)模的線網(wǎng)分別用不同層次的布線資源進(jìn)行實(shí)現(xiàn)，得到優(yōu)化的性能和利用率。
1、短線結(jié)構(gòu)短線提供了一種專用的快速連線方式，可將任一LC和與之相鄰LC間(共有八個(gè)LC)進(jìn)行連接，邏輯連接關(guān)系如圖1所示。為了實(shí)現(xiàn)這樣的連接關(guān)系，設(shè)計(jì)了短線連線結(jié)構(gòu)，如圖2所示(圖中畫出的LC輸入輸出信號實(shí)際都是由一個(gè)或多個(gè)信號組成的一組，而相應(yīng)與它們連接的線①-⑤也都是由相應(yīng)數(shù)量的連線組成的連線組)。以LC A為例，其輸出連接到線①，線①連到開關(guān)組5.1、5.2、5.3、6.4、6.5、6.6、7.7、7.8、7.9。開關(guān)組5.1能夠?qū)⒕€①與線②連接，通到LC B；開關(guān)組5.2能夠?qū)⒕€①與線③連接，通到LC C；開關(guān)組5.3能夠?qū)⒕€①與線④連接，通到LC D；開關(guān)組6.4能夠?qū)⒕€①與線⑤連接，通到LC I；依此類推……這樣LCA的輸出就能通過短線和周邊的八個(gè)LC B-I的輸入相連，LC B-I的輸出也能夠和LCA的輸入相連，這樣完成了圖1中所示的邏輯連接。
由于可編程連線上編程開關(guān)越多，可編程連線的時(shí)延越大，因此短線的結(jié)構(gòu)中為了提高連線速度，每條短線只需通過一個(gè)開關(guān)控制。另外因?yàn)槎叹€連線長度最短，所以短線互連是層次式連線結(jié)構(gòu)中信號時(shí)延最小的種連線資源，能實(shí)現(xiàn)最快的數(shù)據(jù)傳輸。數(shù)據(jù)通路電路(特別是陣列式數(shù)據(jù)計(jì)算電路)，它們的電路布局很規(guī)則，信號主要都是相鄰電路模塊間的傳遞。短線資源為布局規(guī)律性高、信號傳輸局部性強(qiáng)的數(shù)據(jù)通路電路提供優(yōu)秀的性能支持，能很好地滿足數(shù)據(jù)通路應(yīng)用的要求。
2、可分割長線結(jié)構(gòu)可分割長線呈網(wǎng)格狀結(jié)構(gòu)，提供了跨若干個(gè)LC的可編程連接，結(jié)構(gòu)如圖3所示。LC的輸入端和輸出端在水平和垂直方向可各與一組可分割長線經(jīng)連線盒(Connection Box)連接。兩組相交的可分割長線在彼此相交處用可分割長線-可分割長線開關(guān)盒(DL-DLSwitch Box)相連。在本發(fā)明中，每段可分割長線單元跨越4個(gè)LC。將每4×4個(gè)LC(圖3種陰影區(qū)內(nèi))結(jié)合在一起形成一個(gè)宏單元(MC)。在同一個(gè)方向上相鄰的可分割長線單元可以用一組可編程分割開關(guān)控制相互的連接或斷開，這樣從可分割長線中分割出所需長度的連線，將芯片內(nèi)任意兩個(gè)LC之間用可分割長線連接。而通過可編程分割開關(guān)將整條可分割長線劃分，根據(jù)線網(wǎng)連接的要求形成合適長度的連線段，這不僅可減少連線的時(shí)延，而且還可提高連線的利用率和連線編程的靈活性。
3、長線結(jié)構(gòu)長線是本連線結(jié)構(gòu)中最高層次的布線資源，是高速、大跨距的連線結(jié)構(gòu)，結(jié)構(gòu)如圖4所示。它的結(jié)構(gòu)和可分割長線比較相似，不同的是長線長度貫穿整個(gè)FPGA芯片，沒有可以將線分段的分割開關(guān)。而且長線以宏單元為單位進(jìn)行連接，每個(gè)宏單元水平和垂直方向各對應(yīng)一組長線，長線通過長線-可分割長線開關(guān)盒(LL-DL Switch Box)與宏單元中的一組水平可分割長線和一組垂直可分割長線進(jìn)行連接。水平長線和垂直長線的相交處，用一個(gè)長線-長線開關(guān)盒(LL-LL Switch Box)進(jìn)行連接。如果要實(shí)現(xiàn)跨若干個(gè)MC的信號連接，雖然可以用可分割長線完成，但在信號路徑上要經(jīng)過較多的編程開關(guān)，會降低電路速度。例如，要把圖4中MC1和MC2相連，可以用長線A+長線B實(shí)現(xiàn)，也可以用可分割長線。因?yàn)榭煞指铋L線每經(jīng)過1個(gè)MC就要通過一個(gè)編程開關(guān)，所以采用可分割長線的連接要多通過6個(gè)編程開關(guān)，會大大增加連線的延時(shí)。因而在這種情況下使用長線能提高連線的性能。
4、開關(guān)盒(Switch Box)和連線盒(Connection Box)LC和短線通過連線盒相連接，可分割長線之間、可分割長線和長線、長線和長線之間通過相應(yīng)的開關(guān)盒進(jìn)行連接，因此開關(guān)盒與連線盒的設(shè)計(jì)直接關(guān)系到FPGA的布線能力和速度性能。開關(guān)盒和連線盒的結(jié)構(gòu)相似，都是一組編程開關(guān)的集合。只是在電路中所起作用不同(如圖5所示)，因此一同進(jìn)行介紹。本發(fā)明中的開關(guān)盒、連線盒設(shè)計(jì)采用了連線資源間部分連通的結(jié)構(gòu)，而又選擇了較高的連通度，綜合考慮了FPGA連線能力的優(yōu)化和FPGA芯片面積開銷的優(yōu)化。
(1)連線盒設(shè)計(jì)LC的輸入、輸出通過連線盒分別和水平、垂直方向上的可分割長線相連。每個(gè)輸入或輸出信號都能和水平和垂直兩組可分割長線相連。連接時(shí)每個(gè)信號能直接連接到每組可分割長線中50％的資源，結(jié)構(gòu)如圖5所示。這樣比將輸入輸出信號連接到每根可分割長線的結(jié)構(gòu)，減少了編程開關(guān)對芯片面積的消耗。同時(shí)，該結(jié)構(gòu)保持了很大的連線靈活性，通過與可分割長線-可分割長線開關(guān)盒的配合，能實(shí)現(xiàn)LC信號到任意一條可分割長線的連接。例如LC的OUT信號可以直接連到水平方向的H2、H4線，也可以通過V2、V4線經(jīng)開關(guān)盒轉(zhuǎn)接到H1、H3線上。
(2)開關(guān)盒設(shè)計(jì)用于可分割長線之間、可分割長線和長線、長線和長線之間連接的開關(guān)盒采用了一致的開關(guān)盒設(shè)計(jì)。本結(jié)構(gòu)中的開關(guān)盒連接兩組相交的連線資源，在連線資源之間的連通度為50％，即一組中的任一條連線和另一組中50％的連線可以通過開關(guān)盒相連接。結(jié)構(gòu)如圖6所示。


圖1為LC之間短線的邏輯連接關(guān)系。
圖2為LC之間短線連接的電路實(shí)現(xiàn)結(jié)構(gòu)。
圖3為可分割長線的網(wǎng)狀結(jié)構(gòu)、可分割長線與LC的連接、可分割開關(guān)位置以及通過可分割長線將LC組織成為MC的示意圖。
圖4為長線的結(jié)構(gòu)。
圖5為連線盒與可分割長線-可分割長線開關(guān)盒的結(jié)構(gòu)、位置和連接關(guān)系。
圖6為不同開關(guān)盒一致的內(nèi)部結(jié)構(gòu)。
具體實(shí)施例方式
下面已采用本發(fā)明中提出的結(jié)構(gòu)的FPGA芯片F(xiàn)DP30k為例，結(jié)合可編程互連線結(jié)構(gòu)的電路實(shí)現(xiàn)，進(jìn)一步描述本發(fā)明。
FDP30k芯片包含16×16個(gè)LC，也就是4×4個(gè)MC。芯片中的互連線資源有1)短線按照本發(fā)明提出的硬件實(shí)現(xiàn)方式，用短線為任意兩個(gè)相鄰LC的輸入輸出間提供連接。
2)可分割長線每個(gè)LC在水平和垂直方向上各有1組4根可分割長線通過連線盒與之連接。在兩組不同方向的可分割長線相交處，有“可分割長線-可分割長線開關(guān)盒”將這兩組線相連接?？煞指铋L線每段跨4個(gè)LC，在兩段可分割長線之間有4個(gè)可編程開關(guān)將2段各4根連線兩兩相連。
3)長線每個(gè)MC中有一組(4根)水平方向可分割長線和一組垂直方向的可分割長線通過“長線-可分割長線開關(guān)盒”和水平方向和垂直方向上的各一組長線(4根)連接。長線跨越整個(gè)芯片，即4個(gè)MC。在兩組不同方向的長線相交處，有“長線-長線開關(guān)盒”將這兩組線相連接。連線盒每個(gè)LC在上方和右方各有一個(gè)連線盒將LC的1個(gè)輸出和4個(gè)輸入口與可分割長線連接。LC每一個(gè)輸入/輸出端可以連接水平和垂直方向上的可分割長線各2根。1個(gè)連線盒包括10個(gè)可編程開關(guān)。
4)每個(gè)LC在上方和右方各有一個(gè)連線盒將LC的1個(gè)輸出和4個(gè)輸入口與可分割長線連接。LC每一個(gè)輸入/輸出端可以連接水平和垂直方向上的可分割長線各2根。1個(gè)連線盒包括10個(gè)可編程開關(guān)。
5)長線-可分割長線開關(guān)盒、長線-長線開關(guān)盒、可分割長線-可分割長線開關(guān)盒這三個(gè)開關(guān)盒都是將垂直、水平兩個(gè)方向上的兩組連線連接。開關(guān)盒中，一根連線可以和與之相交的一組(4根)連線中的2根相連接。一個(gè)開關(guān)盒提供4根水平線和4根垂直線的連接，共包括8個(gè)可編程開關(guān)。
權(quán)利要求
1.一種適于數(shù)據(jù)通路應(yīng)用的可編程互連線結(jié)構(gòu)，其特征在于芯片的連線資源采用層次式結(jié)構(gòu)，具體分為三個(gè)層次全局層次的長線，局部連線層次的可分割長線和相鄰高速互連層次的短線；短線對相鄰LC進(jìn)行連接，水平和垂直方向上的可分割長線將FPGA中任何LC進(jìn)行連接，其上的分隔開并根據(jù)需要將分割長線分割為較小的單位，長線提供了大跨距的高速連線資源，貫穿整個(gè)芯片，不可分割；上述連線資源中，LC和短線通過連線盒連接，可分割長線之間、可分割長線與長線之間、長線與長線之間通過相應(yīng)的開關(guān)盒連接。
2.根據(jù)權(quán)利要求1所述的可編程互連線結(jié)構(gòu)，其特征在于所述的短線將任一LC和與之相鄰的LC進(jìn)行連接。
3.根據(jù)權(quán)利要求1所述的可編程互連線結(jié)構(gòu)，其特征在于所述的可分割長線呈網(wǎng)格狀結(jié)構(gòu)，每段可分割長線單元跨越4個(gè)LC，將每4×4個(gè)LC結(jié)合在一起形成一個(gè)宏單元(MC)；在同一個(gè)方向上相鄰的可分割長線單元用一組可編程分割開關(guān)控制相互的連接或斷開。
4.根據(jù)權(quán)利要求1所述的可編程互連線結(jié)構(gòu)，其特征在于所述的長線以宏單元為單位進(jìn)行連接，每個(gè)宏單元水平和垂直方向各對應(yīng)一組長線，長線通過長線-可分割長線開關(guān)盒與宏單元中的一組水平可分割長線和一組垂直可分割長線進(jìn)行連接；水平長線和垂直長線的相交處，用一個(gè)長線-長線開關(guān)盒進(jìn)行連接。
5.根據(jù)權(quán)利要求1所述的可編程互連線結(jié)構(gòu)，其特征在于所述的連線盒和開關(guān)盒為一組可編程開關(guān)的集合。
6.根據(jù)權(quán)利要求5所述的可編程互連線結(jié)構(gòu)，其特征在于所述的連線盒一個(gè)中有10個(gè)可編程開關(guān)。
7.根據(jù)權(quán)利要求5所述的可編程互連線結(jié)構(gòu)，其特征在于所述的開關(guān)盒一個(gè)中有8個(gè)可編程開關(guān)。
全文摘要
本發(fā)明為一種層次式可編程互連線結(jié)構(gòu)。它采用層次布線結(jié)構(gòu)，即將芯片的連線資源分成三個(gè)層次全局層次的長線、局部連線層次的可分割長線和相鄰高速互聯(lián)層次的短線；這些連線資源中，LC和短線通過連線盒連接，可分割長線之間、可分割長線和長線之間、長線與長線之間通過相應(yīng)的開關(guān)盒連接。本發(fā)明可適應(yīng)于數(shù)據(jù)通路的特點(diǎn)，提供高度靈活的布線能力。
文檔編號H01L23/52GK1547250SQ20031010945
公開日2004年11月17日 申請日期2003年12月16日 優(yōu)先權(quán)日2003年12月16日
發(fā)明者童家榕, 馬曉駿 申請人:復(fù)旦大學(xué)