專利名稱：半導(dǎo)體器件的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件的制造方法，特別是涉及具備n型MIS晶體管和p型MIS晶體管的半導(dǎo)體器件中的柵電極的形成技術(shù)。
背景技術(shù)：
近些年來(lái)，對(duì)半導(dǎo)體器件的高集成化和高速化的要求日益高漲。為了實(shí)現(xiàn)這些要求，除去元件尺寸和元件間尺寸的縮小化之外，人們還正在探討電極或布線的低電阻化。對(duì)于這樣的低電阻化，廣為應(yīng)用的是把金屬硅化物疊層到多晶硅上的多晶硅化物結(jié)構(gòu)。但是，隨著半導(dǎo)體器件微細(xì)化，要求更進(jìn)一步的低電阻化。
在這樣的狀況下，那種在柵絕緣膜上直接形成金屬膜的結(jié)構(gòu)、即所謂的金屬柵電極結(jié)構(gòu)被認(rèn)為是有希望的。但是，在該金屬柵電極結(jié)構(gòu)的情況下，卻會(huì)產(chǎn)生多晶硅與柵絕緣膜接連這樣的與多晶硅化物結(jié)構(gòu)等不同的新的問(wèn)題。在多晶硅化物結(jié)構(gòu)等的情況下，晶體管的閾值電壓，可由溝道區(qū)的雜質(zhì)濃度和多晶硅膜中的雜質(zhì)濃度決定。與此相對(duì)，在金屬柵電極結(jié)構(gòu)的情況下，晶體管的閾值電壓由溝道區(qū)的雜質(zhì)濃度和金屬柵電極的功函數(shù)決定。為此，就必須為那種使用n型MIS晶體管用和p型MIS晶體管用的功函數(shù)彼此不同的2種柵電極材料的所謂的雙金屬柵電極結(jié)構(gòu)。
在該雙金屬柵電極結(jié)構(gòu)的情況下，n型MIS晶體管的柵電極必須使用功函數(shù)φm在4.6eV以下，理想的是在4.3eV以下的材料。作為這樣的低功函數(shù)材料，大家知道Ta或Nb。但是，Ta和Nb由于與基底絕緣膜之間的反應(yīng)性高，難于作為柵電極材料使用。此外，鎢硅化物(WSiX)熱穩(wěn)定性雖然很好，但是功函數(shù)φm為4.4eV左右，難于說(shuō)作為n型MIS晶體管的柵電極材料是最合適的。
作為現(xiàn)有的技術(shù)，在專利文獻(xiàn)1、專利文獻(xiàn)2和專利文獻(xiàn)3中，從控制柵電極的功函數(shù)等的觀點(diǎn)考慮，公開(kāi)了向鎢硅化物(WSiX)中離子注入雜質(zhì)這樣的技術(shù)。此外，在專利文獻(xiàn)4中，公開(kāi)了在向鎢硅化物膜中離子注入了雜質(zhì)后進(jìn)行退火這樣的技術(shù)。
但是，不論哪一個(gè)文獻(xiàn)都要向鎢硅化物膜中借助于離子注入導(dǎo)入雜質(zhì)。為此，存在著柵絕緣膜等的可靠性因離子注入帶來(lái)的損傷而降低這樣的問(wèn)題，或柵電極中的雜質(zhì)濃度分布的控制很難這樣的問(wèn)題。
特開(kāi)平8-130216號(hào)公報(bào)[專利文獻(xiàn)2]特開(kāi)平8-153804號(hào)公報(bào)[專利文獻(xiàn)3]特開(kāi)平9-246206號(hào)公報(bào)[專利文獻(xiàn)4]特開(kāi)平10-125919號(hào)公報(bào)如上所述，從電極或布線的低電阻化的觀點(diǎn)考慮，人們提出；金屬柵電極結(jié)構(gòu)的方案。此外，從控制柵電極的功函數(shù)的觀點(diǎn)考慮，人們提出了向金屬硅化物膜中導(dǎo)入雜質(zhì)的方案。但是，以往，由于要借助于離子注入導(dǎo)入雜質(zhì)，故存在著可靠性因離子注入損傷而下降的問(wèn)題或難于控制雜質(zhì)濃度分布的問(wèn)題。因此要得到特性和可靠性優(yōu)良的半導(dǎo)體器件是困難的。

發(fā)明內(nèi)容
本發(fā)明就是對(duì)于上述現(xiàn)有的課題而完成的，目的在于提供可以使柵電極的功函數(shù)優(yōu)化，而且可以防止特性或可靠性的降低的半導(dǎo)體器件的制造方法本發(fā)明的半導(dǎo)體器件的制造方法，是具備n型MIS晶體管和p型MIS晶體管的半導(dǎo)體器件的制造方法，其特征在于具備在要形成n型MIS晶體管的第1區(qū)域上形成第1柵絕緣膜的工序；在是上述第1區(qū)域的上述第1柵絕緣膜上，淀積含有從硅、鎢和鉬中選出的金屬元素，和從磷和砷中選出的雜質(zhì)元素的第1導(dǎo)電膜的工序；在要形成p型MIS晶體管的第2區(qū)域上形成第2柵絕緣膜的工序；在是上述第2區(qū)域的上述第2柵絕緣膜上，形成具有比上述第1導(dǎo)電膜還高的功函數(shù)的第2導(dǎo)電膜的工序。


圖1的剖面圖模式性地示出了本發(fā)明的實(shí)施形態(tài)1的半導(dǎo)體器件的制造方法。
圖2的剖面圖模式性地示出了本發(fā)明的實(shí)施形態(tài)1的半導(dǎo)體器件的制造方法。
圖3的剖面圖模式性地示出了本發(fā)明的實(shí)施形態(tài)1的半導(dǎo)體器件的制造方法。
圖4的剖面圖模式性地示出了本發(fā)明的實(shí)施形態(tài)2的半導(dǎo)體器件的制造方法。
圖5的剖面圖模式性地示出了本發(fā)明的實(shí)施形態(tài)2的半導(dǎo)體器件的制造方法。
圖6的剖面圖模式性地示出了本發(fā)明的實(shí)施形態(tài)3的半導(dǎo)體器件的制造方法。
圖7的剖面圖模式性地示出了本發(fā)明的實(shí)施形態(tài)3的半導(dǎo)體器件的制造方法。
圖8的剖面圖模式性地示出了本發(fā)明的實(shí)施形態(tài)3的半導(dǎo)體器件的制造方法。
圖9與本發(fā)明的實(shí)施形態(tài)有關(guān)，示出了雜質(zhì)濃度與功函數(shù)之間的關(guān)系。
圖10與本發(fā)明的實(shí)施形態(tài)有關(guān)，模式性地示出了為求圖9所示的關(guān)系而使用的MIS電容器的構(gòu)成。
具體實(shí)施例方式
以下，參看

本發(fā)明的實(shí)施形態(tài)。
(實(shí)施形態(tài)1)
圖1(a)到圖3(i)的剖面圖模式性地示出了本發(fā)明的實(shí)施形態(tài)1的半導(dǎo)體器件的制造方法。
首先，如圖1(a)所示，在具有元件隔離區(qū)101的單晶硅襯底(半導(dǎo)體襯底)100上，形成氧化硅膜102。接著，在氧化硅膜102上，淀積多晶硅膜103。
其次，如圖1(b)所示，對(duì)多晶硅膜103進(jìn)行各向異性刻蝕，形成虛設(shè)柵電極。接著，向要形成n型MIS晶體管的區(qū)域(以下，叫做nMOS區(qū)域)離子注入As+離子，向要形成p型MIS晶體管的區(qū)域(以下，叫做pMOS區(qū)域)離子注入B+離子。然后，采用進(jìn)行1000℃、5秒的熱處理的辦法，形成成為源、漏區(qū)的一部分的擴(kuò)散層105。
其次，如圖1(c)所示，向整個(gè)面上淀積氮化硅膜106和氧化硅膜107。然后，進(jìn)行深刻蝕，在虛設(shè)柵電極的側(cè)壁上選擇性地剩下氮化硅膜106和氧化硅膜107。接著，向nMOS區(qū)域離子注入P+離子，向pMOS區(qū)域離子注入B+離子。然后，采用進(jìn)行950℃、10秒的熱處理的辦法，形成成為源、漏區(qū)的一部分的擴(kuò)散層108。
其次，如圖2(d)所示，向整個(gè)面上淀積層間絕緣膜109。然后，借助于化學(xué)機(jī)械研磨(CMP)使層間絕緣膜109平坦化，使多晶硅膜103的表面露出來(lái)。
其次，如圖2(e)所示，除去多晶硅膜103，然后再除去氧化硅膜102。借助于此，就可以形成被硅襯底100和氮化硅膜106圍起來(lái)的溝。
其次，如圖2(f)所示，借助于等離子體氮氧化法，在溝的底部上，作為柵絕緣膜110形成薄的氮氧化硅膜。
其次，如圖3(g)所示，借助于CVD法，作為第1導(dǎo)電膜向整個(gè)面上淀積含磷(P)的鎢硅化物膜(以下，記做WSiP膜)111。作為源氣體，例如，使用W(CO)6、SiH4和PH3。由于在W硅化物膜中含有P，故也可以用不含P的W硅化物膜使功函數(shù)下降。此外，借助于CMP法使WSiP膜111平坦化，使層間膜109的表面露出來(lái)。
其次，如圖3(h)所示，作為金屬膜向整個(gè)面上淀積Pt膜112。然后，借助于刻蝕除去PMOS區(qū)域以外的Pt膜112。
其次，如圖3(i)所示，借助于熱處理使Pt膜112和WSiP膜111進(jìn)行反應(yīng)。借助于該熱處理，WSiP膜111中的Si與Pt膜進(jìn)行反應(yīng)形成Pt硅化物膜。隨著該P(yáng)t硅化物膜的形成，WSiP膜中的Si減少。因此，Pt就會(huì)在柵絕緣膜110和WSiP膜之間的界面上析出。其結(jié)果是，在pMOS晶體管的溝內(nèi)就可以形成功函數(shù)比WSiP膜111還高的含Pt的膜(第2導(dǎo)電膜)113。
這樣一來(lái)，就可以得到nMOS晶體管的柵電極用功函數(shù)低的WSiP膜，pMOS晶體管的柵電極用功函數(shù)比WSiP膜高的電極膜的CMOS晶體管。
如上所述，倘采用本實(shí)施形態(tài)，由于把含P的W硅化物膜(WSiP膜)用做n型MIS晶體管的柵電極，故可以降低n型MIS晶體管的柵電極的功函數(shù)，可以得到對(duì)n型MIS晶體管合適的柵電極。此外，由于借助于CVD等的淀積法形成WSiP膜，故就不需要像現(xiàn)有技術(shù)那樣借助于離子注入向硅化物膜中導(dǎo)入雜質(zhì)。因此，在可以減少對(duì)柵絕緣膜的損傷的同時(shí)，還可以實(shí)現(xiàn)柵電極中的雜質(zhì)濃度分布的均一化，可以得到特性或可靠性優(yōu)良的半導(dǎo)體器件。此外，p型MIS晶體管的柵電極，由于可以利用Pt膜與WSiP膜之間的反應(yīng)形成，故即便是在p型MIS晶體管中，也可以減少對(duì)柵絕緣膜的損傷。
另外，在上述的實(shí)施形態(tài)中，雖然作成為使Pt膜(金屬膜)與WSiP膜進(jìn)行反應(yīng)，但是在金屬膜中作為pMOS晶體管的柵電極理想的是可以使用具有4.8eV以上的功函數(shù)的金屬。具體地說(shuō)，可以使用至少含有Pt、Pd、Ni、Co、W、Mo、Sb和Bi中之一的金屬膜。
圖9示出了在WSiP膜中含有的雜質(zhì)元素的濃度(P濃度)與功函數(shù)之間的關(guān)系(圖中用圓點(diǎn)表示)。本關(guān)系是采用制作圖10所示的那樣的MIS電容器，測(cè)定其C-V特性的辦法得到的。
圖10所示的MIS電容器，要如下所述地制作。首先，在具有元件隔離區(qū)11的單晶硅襯底10上，作為柵絕緣膜12形成氧化硅膜。接著，向氧化硅膜12上，用CVD法，淀積含P的鎢硅化物膜(WSiP膜)13。這時(shí)，采用控制PH3氣體的流量的辦法，使WSiP膜13中的P濃度變化。然后，對(duì)WSiP膜13進(jìn)行各向異性刻蝕，形成柵電極。借助于此，制作成圖10所示的那樣的MIS電容器。
由圖9可知，在WSiP膜中的P濃度為1×1019/cm3左右的情況下，WSiP膜的功函數(shù)為4.4eV左右，與WSi膜(不含雜質(zhì)的WSi膜)的功函數(shù)幾乎沒(méi)有變化。WSiP膜13中的P濃度，從比1×1020/cm3還高的附近開(kāi)始功函數(shù)急劇地下降。此外，當(dāng)WSiP膜13中的P濃度，變得比1×1021/cm3還高時(shí)，功函數(shù)將變得比4.3eV低，變成為作為NMOS晶體管的柵電極的功函數(shù)更為理想的值。
此外，對(duì)于取代WSiP膜含有As的鎢硅化物膜(WSiAs膜)，也制作與圖10同樣的MIS電容器，并對(duì)在WSiAs膜中含有的雜質(zhì)元素的濃度(As濃度)與功函數(shù)之間的關(guān)系進(jìn)行研究。在圖9中用小方塊示出了其結(jié)果。由圖9可知，對(duì)于WSiAs膜也具有與WSiP膜的情況下同樣的傾向。
因此，在WSiP膜或WSiAs膜中含有的雜質(zhì)元素的濃度，理想的是要比1×1020/cm3還高，更為理想的是比1×1021/cm3還高。另外雜質(zhì)元素的濃度的上限是1×1022/cm3左右。
另外，在上述實(shí)施形態(tài)中，作為WSiP膜的源氣體(成膜用氣體)，雖然使用的是W(CO)6、SiH4和PH3，但是W的源氣體也可以使用WF6或WCl6，Si的源氣體也可以使用SiH2Cl2、SiCl4或SiF4，P的源氣體也可以使用PF3、PCl3、PClF2或PBr3。
此外，對(duì)于WSiAs膜來(lái)說(shuō)，W的源氣體和Si的源氣體可以使用與WSiP膜的情況下同樣的源氣體，As的源氣體則可以使用AsH3、AsCl3或AsF3等。
此外，在上述實(shí)施形態(tài)中，雖然說(shuō)明的是含有P或As的鎢硅化物膜，但是也可以使用含有P或As的鉬硅化物膜(MoSiP膜或MoSiAs膜)。在該情況下，也可以得到與圖9同樣的結(jié)果。在MoSiP膜或MoSiAs膜的情況下，作為Mo的源氣體，可以使用Mo(CO)6、MoF6或MoCl6。至于Si的源氣體、P的源氣體和As的源氣體，與上述的WSiP膜和WSiAs膜的情況是同樣的。
(實(shí)施形態(tài)2)圖4(a)到圖5(h)的剖面圖模式性地示出了本發(fā)明的實(shí)施形態(tài)2的半導(dǎo)體器件的制造方法。
首先，如圖4(a)所示，在具有元件隔離區(qū)201的單晶硅襯底(半導(dǎo)體襯底)200上，作為NMOS晶體管的柵絕緣膜202，形成氧化硅膜。接著，向氧化硅膜202上，用CVD法，作為第1導(dǎo)電膜，淀積含有砷(As)的鎢硅化物膜(以下，記為WSiAs膜)203。作為源氣體，例如，使用W(CO)6、SiH4和AsH3。由于在W硅化物膜中含有As，可以使功函數(shù)比不含As的W硅化物膜下降得更多。
其次，如圖4(b)所示，對(duì)WSiAs膜203進(jìn)行各向異性刻蝕，形成虛設(shè)柵電極。接著，向要形成n型MIS晶體管的區(qū)域(nMOS區(qū)域)離子注入As+離子，向要形成p型MIS晶體管的區(qū)域(pMOS區(qū)域)離子注入B+離子。然后，采用進(jìn)行1000℃、5秒的熱處理的辦法，形成將成為源、漏區(qū)的一部分的擴(kuò)散層205。
其次，如圖4(c)所示，向整個(gè)面上淀積氮化硅膜206和氧化硅膜207。然后，進(jìn)行深刻蝕，在虛設(shè)柵電極的側(cè)壁上選擇性地剩下氮化硅膜206和氧化硅膜207。接著，向nMOS區(qū)域離子注入P+離子，向pMOS區(qū)域離子注入B+離子。然后，采用進(jìn)行950℃、10秒的熱處理的辦法，形成將成為源、漏區(qū)的一部分的擴(kuò)散層208。
其次，如圖4(d)所示，向整個(gè)面上淀積層間絕緣膜209。然后，借助于化學(xué)機(jī)械研磨(CMP)使層間絕緣膜209平坦化，使WSiAs膜203 WSiAs膜203的表面露出來(lái)。
其次，如圖5(e)所示，去除pMOS區(qū)域的WSiAs膜203，然后再除去氧化硅膜202。借助于此，就可以形成被硅襯底200和氮化硅膜206圍起來(lái)的溝。
其次，如圖5(f)所示，借助于熱氧化法，在溝的底部上，作為PMOS晶體管柵絕緣膜210形成薄的氧化硅膜。
其次，如圖5(g)所示，在整個(gè)面上淀積作為第2導(dǎo)電膜的W膜211。進(jìn)而，如圖5(h)所示，用CMP法，使W膜211平坦化，使層間膜209的表面露出來(lái)。由于W的功函數(shù)高達(dá)4.9eV左右，故作為pMOS晶體管的電極材料是理想的。
這樣一來(lái)，就可以得到nMOS晶體管的柵電極用功函數(shù)低的WSiAs膜，pMOS晶體管的柵電極用功函數(shù)比WSiAs膜高的電極膜的CMOS晶體管。
如上所述，倘采用本實(shí)施形態(tài)，由于把含As的W硅化物膜(WSiAs膜)用做n型MIS晶體管的柵電極，故可以降低n型MIS晶體管的柵電極的功函數(shù)，可以得到對(duì)n型MIS晶體管合適的柵電極。此外，由于借助于CVD等的淀積法形成WSiAs膜，故就不需要像現(xiàn)有技術(shù)那樣借助于離子注入向硅化物膜中導(dǎo)入雜質(zhì)。因此，在可以減少對(duì)柵絕緣膜的損傷的同時(shí)，還可以實(shí)現(xiàn)柵電極中的雜質(zhì)濃度分布的均一化，可以得到特性或可靠性優(yōu)良的半導(dǎo)體器件。此外，p型MIS晶體管的柵電極，由于可以采用把W膜埋入到除去了WSiAs膜的區(qū)域內(nèi)的辦法形成，故即便是在p型MIS晶體管中，也可以減少對(duì)柵絕緣膜的損傷。
(實(shí)施形態(tài)3)圖6(a)到圖8(i)的剖面圖模式性地示出了本發(fā)明的實(shí)施形態(tài)3的半導(dǎo)體器件的制造方法。本實(shí)施形態(tài)，涉及具有存儲(chǔ)器區(qū)域和邏輯電路區(qū)域的半導(dǎo)體器件。
首先，如圖6(a)所示，在具有元件隔離區(qū)301的單晶硅襯底(半導(dǎo)體襯底)300上，作為NMOS晶體管的柵絕緣膜302，形成氧化硅膜。接著，向氧化硅膜302上，用CVD法，作為第1導(dǎo)電膜，淀積含有砷(As)的鎢硅化物膜(以下，記為WSiAs膜)303。作為源氣體，例如使用W(CO)6、SiH4及AsH3。此外，向WSiAs膜303上，用CVD法，淀積氮化硅膜304。
其次，如圖6(b)所示，對(duì)WSiAs膜303和氮化硅膜304進(jìn)行各向異性刻蝕，形成柵電極。此外，在淀積上氮化硅膜305后，進(jìn)行氮化硅膜305的深刻蝕。借助于此，把柵電極形成為被氮化硅膜304和305圍起來(lái)的結(jié)構(gòu)。另外，詳細(xì)的說(shuō)明雖然省略了，但是在本工序中，也可以在存儲(chǔ)器區(qū)域和邏輯電路區(qū)域中的每一者上形成成為源、漏區(qū)的一部分的擴(kuò)散層306。
其次，如圖6(c)所示，向整個(gè)面上淀積層間絕緣膜307。然后，借助于CMP使層間絕緣膜307平坦化，使氮化硅膜304的表面露出來(lái)。
其次，如圖7(d)所示，除去邏輯電路區(qū)域上的pMOS區(qū)域的氮化硅膜304和WSiAs膜303，然后再除去氧化硅膜302。借助于此，就可以形成被硅襯底300和氮化硅膜305圍起來(lái)的溝。
其次，如圖7(e)所示，用等離子體氮氧化法，在溝的底部上，作為PMOS晶體管柵絕緣膜308形成薄的氧化硅膜。
其次，如圖7(f)所示，向整個(gè)面上淀積W膜309。然后用CMP法，使W膜309平坦化，使層間絕緣膜307的表面露出來(lái)。
這樣一來(lái)，就可以得到nMOS晶體管的柵電極用功函數(shù)低的WSiAs膜303，pMOS晶體管的柵電極用功函數(shù)比WSiAs膜高的W膜309的CMOS晶體管。
其次，如圖8(g)所示，在存儲(chǔ)器區(qū)域中，在層間絕緣膜(氧化硅膜)307上形成接觸孔310。這時(shí)，要使用對(duì)于氮化硅膜用高選擇比干法刻蝕氧化硅膜的方法，借助于該方法，即便是假定在光刻工序中接觸孔圖形向柵電極方向偏離，在柵電極的側(cè)壁上形成的氮化硅膜305也會(huì)剩下來(lái)而不會(huì)被刻蝕。為此，柵電極和埋入到接觸孔內(nèi)的導(dǎo)電性材料也不會(huì)電短路。
其次，如圖8(h)所示，向整個(gè)面上淀積含P的硅膜311，然后，用CMP法使硅膜311在接觸孔310內(nèi)選擇性地剩下來(lái)。
其次，如圖8(i)所示，在整個(gè)面上形成層間絕緣膜312。接著，在硅膜311上的層間絕緣膜312上形成接觸孔，然后，向接觸孔內(nèi)埋入接觸插針313。接觸插針313，例如，可以采用用W膜/TiN膜/Ti膜的疊層膜形成，在在整個(gè)面上形成了疊層膜之后，用CMP法進(jìn)行平坦化的辦法得到。此外，在已埋入了接觸插針313的層間絕緣膜312上，形成MIM電容器314。該MIM電容器314，例如，是這樣的電容器上部電極314a和下部電極314c使用Ru膜，電介質(zhì)膜314b使用氧化鉭膜等的高介電系數(shù)膜。
如上所述，在本實(shí)施形態(tài)中，在圖7(d)的工序中除去PMOS區(qū)域的氧化硅膜302，在圖7(e)的工序中，重新形成柵絕緣膜308。因此，在邏輯電路區(qū)域PMOS晶體管中，就可以使用與存儲(chǔ)器區(qū)域的NMOS晶體管不同的柵絕緣膜。例如，在邏輯電路區(qū)域中可以使用與存儲(chǔ)器區(qū)域比較柵絕緣膜更薄或介電系數(shù)更高的絕緣膜。因此，就可以實(shí)現(xiàn)邏輯電路的高速化。此外，同樣，采用在邏輯電路區(qū)域的NMOS晶體管中也可以使用與存儲(chǔ)器區(qū)域的NMOS晶體管不同的柵絕緣膜的辦法，就可以實(shí)現(xiàn)邏輯電路的進(jìn)一步的高速化。
此外，在本實(shí)施形態(tài)中，nMOS晶體管的柵電極的周?chē)延玫枘け桓财饋?lái)。因此，在存儲(chǔ)器區(qū)域中就可以利用自我匹配接觸工藝，就可以提高存儲(chǔ)器區(qū)域的集成度。
另外，在上述的實(shí)施形態(tài)1到3中，雖然作為nMOS晶體管的柵電極使用的是含P的W硅化物膜(WSiP膜)或含As的W硅化物膜(WSiAs膜)，但是，使用含P的Mo硅化物膜(MoSiP膜)或含As的Mo硅化物膜(MoSiAs膜)，得到同樣的效果也是可能的。
此外，在上述的實(shí)施形態(tài)1到3中，雖然作為柵絕緣膜使用的是氧化硅膜或氮化硅膜，但是，使用Hf氧化物膜、Zr氧化物膜、Ti氧化物膜、Ta氧化物膜、La氧化物膜等也是可能的。
以上對(duì)本發(fā)明的實(shí)施形態(tài)進(jìn)行了說(shuō)明，但是，本發(fā)明并不限定于上述的實(shí)施形態(tài)，在不背離本發(fā)明的技術(shù)思想的范圍內(nèi)進(jìn)行種種的變形后加以實(shí)施是可能的。此外，在上述實(shí)施形態(tài)中含有種種的階段的發(fā)明，采用對(duì)所公開(kāi)的構(gòu)成要件進(jìn)行適當(dāng)組合的辦法就可以抽出種種的發(fā)明。例如，即便是從所公開(kāi)的構(gòu)成要件只削除若干個(gè)構(gòu)成要件，只要可以得到規(guī)定的效果，就可以作為發(fā)明而被抽出。
倘采用本發(fā)明，在可使N型MIS晶體管的柵電極的功函數(shù)下降的同時(shí)，還可以實(shí)現(xiàn)柵絕緣膜的損傷的減少和柵電極中的雜質(zhì)濃度分布的均一化，因而可以得到特性和可靠性優(yōu)良的半導(dǎo)體器件。
權(quán)利要求
1.一種半導(dǎo)體器件的制造方法，是具備n型MIS晶體管和p型MIS晶體管的半導(dǎo)體器件的制造方法，其特征在于具備在形成n型MIS晶體管的第1區(qū)域上形成第1柵絕緣膜的工序；在是上述第1區(qū)域的上述第1柵絕緣膜上，淀積含有從硅、鎢和鉬中選擇的金屬元素，和從磷及砷中選擇的雜質(zhì)元素的第1導(dǎo)電膜的工序；在形成p型MIS晶體管的第2區(qū)域上形成第2柵絕緣膜的工序；和在是上述第2區(qū)域的上述第2柵絕緣膜上，形成具有比上述第1導(dǎo)電膜還高的功函數(shù)的第2導(dǎo)電膜的工序。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于向上述第1區(qū)域上淀積第1導(dǎo)電膜的工序，包括向上述第2區(qū)域上淀積上述第1導(dǎo)電膜的工序。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件的制造方法，其特征在于在上述第2區(qū)域上形成第2導(dǎo)電膜的工序，包括在已淀積到上述第2區(qū)域上的上述第1導(dǎo)電膜上形成金屬膜的工序；和借助于熱處理使上述第1導(dǎo)電膜與上述金屬膜反應(yīng)，減少在上述第1導(dǎo)電膜中含有的硅的濃度的工序。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件的制造方法，其特征在于上述金屬膜至少含有Pt、Pd、Ni、Co、W、Mo、Sb和Bi中之一。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件的制造方法，其特征在于在上述第2區(qū)域上形成第2導(dǎo)電膜的工序，包括去除已淀積在上述第2區(qū)域上的第1導(dǎo)電膜的工序；向除去了上述第1導(dǎo)電膜后的區(qū)域內(nèi)埋入上述第2導(dǎo)電膜的工序。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件的制造方法，其特征在于上述第2導(dǎo)電膜是金屬膜。
7.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件的制造方法，其特征在于上述第1導(dǎo)電膜用使用硅的源、上述金屬元素的源和上述雜質(zhì)元素的源的化學(xué)氣相淀積法進(jìn)行淀積。
8.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件的制造方法，其特征在于上述n型MIS晶體管被用于存儲(chǔ)器電路用，上述p型MIS晶體管被用于邏輯電路用。
9.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件的制造方法，其特征在于上述第2柵絕緣膜與上述第1柵絕緣膜，至少膜厚和介電系數(shù)中的一方不同。
10.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件的制造方法，其特征在于在上述第1導(dǎo)電膜中含有的上述雜質(zhì)元素的濃度比1×1020/cm3高。
11.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件的制造方法，其特征在于在上述第1導(dǎo)電膜中含有的上述雜質(zhì)元素的濃度比1×1021/cm3高。
全文摘要
提供可以使柵電極的功函數(shù)優(yōu)化，而且可以防止特性或可靠性的降低的半導(dǎo)體器件的制造方法。具備n型MIS晶體管和p型MIS晶體管的半導(dǎo)體器件的制造方法，其特征在于具備在要形成n型MIS晶體管的第1區(qū)域上形成第1柵絕緣膜110的工序；在既是第1區(qū)域又是第1柵絕緣膜上，淀積含有從硅、鎢和鉬中選出的金屬元素，和從磷和砷中選出的雜質(zhì)元素的第1導(dǎo)電膜111的工序；在要形成p型MIS晶體管的第2區(qū)域上形成第2柵絕緣膜110的工序；在既是第2區(qū)域又是第2柵絕緣膜上，形成具有比第1導(dǎo)電膜還高的功函數(shù)的第2導(dǎo)電膜113的工序。
文檔編號(hào)H01L29/49GK1499612SQ20031010300
公開(kāi)日2004年5月26日 申請(qǐng)日期2003年10月28日 優(yōu)先權(quán)日2002年10月30日
發(fā)明者中島一明 申請(qǐng)人:株式會(huì)社東芝