專利名稱：采用應(yīng)變硅的高性能嵌入dram技術(shù)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的領(lǐng)域是半導體處理。具體地，本發(fā)明涉及在同一襯底的應(yīng)變層區(qū)域和無應(yīng)變層區(qū)域中形成半導體器件。
背景技術(shù)：
形成在應(yīng)變硅溝道上的半導體器件，如金屬氧化物半導體場效應(yīng)晶體管(MOSFET)已經(jīng)表現(xiàn)出在遷移率和性能方面提供顯著的改善。還沒有實現(xiàn)在用于嵌入DRAM應(yīng)用的同一半導體芯片上成功地集成高性能的應(yīng)變硅邏輯型MOSFET和諸如致密的、低漏電的動態(tài)隨機存取存儲器(DRAM)陣列的存儲器，這是由于需要在DRAM陣列區(qū)域中保持高質(zhì)量的、無缺陷的硅，而在邏輯支持(support)區(qū)域中提供應(yīng)變硅。應(yīng)變硅和用于內(nèi)稟地產(chǎn)生應(yīng)變所需的襯底導致硅位錯的大量增加，這使得它與低漏電的DRAM單元不相容。并且，超過對于DRAM單元形成所需的某種溫度的半導體處理可能與當前應(yīng)用的應(yīng)變硅形成不相容。
需要在與低漏電的、高密度的DRAM單元的同一襯底上形成高性能應(yīng)變硅的支持MOSFET。

發(fā)明內(nèi)容
因此，本發(fā)明的一個目的是在與低漏電的、高密度的DRAM單元的同一襯底上形成高性能應(yīng)變硅的支持MOSFET。
本發(fā)明公開了形成在半導體襯底的無應(yīng)變層區(qū)域中的一種第一半導體器件，例如低漏電的DRAM單元。在同一半導體襯底上，與無應(yīng)變層的區(qū)域隔開在半導體襯底中選擇性地形成應(yīng)變層區(qū)域，以及在應(yīng)變層區(qū)域中形成第二半導體器件，例如高性能的MOSFET。


在閱讀如下對本發(fā)明的詳細描述時，本發(fā)明的前述和其它特征將更明顯。在如下的描述中，將參照一些附圖，其中圖1-8是在根據(jù)本發(fā)明的方法各步驟期間呈現(xiàn)的半導體結(jié)構(gòu)的截面圖。
具體實施例方式
參照圖1，p型硅襯底10被提供有形成在襯底10的無應(yīng)變層區(qū)域中的存儲單元12。在圖1中，存儲單元12是具有溝槽存儲電容器14和垂直MOSFET16的DRAM單元，這可以按例如在共同受讓的美國專利6,225,15881中所描述的方法而形成，該專利在此引用為參考。盡管在圖1中，存儲單元12被表示成具有溝槽存儲電容器14和垂直MOSFET16，但應(yīng)當注意，存儲單元12可以采用其它類型的電容器和FET形成，如堆疊的電容器或平面的MOSFET。在該例子中，溝槽存儲電容器14包括深溝槽18、n+埋置板20、氮化物/氧化物節(jié)點介質(zhì)22、n+多晶硅24和26、頸圈氧化物28和n+埋置帶圈擴散(strapdiffusion)30。并且，垂直MOSFET16包括溝槽頂部氧化物32、形成在深溝槽18側(cè)壁上的柵氧化物34、以及n+多晶硅柵導體36。應(yīng)當注意，在圖1-8的陣列區(qū)域中示出了兩個存儲單元12。然而，應(yīng)當理解，可以在陣列區(qū)域中形成任意數(shù)目的一個或更多個存儲單元12。
在襯底10的無應(yīng)變層區(qū)域中形成存儲單元12之后，在襯底10中形成應(yīng)變層區(qū)域，用于隨后的高性能MOSFET的形成。因而，因為應(yīng)變層區(qū)域和MOSFET在形成存儲單元之后而形成，工藝不相容性，如在形成存儲單元中使用的高溫得以避免。
如圖2所示，在襯墊膜38(它可包括例如襯墊氮化物和襯墊氧化物層)和柵導體36的暴露部分上沉積薄層40(例如氧化硅)。氧化物層40在隨后的處理中用作腐蝕停止層。
然后在氧化物層40上沉積另一層42(例如氮化硅)，在氮化硅層42上沉積硬掩模層44(例如氧化硅)。
在氧化物硬掩模層44上圖案化阻擋抗蝕劑(未示出)，采用反應(yīng)離子腐蝕，該腐蝕穿過層38、40、42、44的暴露部分并進入襯底10內(nèi)，達到大約100納米到大約400納米的優(yōu)選深度，更優(yōu)選地為大約200納納米，以形成如圖2所示的溝槽46。在形成溝槽46之后從氧化物硬掩模層44上去除任何剩余的阻擋抗蝕劑。
參照圖3，通過標準的工藝去除氧化物硬掩模層44，如對氮化硅層42和由溝槽46暴露的硅有選擇性的反應(yīng)離子腐蝕。如通過傳統(tǒng)的沉積和RIE，在溝槽46的側(cè)壁表面50上形成包括硅或硅鍺(SiGe)將不在其上形核的材料的間隔層48，如氧化硅或氮化硅。線性漸變緩沖層技術(shù)可用于在溝槽46中生長低位錯密度(～105cm-2)的SiGe層52。生長條件有利于選擇性地在襯底10上形成SiGe層52，而不在間隔層48上形成該層。優(yōu)選地，SiGe層52從溝槽46的暴露底表面54開始向上外延生長，直至SiGe層52達到氮化硅層42的頂表面之上。通過如化學機械拋光(CMP)的工藝，對過生長的SiGe層52平面化至氮化硅層42的頂表面。可以采用本領(lǐng)域公知的硅CMP工藝平面化SiGe層52。
可選地，可以省略間隔層48，但是，間隔層48防止SiGe層52從側(cè)壁表面50形核并向外外延生長，這會導致在SiGe層52中有兩個生長前端。此外，間隔層48隔離了由襯底10中的SiGe層52對芯片的支持區(qū)域產(chǎn)生的應(yīng)變，因而使得陣列中的存儲電容器單元與應(yīng)變隔離。
接著，如圖4所示，通過腐蝕工藝，如使用SF6氣體的反應(yīng)離子腐蝕或HF濕刻之后的氧化，選擇性地凹進SiGe層52的上表面56，達到低于氮化硅層42的上表面的深度?？蛇x地，可以省略SiGe層52的凹進，因為隨后生長的應(yīng)變層很薄。
參照圖5，在SiGe層52的上表面56上選擇性地生長外延硅薄層58。外延硅層58被生長到優(yōu)選小于大約50納米的厚度，更優(yōu)選地在從大約2.5納米到大約10納米的厚度。由于SiGe層52和薄外延硅層58之間的晶格錯配，外延硅層58經(jīng)受了拉伸晶格應(yīng)變，這增強了隨后形成的FET的遷移率。在生長外延硅層58之后，通過本領(lǐng)域公知的工藝，如包括熱磷酸的濕刻，相對于氧化物層40和外延硅層58選擇性地去除氮化硅層42。應(yīng)當注意，應(yīng)變層58也可以采用其它的方法形成，例如，在SiGe層52的上表面56上沉積鈦(Ti)或鈷(Co)金屬，并形成硅化鈦或硅化鈷的薄層。形成應(yīng)變層58的另一個例子包括向SiGe層52的上表面56中注入晶格常數(shù)不同于SiGe的元素，例如碳(C)或鍺(Ge)。
參照圖6，在氧化物層40和應(yīng)變硅層58上沉積氮化硅層60，然后對其圖案化以暴露支持區(qū)域，同時陣列仍被覆蓋。支持區(qū)域中的有源區(qū)被圖案化以形成淺溝槽隔離(STI)62，該淺溝槽在平面化之后采用公知的方法來填充，如TEOS CVD氧化物或HDP氧化物。犧牲氧化物(未示出)被生長在支持部分中，并且形成阱注入?yún)^(qū)(未示出)。去除犧牲氧化物，并通過生長介質(zhì)薄膜，如熱氧化物或氮化的氧化物，在應(yīng)變硅層58上形成支持柵介質(zhì)64。在應(yīng)變層區(qū)(支持區(qū))中形成支持柵導體66，采用阻擋掩模去除在應(yīng)變層區(qū)(陣列)中剩余的部分柵導體66。
參照圖7，通過本領(lǐng)域公知的方法，如包括熱磷酸的濕刻，相對于氧化物層40選擇性地從陣列去除氮化硅層60。然后相對于氮化硅層38選擇性地去除氧化物層40。在支持區(qū)和陣列區(qū)中沉積字線導體68，如鎢/硅化鎢，并沉積蓋層，如氮化硅70。
參照圖8，采用公共掩模同時圖案化并腐蝕支持柵66、字線68和蓋層70?？蛇x地，可以使用兩個掩模以形成支持柵66和字線68。例如，可以使用一個掩模形成支持柵66，同時可以使用另一個掩模形成字線68，從而獨立地優(yōu)化各自的特定性能，如從性能方面考慮的線寬。
隨后是標準的處理，包括支持區(qū)S/D擴展、暈圈(halo)和接觸注入；柵側(cè)壁氧化以恢復由于柵腐蝕而造成的任何損傷；間隔層形成；支持和位線接觸柱；層間介質(zhì)；以及沉積和圖案化上層的布線，包括位線導體。
此外，如果關(guān)注硅位錯從應(yīng)變層SiGe區(qū)傳播進入無應(yīng)變層的存儲陣列，可以使用虛擬深存儲溝槽作為應(yīng)變層(支持區(qū))和無應(yīng)變層(陣列區(qū))區(qū)域之間的緩沖。
盡管參照其優(yōu)選實施方式描述了本發(fā)明，但應(yīng)當理解本發(fā)明的精神和范圍不因此受到限制。而是，如上所述，可以對本發(fā)明進行各種變更，而不背離如上所述并由本申請的權(quán)利要求提出的本發(fā)明的總的范圍。
權(quán)利要求
1.一種半導體結(jié)構(gòu)，包括具有無應(yīng)變層區(qū)和應(yīng)變層區(qū)的半導體襯底；在半導體襯底的無應(yīng)變層區(qū)中形成的第一器件；以及在半導體襯底的應(yīng)變層區(qū)中形成的第二器件。
2.權(quán)利要求1的半導體結(jié)構(gòu)，其中所述第一器件包括存儲單元，所述第二器件包括FET。
3.權(quán)利要求2的半導體結(jié)構(gòu)，其中所述存儲單元是低漏電的DRAM單元，所述FET是MOSFET邏輯器件。
4.權(quán)利要求1的半導體結(jié)構(gòu)，其中所述應(yīng)變層區(qū)具有在襯底中選擇性地形成的溝槽，并包括形成在溝槽中的SiGe層，以及形成在SiGe層上的外延硅層。
5.權(quán)利要求4的半導體結(jié)構(gòu)，其中所述外延硅層的厚度為大約2.5納米至大約10納米。
6.權(quán)利要求4的半導體結(jié)構(gòu)，其中所述SiGe層是外延生長的。
7.權(quán)利要求4的半導體結(jié)構(gòu)，其中所述應(yīng)變層區(qū)還包括在溝槽的側(cè)壁上形成的間隔層，該間隔層將應(yīng)變層區(qū)中產(chǎn)生的應(yīng)變與無應(yīng)變層區(qū)隔開。
8.權(quán)利要求4的半導體結(jié)構(gòu)，其中所述溝槽的深度為大約100納米至大約400納米。
9.一種制作半導體結(jié)構(gòu)的方法，包括以下步驟a).提供具有無應(yīng)變層區(qū)的半導體襯底；b).在半導體襯底的無應(yīng)變層區(qū)中形成第一器件；c).在半導體襯底中選擇性地形成應(yīng)變層區(qū)；以及d).在應(yīng)變層區(qū)中形成第二器件。
10.權(quán)利要求9的方法，其中步驟c)還包括i)形成具有底表面和側(cè)壁表面的溝槽；ii)在溝槽中形成SiGe層；以及iii)在SiGe層上形成硅層。
11.權(quán)利要求10的方法，其中步驟ii)包括外延生長SiGe層。
12.權(quán)利要求10的方法，其中步驟iii)包括外延生長硅層。
13.權(quán)利要求10的方法，其中所述硅層的厚度為大約2.5納米至大約10納米。
14.權(quán)利要求10的方法，其中在步驟i)之后，在側(cè)壁表面上形成間隔層。
15.權(quán)利要求9的方法，其中所述第一器件包括存儲單元，所述第二器件包括FET。
16.權(quán)利要求15的方法，其中所述存儲單元是低漏電的DRAM單元，所述FET是MOSFET邏輯器件。
全文摘要
在同一襯底的應(yīng)變層區(qū)域和無應(yīng)變層區(qū)域中制作半導體器件。第一半導體器件，如存儲單元，例如深溝槽存儲單元形成在襯底的無應(yīng)變層區(qū)域中。應(yīng)變層區(qū)域選擇性地形成在同一襯底中。第二半導體器件(66、68、70)，如FET，例如MOSFET邏輯器件形成在應(yīng)變層區(qū)域中。
文檔編號H01L21/308GK1720616SQ03825771
公開日2006年1月11日 申請日期2003年1月8日 優(yōu)先權(quán)日2003年1月8日
發(fā)明者杰克·A·曼德爾曼, 杰弗里·P·加姆比諾, 王耕 申請人:國際商業(yè)機器公司