專利名稱：具溝槽晶體管氮化物只讀存儲器記憶單元的制造方法
技術(shù)領(lǐng)域：
本發(fā)明系關(guān)于一種具有溝槽晶體管與分離的位線之氮化物只讀存儲器(nitride read-only memory，NROM)的制造方法。
背景技術(shù)：
為了于多媒體應(yīng)用中達到非常大量的整合密度，便需要極小的非揮發(fā)性記憶單元；半導(dǎo)體技術(shù)的進階發(fā)展便實現(xiàn)了傳統(tǒng)制造技術(shù)所無法達成的大量增加之儲存容量。
在專利DE 100 39 441 A1中描述了一種具有溝槽晶體管的記憶單元，該等溝槽晶體管系排列于一溝槽中，該溝槽系形成于半導(dǎo)體主體之一頂側(cè)；一氧化物-氮化物-氧化物層序列(ONO層)系存在于該溝槽所使用之柵極電極與鄰側(cè)源極區(qū)域之間，以及與相鄰于另一側(cè)之漏極區(qū)域之間，以作為儲存層；所述之層序列系用以在源極處與漏極處捕捉電荷載子(即熱電子)。
在專利DE 101 29 958中描述了所達成之一種記憶單元配置，其中該記憶單元具有進一步縮減之尺寸，其系關(guān)于藉由形成低阻抗之位線，而在寫入與讀取時保持一個足夠短的存取時間；為了此一構(gòu)想，根據(jù)該等位線而圖形化為細段狀之分離的膜層或是層序列系配置于個別記憶晶體管之摻雜源極/漏極區(qū)域中，以作為位線之用。該等層序列可包含摻雜之多晶硅或是一金屬層；特別是，該金屬層可為一硅化金屬層，其系由習(xí)知之自動對準硅化物(Salicide，self alignedsilicide)方法加以制造。
NROM記憶單元已于B.Eitan等人發(fā)表于IEEE Electron DeviceLetters 21，543(2000)之著作“NROMA Novel Localized Trapping，2-Bit Nov”中詳加描述；由于特殊之材料性質(zhì)，一般在進行此類型記憶單元之編程(programming)與拭除(erasing)時，所需要的源極/漏極電壓約為4至5伏特。因此，記憶晶體管的溝道長度顯然不能夠低于200nm；然而，盡管該溝道長度為200nm，仍希望位線的寬度能夠減少，使得單元面積能夠小于5F2。位線的電阻亦需夠低，以使得位于記憶單元陣列間隔的位線多重連接(位線綁帶，bit linestrapping)能夠被執(zhí)行，不需在字符線之間制造供電連接用之接觸孔洞，位線之間所需要的區(qū)域亦可藉此而減少。

發(fā)明內(nèi)容
本發(fā)明的目的之一在于具體指明如何在制造NROM記憶單元時，達成上述提及之需求，并同時將制造上之變化程度減至最低。
上述目的系藉由具有如權(quán)利要求1之特征的方法而達成，其細節(jié)系于依附之請求項中闡明。
在此方法中，記憶晶體管系形成于一半導(dǎo)體主體頂側(cè)或是一半導(dǎo)體層之一溝槽中；柵極電極系產(chǎn)生于所述之溝槽中，并藉由一儲存層，特別是一ONO層，而與側(cè)鄰之源極/漏極區(qū)域隔離；包含了復(fù)數(shù)層組件之電傳導(dǎo)層最好是配置在平行于溝槽的源極/漏極區(qū)域上。為使得與鄰近溝槽之源極/漏極區(qū)域的一較低邊界區(qū)域位置能夠被精確設(shè)定，此即所謂之接合(junction)，重點便在于如何能夠定義溝槽相對于源極/漏極區(qū)域深度之深度；因此，必須根據(jù)一既定值來非常準確地調(diào)整位于接合間之兩側(cè)的溝道長度。
此方法之達成是藉由在圖形化位線層之后、且在溝槽蝕刻之前，實施注入(implantation)而定義接合的位置，或是在注入源極/漏極區(qū)域之后，利用一蝕刻終止層圖形化該位線層而藉以配置于半導(dǎo)體材料上；因此而達成了在低阻抗之位線圖形化之后，蝕刻該溝槽之半導(dǎo)體材料頂側(cè)與該等接合位置之深度之間的距離總是能夠準確地具有該既定值。
若不使用分離的蝕刻終止層，半導(dǎo)體材料頂側(cè)之關(guān)鍵位置便會在蝕刻位線期間形成。在此一情形中，接合位置的深度將接著由一獨立產(chǎn)生之摻雜注入而調(diào)整，該摻雜最后將形成源極/漏極區(qū)域。若源極/漏極區(qū)域之注入已于位線形成之前即產(chǎn)生，那么藉由蝕刻終止層便能夠在圖形化該等位線時，保持半導(dǎo)體材料原本之頂側(cè)不受損傷，使得所述之頂側(cè)與接合之間的距離能夠在此一情形中同樣保持為原始值。藉由使用一最初便覆蓋整個面積之蝕刻終止層，可于該等位線與源極/漏極區(qū)域之間，藉由移除該等位線下方兩側(cè)之部分的蝕刻終止層，以及將一導(dǎo)電性接觸層(例如由傳導(dǎo)性摻雜多晶硅所組成)填入其所產(chǎn)生之間隙，而產(chǎn)生一個良好的電性接合。


本方法之實例系藉由下列伴隨之圖式而更詳細加以敘述，該等圖式系顯示了在本制造方法之不同步驟中，所產(chǎn)生的中間產(chǎn)品之剖面圖。
圖1.1至圖5.1系表示根據(jù)本方法之第一較佳實施例之不同步驟中，所產(chǎn)生的中間產(chǎn)品之截面圖；圖2.2至圖4.2系表示根據(jù)本方法另一較佳實施例之不同步驟中，所產(chǎn)生的中間產(chǎn)品之截面圖；圖2.3至圖4.3系表示本方法另一較佳實施例中，根據(jù)圖2.1至圖4.1之截面圖。
具體實施例方式
根據(jù)圖1.1之截面圖所描述，本方法之一較佳實施例開始于提供一半導(dǎo)體主體或?qū)⒁话雽?dǎo)體層涂布于一基板上，利用一習(xí)知方式，已先將一氧化物/氮化物之襯層涂布于該基板表面上；該半導(dǎo)體主體1最好是具有一弱p型傳導(dǎo)之基本摻雜，在該氧化物襯層之頂側(cè)上，一n+-摻雜井系由導(dǎo)入之摻雜所形成，該氧化物襯層在后續(xù)步驟中系作為一蝕刻終止層2；雖然就原理上而言，有關(guān)位線層材料之任何材料均能夠作為蝕刻終止層2，然基于蝕刻選擇之考量，此處之蝕刻終止層最好是使用一氧化物材料。
較佳的是，本方法系于此處制造所有的淺溝槽隔離(ShallowTrench Isolation，STI)，所述之SRI隔離可圍繞整個記憶單元陣列、或是該記憶單元陣列之個別區(qū)塊；此外，亦可于個別的記憶單元之間提供上述之隔離溝槽，如圖1.1中所描述，該等個別之記憶單元系運行于該圖式平面之前方與后方的規(guī)則間隔，而與該圖式平面平行；用以形成驅(qū)動外圍(Driving Periphery)的CMOS晶體管之井注入可同樣于本方法之此一階段中導(dǎo)入，本方法之步驟系以一習(xí)知方式執(zhí)行，就如同一慣用記憶單元陣列之制造。接著涂布一抗蝕劑掩模21，該抗蝕劑掩模21在欲制造位線的區(qū)域中具有開口，利用此一抗蝕劑掩模21，該蝕刻終止層2(即此處之氧化物襯層)系可于區(qū)域中移除。
接著根據(jù)圖2.1涂布至少一導(dǎo)電性位線層于頂側(cè)上，在這里最好是使用一層堆棧，該層堆棧系包含了一由多晶硅所組成之第一位線層3、一由金屬或金屬硅化物所組成之第二位線層4，與一硬掩模層5；為了使得后續(xù)之光刻(Lithography)步驟更容易進行，最好是利用一習(xí)知方式而接著在該頂側(cè)上涂布一薄的抗反射層(圖中未示)；之后，首先藉由光刻方式而將該硬掩模層5圖形化，使得該第二位線層4與該第一位線層3能夠利用該硬掩模反蝕刻而形成。
由于蝕刻終止層2殘余的部分仍然存在于欲制造之位線網(wǎng)絡(luò)之間的區(qū)域中，當(dāng)蝕刻達到所述之蝕刻終止層2時，便產(chǎn)生一個已達蝕刻終止點之清楚訊號；正如所要求之較佳為多晶硅的該第一位線層3之蝕刻可繼續(xù)進行，以進一步確認多晶硅所有的殘余部分已經(jīng)被移除，因而可獲得如圖2.1所描述之結(jié)構(gòu)，該結(jié)構(gòu)亦描述了在p-傳導(dǎo)半導(dǎo)體主體1中用以形成n+-型井19之第一n+-型注入，其系以圖中之不連續(xù)線表示。
在此處所說明之具體實施例中，可接著以一薄的氧化層6側(cè)向覆蓋該等位線網(wǎng)絡(luò)，如圖3.1之截面圖所描述，其中其系假設(shè)該第一位線層3是多晶硅，而該第二位線層4是金屬層，特別是一金屬硅化物，而該等膜層系因此而稍微被氧化，使得該薄的氧化層6覆蓋了半導(dǎo)體材料以及位線網(wǎng)絡(luò)之側(cè)壁。在此一情形中，該硬掩模層5，例如一氮化物，并不會被氧化，或是僅僅輕微被氧化。
根據(jù)圖4.1之截面圖，接著制造間隔體7于該等位線網(wǎng)絡(luò)之側(cè)壁上，該等間隔體7之制造最好是藉由首先于整體范圍上沉積一厚度均勻之氮化物層，而此層接著則于一非等向性步驟中被大范圍反蝕刻，使如圖4.1所描述之間隔體7得以保留。在此一情形中，薄氧化物層6再次作為一蝕刻終止層，使得半導(dǎo)體主體1之頂側(cè)不會受到侵害。接著，于所制造之間隔體7之間蝕刻出記憶晶體管所需之溝槽，其系藉由所謂之突破(Break-Through)步驟而實施，其中，在連續(xù)之復(fù)數(shù)蝕刻步驟中，薄氧化物層6首先被移除，接著該半導(dǎo)體主體則被蝕刻出溝槽之形式。
圖4.1所描述之溝槽8系因而形成；由于先前所存在之蝕刻終止層2或氧化物層6，在溝槽蝕刻之前，半導(dǎo)體主體1之頂側(cè)系位于從源極/漏極區(qū)域的較低接口所準確定義之一距離上，如圖4.1中之不連續(xù)線所示。緊鄰所述之接口位置的溝槽壁即為所謂之接合，其定義了其間所配置的溝道區(qū)域之起點與終點。該溝道區(qū)域系位于在接合之間的該半導(dǎo)體材料之頂側(cè)，而該等接合系位于溝槽底部之區(qū)域中。在蝕刻該溝槽8之后，溝槽壁與溝槽底部能夠藉由使用由薄氧化物所組成之一犧牲層而加以改良，由該薄氧化物所形成之犧牲層后續(xù)將被移除；所需要之儲存層系于后續(xù)步驟中涂布于該半導(dǎo)體材料所因此而改良之改良表面上。
圖5.1系以截面圖表示了在圖4.1所描述結(jié)構(gòu)中之整體范圍上涂布的儲存層9；該儲存層9最好是一氧化物/氮化物/氧化物層序列，其中該氮化物系作為儲存媒介，而兩氧化物層系作為用以捕捉電荷載子之邊界層；在驅(qū)動外圍的區(qū)域中，儲存層9能夠以光刻蝕刻方式移除，并以合適的介電層加以取代，而作為驅(qū)動晶體管之柵極氧化物。
為了制造記憶晶體管之柵極電極，最好是接著涂布一由摻雜之多晶硅所形成的第一字符線層10，第一字符線層10中分別填入溝槽的部分形成了一相關(guān)之柵極電極18。如同先前所提及的，STI隔離溝槽可被導(dǎo)入于平行于字符線之半導(dǎo)體材料中，因此，該等溝槽系于一水平方向上被一絕緣性材料(特別是一二氧化硅)所阻斷，使得在此一最后之特定方法步驟中，第一字符線層10之材料系僅于STI隔離溝槽間被導(dǎo)入記憶晶體管的溝槽8中；因而所制造之該等柵極電極18系藉由儲存層9而與源極/漏極區(qū)域15隔離。在接合16之間，溝道區(qū)域17系直接位于半導(dǎo)體材料之儲存層9下方，一涂布于該第一字符線層10頂側(cè)之第二字符線層11最好是一金屬硅化物，特別是一硅化鎢(WSi)。進一步所涂布之一硬掩模層12系用以圖形化該等字符線為細節(jié)段，其于圖5.1所示之平面上由左向右運行。為了使記憶單元配置更為完整的其它所需方法步驟系如習(xí)知方式而進行。
在本方法之一可替代具體實施例中，并不使用蝕刻終止層、或是在涂布位線層之前，便將氧化物襯層完全移除；對應(yīng)于圖2.1之截面圖系于圖2.2中所描述，在此描述了用以形成半導(dǎo)體主體1之源極/漏極區(qū)域之n+-型井19。正如所能夠加以識別的，在圖形化該等位線段之其間，同樣包含了一第一位線層3(最好是傳導(dǎo)性摻雜多晶硅)、一第二位線層4(最好是硅化鎢)與一硬掩模層5，蝕刻時同樣將影響該半導(dǎo)體材料；因此，該半導(dǎo)體主體1之頂側(cè)系對應(yīng)降低而位于該等位線段之間，使得在n+-型井較低接口與半導(dǎo)體主體1頂側(cè)間之距離能夠減少。為了將位線段彼此之間有效隔離，繼續(xù)于此進行蝕刻，直到第一位線層3的所有材料都被移除。
在此一具體實施例中，為了在接合與半導(dǎo)體材料頂側(cè)之間也得到一個準確定義的距離，以在蝕刻溝槽時能夠精確設(shè)定溝道長度，首先僅以一小深度形成此處之n+-型井19，然而其能夠在位線段與下方之半導(dǎo)體材料之間達成良好的電性接合，只有在蝕刻了位線網(wǎng)絡(luò)之后，藉由受影響之實際n+-型摻雜，而制造出源極/漏極區(qū)域，以及定義出該等接合之位置。
具有摻雜之n+-型區(qū)域20之進一步的源極/漏極區(qū)域?qū)胂涤趫D3.2之截面圖中加以描述；位于位線網(wǎng)絡(luò)下方之摻雜濃度稍淺側(cè)面處系由較低之不連續(xù)曲線表示。此處所進一步描述的是另一井注入20并不是在制造位線網(wǎng)絡(luò)之后導(dǎo)入；此處之摻雜導(dǎo)入劑量系設(shè)定為能夠使井注入20之較低接口位于一從位線網(wǎng)絡(luò)之間的半導(dǎo)體材料頂側(cè)所設(shè)想之距離。在前述方法后，系接著制造一薄氧化層6，該薄氧化層6覆蓋了位線網(wǎng)絡(luò)之側(cè)壁。
圖4.2所描述之截面圖系對應(yīng)于圖4.1之截面圖，表示在制造出間隔體7與蝕刻了溝槽8之后的情形。該等接合的位置系由溝槽8壁處之井注入的較低接口位置所定義，且位于從位線網(wǎng)絡(luò)間區(qū)域中之半導(dǎo)體主體之頂側(cè)之設(shè)想距離上，使得在蝕刻溝槽8時，亦能夠如制造設(shè)想之溝道長度般準確設(shè)定蝕刻深度。本發(fā)明只另一具體實施例系基于一整體范圍之蝕刻終止層2；位線層系被涂布于該蝕刻終止層2之上，例如該氧化物襯層。圖2.3所描述之截面圖表示在蝕刻了位線網(wǎng)絡(luò)后之配置情形。此處之描述表示了即使使用一蝕刻終止層2，在使用位線層之前與在使用位線層之后的兩步驟亦能夠影響源極/漏極區(qū)域所需摻雜之導(dǎo)入；因此，此處亦描述了一n+-型井19與一進一步之井注入20。由于該蝕刻終止層2系存在于整體范圍，在該n+-型井19與該第一位線層3(最好是傳導(dǎo)性摻雜多晶硅)之間，只首先存在一不適當(dāng)之電接觸，該蝕刻終止層2因此而被移除，使得只有一小部份的蝕刻終止層殘留在位線網(wǎng)絡(luò)下方。
圖3.3以截面圖描述了在位線網(wǎng)絡(luò)下方所殘留之部分蝕刻終止層2；一接觸層13，其較佳為一薄導(dǎo)電多晶硅層，系涂布于整體范圍上，此一接觸層13填滿了位于位線段兩側(cè)與半導(dǎo)體主體1之間的間隙，使得在該位線網(wǎng)絡(luò)與該n+-型井19之半導(dǎo)體材料間產(chǎn)生一個良好的電性接合；在位線網(wǎng)絡(luò)上與位線網(wǎng)絡(luò)之間所殘余之部分接觸層13則接著被移除。
圖4.3系根據(jù)圖4.1之方法步驟以截面圖說明了利用此一較佳實施例所達成之結(jié)構(gòu)，此處該蝕刻終止層2所殘余的部分以及該接觸層13所殘留的部分14接位于該等位線網(wǎng)絡(luò)下方；為了不再加以贅述，圖4.1之結(jié)構(gòu)中的組件符號系于所對應(yīng)描述的結(jié)構(gòu)中的組件符號一致。
藉由本方法之不同的具體實施例，可達成下述構(gòu)想a)以STI隔離之形式提供鄰近溝道間之氧化物隔離；b)將一約為200nm之溝道長度非常準確地設(shè)定至一既定值；c)形成一虛擬接地(Virtual-Ground)之NOR內(nèi)存架構(gòu)，其具有金屬化之位線以降低位線阻值；以及d)將制程變化保持的非常小。
因此，藉由本方法，將可進一步減少一NORM內(nèi)存中所需要之面積。
組件符號說明1半導(dǎo)體主體2蝕刻終止層3第一位線層4第二位線層5硬掩模層6氧化物層7間隔體8溝槽9儲存層10第一字符線層11第二字符線層12另一硬掩模層13接觸層14接觸層之殘余部分15源極/漏極區(qū)域16接合17溝道區(qū)域18柵極電極19n+-型井20另一井注入21抗蝕劑掩模
權(quán)利要求
1.一種氮化物只讀存儲器(nitride read-only memory，NROM)記憶單元的制造方法，所述NORM記憶單元具有一柵極電極(18)，其配置于一半導(dǎo)體主體(1)或是一半導(dǎo)體層的頂側(cè)，并藉由介電材料而與該半導(dǎo)體材料絕緣，且具有一源極區(qū)域(15)與一漏極區(qū)域(15)，其皆形成于該半導(dǎo)體材料中，該柵極電極(18)配置在一形成于所述源極區(qū)域與漏極區(qū)域間的半導(dǎo)體材料內(nèi)的溝槽(8)中，且一儲存層(9)，其至少存在于該源極與該柵極電極之間，以及該漏極與該柵極電極之間，該儲存層用于捕捉電荷載子，其中至少一導(dǎo)電性位線層(3，4)乃被涂布并圖形化為彼此平行排列的部分，該溝槽(8)自存在于所述部分之間的一頂側(cè)而蝕刻至該半導(dǎo)體材料，其中，在圖形化該至少一導(dǎo)電性位線層(3，4)之后，且在蝕刻該溝槽(8)之前，乃導(dǎo)入一注入以定義一位置，在其中一位在一源極/漏極區(qū)域(15)以及一溝道區(qū)域之間且設(shè)于所述溝槽的一較低部位的邊界乃緊鄰所述溝槽，或其中，在該源極/漏極區(qū)域(15)的一注入之后，利用一配置于該半導(dǎo)體材料上的蝕刻終止層(2)而將該至少一導(dǎo)電性位線層(3，4)圖形化。
2.如權(quán)利要求1的方法，其中至少一導(dǎo)電性位線層(3，4)是由從包含摻雜多晶硅、鎢、硅化鎢、鈷、硅化鈷、鈦與硅化鈦的一族群中所選擇出的一材料所制造。
3.如權(quán)利要求1的方法，其中首先將一蝕刻終止層(2)涂布于整體范圍，并將該至少一導(dǎo)電性位線層(3，4)涂布于該蝕刻終止層(2)上，在圖形化該位線層之后與蝕刻該溝槽(8)之前，該蝕刻終止層(2)乃大范圍地移除，使得在該位線層(3，4)與其下方的半導(dǎo)體材料之間，存在一個不含蝕刻終止層(2)材料的區(qū)域，以及所述區(qū)域乃以一由導(dǎo)電性材料所組成的接觸層(14)來填充。
4.如權(quán)利要求1至3中任一方法，其中在蝕刻該溝槽(8)之前，已圖形化的位線層(3，4)的部分乃間隔體(7)覆蓋于兩側(cè)，而該溝槽(8)則于所述間隔體(7)之間的區(qū)域中被蝕刻。
5.如權(quán)利要求1至4中任一方法，其中在蝕刻該溝槽(8)之后，乃使用一ONO儲存層(9)，并將一作為柵極電極(18)之材料導(dǎo)入該溝槽(8)。
全文摘要
在溝槽被蝕刻至半導(dǎo)體材料之前，使用一導(dǎo)電性位線層并將其圖形化至彼此呈平行排列的部分中，其中，在圖形化該位線層(3，4)之后且蝕刻該溝槽之前，導(dǎo)入一注入以定義接合的位置；或是在注入源極/漏極區(qū)域的n
文檔編號H01L21/70GK1659709SQ03813003
公開日2005年8月24日 申請日期2003年5月15日 優(yōu)先權(quán)日2002年6月7日
發(fā)明者C·克萊恩特, C·魯?shù)戮S格, J·威爾勒, J·德普佩 申請人:因芬尼昂技術(shù)股份公司, 因芬尼昂技術(shù)弗拉斯有限責(zé)任兩合公司