專利名稱：半導(dǎo)體存儲(chǔ)裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及可高度集成的非易失性的半導(dǎo)體存儲(chǔ)裝置及其制造方法。
背景技術(shù)：
近年來，提出各種各樣的半導(dǎo)體存儲(chǔ)裝置，作為其中一個(gè)例子，例如在特開平05-326893所公開的那樣，在元件分離區(qū)域下具有位線的半導(dǎo)體存儲(chǔ)元件由于容易進(jìn)行高度集成而備受關(guān)注。
下面參考圖59(a)～(e)及圖60說明在元件分離區(qū)域下具有位線的半導(dǎo)體存儲(chǔ)裝置及其制造方法。
首先如圖59(a)所示，在硅襯底1上層疊捕獲膜2后，如圖59(b)所示，通過對(duì)硅襯底1以抗蝕劑圖案3為掩膜離子注入雜質(zhì)形成成為位線的雜質(zhì)擴(kuò)散層4，之后，對(duì)捕獲膜2以抗蝕劑圖案3為掩膜進(jìn)行選擇蝕刻，去除捕獲膜2的雜質(zhì)擴(kuò)散層4的上側(cè)部分。
接著如圖59(c)所示，去除抗蝕劑圖案3后，如圖59(d)所示，通過熱氧化法，形成LOCOS分離區(qū)域5。
接著如圖59(e)所示，在半導(dǎo)體襯底1上跨過整個(gè)面層疊多晶硅膜6后，對(duì)該多晶硅膜6進(jìn)行選擇蝕刻時(shí)，如圖60所示，得到現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)裝置。
但是，上述現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)裝置中，主要有3個(gè)問題。
第一是由于為分離元件而使用了LOCOS分離區(qū)域，所以難以細(xì)微化。即，LOCOS分離區(qū)域在元件分離區(qū)域的端部產(chǎn)生鳥嘴狀部分(bird’s beak)，使得活性區(qū)域與掩膜尺寸相比縮小了。因此，需要將掩膜尺寸預(yù)先作得較大，造成了細(xì)微化的困難。
第二是由于成為位線的雜質(zhì)擴(kuò)散層設(shè)置在LOCOS分離區(qū)域之下，使得位線的低電阻化變得困難了。
第三是難以適用撒里賽德(saliside)技術(shù)，從而柵極的低電阻化變得困難了。即，如圖60所示，成為位線的雜質(zhì)擴(kuò)散層4擴(kuò)散到LOCOS分離區(qū)域4的外側(cè)。因此該狀態(tài)下進(jìn)行撒里賽德時(shí)，在雜質(zhì)擴(kuò)散層4表面部形成了硅化物層，從而恐怕位線之間經(jīng)硅化物層短路，所以難以適用撒里賽德技術(shù)。

發(fā)明內(nèi)容
鑒于上述情況，本發(fā)明目的是在非易失性存儲(chǔ)裝置中，在成為位線的雜質(zhì)擴(kuò)散層上可以不形成LOCOS分離區(qū)域，實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)裝置的細(xì)微化。
本發(fā)明的第一半導(dǎo)體存儲(chǔ)裝置包括在半導(dǎo)體襯底的表面區(qū)域中彼此分開地形成的一對(duì)雜質(zhì)擴(kuò)散層；在半導(dǎo)體襯底上的一對(duì)雜質(zhì)擴(kuò)散層彼此之間的區(qū)域中形成的捕獲膜；在捕獲膜上形成的柵極；在一對(duì)雜質(zhì)擴(kuò)散層上夾住柵極形成的一對(duì)絕緣膜。
根據(jù)第一半導(dǎo)體存儲(chǔ)裝置，由于包括在一對(duì)雜質(zhì)擴(kuò)散層上夾住柵極形成的一對(duì)絕緣膜，在柵極和捕獲膜構(gòu)成的存儲(chǔ)器元件兩側(cè)上不需要設(shè)置LOCOS分離區(qū)域，因此可實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)裝置的細(xì)微化。
本發(fā)明的第二半導(dǎo)體存儲(chǔ)裝置包括在半導(dǎo)體襯底的表面區(qū)域中按條狀形成、成為位線的多個(gè)雜質(zhì)擴(kuò)散層；在半導(dǎo)體襯底上的多個(gè)雜質(zhì)擴(kuò)散層上側(cè)形成、在位線方向上延伸的多個(gè)埋入絕緣膜；在半導(dǎo)體襯底上設(shè)置、在字線方向延伸的存儲(chǔ)器元件的柵極，柵極在半導(dǎo)體襯底上的多個(gè)埋入絕緣膜彼此之間經(jīng)捕獲膜形成，具有和多個(gè)埋入絕緣膜的高度位置大致相等的高度位置的多個(gè)第一導(dǎo)電膜，和在多個(gè)埋入絕緣膜和多個(gè)第一導(dǎo)電膜上施加形成、將多個(gè)第一導(dǎo)電膜之間電連接起來的第二導(dǎo)電膜。
根據(jù)第二半導(dǎo)體存儲(chǔ)裝置，由于在成為位線的雜質(zhì)擴(kuò)散層的上側(cè)設(shè)置在位線方向上延伸的埋入絕緣膜，同時(shí)構(gòu)成柵極的第一導(dǎo)電膜由埋入絕緣膜彼此分離，在柵極和捕獲膜構(gòu)成的存儲(chǔ)器元件彼此之間不需要設(shè)置LOCOS分離區(qū)域。第一導(dǎo)電膜由埋入絕緣膜彼此分離，而第一導(dǎo)電膜之間由第二導(dǎo)電膜電連接，因此不會(huì)產(chǎn)生故障。
因此根據(jù)第二半導(dǎo)體存儲(chǔ)裝置，可實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)裝置的細(xì)微化。
第一或第二半導(dǎo)體存儲(chǔ)裝置中，更好是捕獲膜由在半導(dǎo)體襯底上順序?qū)盈B的氧化硅膜、氮化硅膜和氧化硅膜的層疊膜構(gòu)成。
這樣，可確實(shí)提高半導(dǎo)體存儲(chǔ)裝置的特性。
本發(fā)明的第三半導(dǎo)體存儲(chǔ)裝置包括在半導(dǎo)體襯底的表面區(qū)域中按條狀形成、成為位線的多個(gè)雜質(zhì)擴(kuò)散層；在半導(dǎo)體襯底上的多個(gè)雜質(zhì)擴(kuò)散層上側(cè)形成、在位線方向上延伸的多個(gè)埋入絕緣膜；在半導(dǎo)體襯底上的多個(gè)埋入絕緣膜彼此之間經(jīng)隧道絕緣膜形成、由具有和多個(gè)埋入絕緣膜的高度位置大致相等的高度位置的多個(gè)第一導(dǎo)電膜構(gòu)成的多個(gè)浮游電極；在多個(gè)埋入絕緣膜和多個(gè)浮游電極上施加形成、在字線方向上延伸的電極間絕緣膜；在電極間絕緣膜上形成、由在字線方向延伸的第二導(dǎo)電膜構(gòu)成的存儲(chǔ)器元件的柵極。
根據(jù)第三半導(dǎo)體存儲(chǔ)裝置，由于在成為位線的雜質(zhì)擴(kuò)散層的上側(cè)設(shè)置在位線方向上延伸的埋入絕緣膜，同時(shí)構(gòu)成浮游電極的第一導(dǎo)電膜由埋入絕緣膜彼此分離，在浮游電極和電極間絕緣膜和柵極構(gòu)成的存儲(chǔ)器元件彼此之間不需要設(shè)置LOCOS分離區(qū)域。第一導(dǎo)電膜由埋入絕緣膜彼此分離，而第一導(dǎo)電膜之間有第二導(dǎo)電膜電連接，因此不會(huì)產(chǎn)生故障。
因此根據(jù)第三半導(dǎo)體存儲(chǔ)裝置，可實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)裝置的細(xì)微化。
更好是在第二或第三的半導(dǎo)體存儲(chǔ)裝置中，包括第一導(dǎo)電膜側(cè)面形成的側(cè)壁絕緣膜。
這樣，可抑制向雜質(zhì)擴(kuò)散層注入的雜質(zhì)擴(kuò)散引起的短隧道效應(yīng)，因此可縮小柵極長(zhǎng)度。
此時(shí)，更好是在雜質(zhì)擴(kuò)散層和埋入絕緣膜之間且在彼此相對(duì)的側(cè)壁絕緣膜彼此之間設(shè)置金屬膜。
這樣，由于在成為位線的雜質(zhì)擴(kuò)散層上形成金屬膜，可實(shí)現(xiàn)位線的低電阻化。
在第二或第三的半導(dǎo)體存儲(chǔ)裝置中，更好是雜質(zhì)擴(kuò)散層具有在中央部形成的高濃度雜質(zhì)擴(kuò)散層和在高濃度雜質(zhì)擴(kuò)散層兩側(cè)形成的低濃度雜質(zhì)擴(kuò)散層。
這樣，可抑制向高濃度雜質(zhì)擴(kuò)散層注入的雜質(zhì)擴(kuò)散引起的短隧道效應(yīng)，因此可縮小柵極長(zhǎng)度。
在第二或第三的半導(dǎo)體存儲(chǔ)裝置中，更好是第二導(dǎo)電膜表面部形成硅化物層。
這樣，可實(shí)現(xiàn)柵極的低電阻化。
在第二或第三的半導(dǎo)體存儲(chǔ)裝置中，更好是包括在埋入絕緣膜側(cè)面形成的側(cè)壁絕緣膜。
這樣，在半導(dǎo)體襯底表面的雜質(zhì)擴(kuò)散層的外側(cè)部分用側(cè)壁絕緣膜覆蓋的狀態(tài)下可進(jìn)行撒里賽德，從而可防止成為位線的雜質(zhì)擴(kuò)散層之間經(jīng)硅化物層短路，同時(shí)可實(shí)現(xiàn)位線的低電阻化。
在第二或第三的半導(dǎo)體存儲(chǔ)裝置中，更好是包括在多個(gè)埋入絕緣膜彼此之間埋入的絕緣膜。
這樣，在半導(dǎo)體襯底表面的雜質(zhì)擴(kuò)散層的外側(cè)部分用側(cè)壁絕緣膜覆蓋的狀態(tài)下可進(jìn)行撒里賽德，從而可確實(shí)防止成為位線的雜質(zhì)擴(kuò)散層之間經(jīng)硅化物層短路。
在第二或第三的半導(dǎo)體存儲(chǔ)裝置中，更好是第二導(dǎo)電膜是金屬膜。
這樣，可實(shí)現(xiàn)柵極的低電阻化。
在第二或第三的半導(dǎo)體存儲(chǔ)裝置中，更好是半導(dǎo)體襯底上設(shè)置構(gòu)成邏輯電路的晶體管，晶體管的柵極具有第一導(dǎo)電膜和第二導(dǎo)電膜的層疊結(jié)構(gòu)。
這樣，構(gòu)成邏輯電路的晶體管的柵極可不導(dǎo)致工序數(shù)增加地來形成。
在第二或第三的半導(dǎo)體存儲(chǔ)裝置中，晶體管的柵極具有第一導(dǎo)電膜和第二導(dǎo)電膜的層疊結(jié)構(gòu)的情況下，更好是在第二導(dǎo)電膜表面部形成硅化物層。
這樣，可實(shí)現(xiàn)構(gòu)成邏輯電路的晶體管的柵極的低電阻化。
在第二或第三的半導(dǎo)體存儲(chǔ)裝置中，晶體管的柵極具有第一導(dǎo)電膜和第二導(dǎo)電膜的層疊結(jié)構(gòu)的情況下，更好是第二導(dǎo)電膜由金屬膜構(gòu)成。
這樣，可實(shí)現(xiàn)構(gòu)成邏輯電路的晶體管的柵極的低電阻化。
在第二或第三的半導(dǎo)體存儲(chǔ)裝置中，更好是在半導(dǎo)體襯底上設(shè)置構(gòu)成邏輯電路的晶體管，晶體管的柵極僅由第二導(dǎo)電膜構(gòu)成。
這樣，可實(shí)現(xiàn)構(gòu)成邏輯電路的晶體管的柵極的細(xì)微化。
本發(fā)明的第一半導(dǎo)體存儲(chǔ)裝置的制造方法包括在半導(dǎo)體襯底上的存儲(chǔ)器元件形成區(qū)域形成捕獲膜的工序；在捕獲膜上層疊第一導(dǎo)電膜的工序；使用沿位線方向延伸的第一掩膜圖案對(duì)第一導(dǎo)電膜構(gòu)圖的工序；對(duì)半導(dǎo)體襯底以第一掩膜圖案或構(gòu)圖的第一導(dǎo)電膜為掩膜，注入雜質(zhì)，形成成為位線的雜質(zhì)擴(kuò)散層的工序；在半導(dǎo)體襯底上的構(gòu)圖的第一導(dǎo)電膜彼此之間形成埋入絕緣膜的工序；在構(gòu)圖的第一導(dǎo)電膜和埋入絕緣膜上層疊第二導(dǎo)電膜的工序；使用在字線方向延伸的第二掩膜圖案對(duì)第二導(dǎo)電膜和構(gòu)圖的第一導(dǎo)電膜構(gòu)圖，形成由構(gòu)圖的第二導(dǎo)電膜和構(gòu)圖的第一導(dǎo)電膜所構(gòu)成的存儲(chǔ)器元件的柵極的工序。
根據(jù)第一半導(dǎo)體存儲(chǔ)裝置的制造方法，由于在成為位線的雜質(zhì)擴(kuò)散層的上側(cè)設(shè)置在位線方向上延伸的埋入絕緣膜，同時(shí)構(gòu)成柵極的構(gòu)圖的第一導(dǎo)電膜由埋入絕緣膜彼此分離，在柵極和捕獲膜構(gòu)成的存儲(chǔ)器元件彼此之間不需要設(shè)置LOCOS分離區(qū)域。構(gòu)圖的第一導(dǎo)電膜由埋入絕緣膜彼此分離，而構(gòu)圖的第一導(dǎo)電膜之間由第二導(dǎo)電膜電連接，因此不會(huì)產(chǎn)生故障。
因此根據(jù)第一半導(dǎo)體存儲(chǔ)裝置的制造方法，可實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)裝置的細(xì)微化。
本發(fā)明的第二半導(dǎo)體存儲(chǔ)裝置的制造方法包括在半導(dǎo)體襯底上的存儲(chǔ)器元件形成區(qū)域形成捕獲膜的工序；在捕獲膜上層疊第一導(dǎo)電膜的工序；使用沿位線方向延伸的第一掩膜圖案對(duì)第一導(dǎo)電膜構(gòu)圖的工序；在構(gòu)圖的第一導(dǎo)電膜側(cè)面形成第一側(cè)壁絕緣膜的工序；對(duì)半導(dǎo)體襯底以構(gòu)圖的第一導(dǎo)電膜和第一側(cè)壁絕緣膜為掩膜，注入雜質(zhì)，形成成為位線的雜質(zhì)擴(kuò)散層的工序；對(duì)半導(dǎo)體襯底實(shí)施熱處理，將雜質(zhì)擴(kuò)散層與構(gòu)圖的第一導(dǎo)電膜進(jìn)行疊加的工序；在半導(dǎo)體襯底上的彼此相對(duì)的第一側(cè)壁絕緣膜彼此之間形成埋入絕緣膜的工序；在構(gòu)圖的第一導(dǎo)電膜和埋入絕緣膜上層疊第二導(dǎo)電膜的工序；使用在字線方向延伸的第二掩膜圖案對(duì)第二導(dǎo)電膜和構(gòu)圖的第一導(dǎo)電膜構(gòu)圖，形成由構(gòu)圖的第二導(dǎo)電膜和構(gòu)圖的第一導(dǎo)電膜所構(gòu)成的存儲(chǔ)器元件的柵極的工序。
根據(jù)第二半導(dǎo)體存儲(chǔ)裝置的制造方法，由于在成為位線的雜質(zhì)擴(kuò)散層的上側(cè)設(shè)置在位線方向上延伸的埋入絕緣膜，同時(shí)構(gòu)成柵極的構(gòu)圖的第一導(dǎo)電膜由埋入絕緣膜彼此分離，在柵極和捕獲膜構(gòu)成的存儲(chǔ)器元件彼此之間不需要設(shè)置LOCOS分離區(qū)域。構(gòu)圖的第一導(dǎo)電膜由埋入絕緣膜彼此分離，而構(gòu)圖的第一導(dǎo)電膜之間由第二導(dǎo)電膜電連接，因此不會(huì)產(chǎn)生故障。
由于包括在構(gòu)成柵極的構(gòu)圖的第一導(dǎo)電膜側(cè)面形成第一側(cè)壁絕緣膜的工序，可抑制向雜質(zhì)擴(kuò)散層注入的雜質(zhì)擴(kuò)散引起的短隧道效應(yīng)，因此可縮小柵極長(zhǎng)度。
因此根據(jù)第二半導(dǎo)體存儲(chǔ)裝置的制造方法，可實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)裝置進(jìn)一步的細(xì)微化。
本發(fā)明的第三半導(dǎo)體存儲(chǔ)裝置的制造方法包括在半導(dǎo)體襯底上的存儲(chǔ)器元件形成區(qū)域形成捕獲膜的工序；在捕獲膜上層疊第一導(dǎo)電膜的工序；使用沿位線方向延伸的第一掩膜圖案對(duì)第一導(dǎo)電膜構(gòu)圖的工序；對(duì)半導(dǎo)體襯底以構(gòu)圖的第一導(dǎo)電膜為掩膜，注入雜質(zhì)，形成低濃度雜質(zhì)擴(kuò)散層的工序；在構(gòu)圖的第一導(dǎo)電膜側(cè)面形成第一側(cè)壁絕緣膜的工序；對(duì)半導(dǎo)體襯底以構(gòu)圖的第一導(dǎo)電膜和第一側(cè)壁絕緣膜為掩膜，注入雜質(zhì)，形成成為位線的高濃度雜質(zhì)擴(kuò)散層的工序；在半導(dǎo)體襯底上的彼此相對(duì)的第一側(cè)壁絕緣膜彼此之間形成埋入絕緣膜的工序；在構(gòu)圖的第一導(dǎo)電膜和埋入絕緣膜上層疊第二導(dǎo)電膜的工序；使用在字線方向延伸的第二掩膜圖案對(duì)第二導(dǎo)電膜和構(gòu)圖的第一導(dǎo)電膜構(gòu)圖，形成由構(gòu)圖的第二導(dǎo)電膜和構(gòu)圖的第一導(dǎo)電膜所構(gòu)成的存儲(chǔ)器元件的柵極的工序。
根據(jù)第三半導(dǎo)體存儲(chǔ)裝置的制造方法，由于在成為位線的高濃度雜質(zhì)擴(kuò)散層的上側(cè)設(shè)置在位線方向上延伸的埋入絕緣膜，同時(shí)構(gòu)成柵極的構(gòu)圖的第一導(dǎo)電膜由埋入絕緣膜彼此分離，在柵極和捕獲膜構(gòu)成的存儲(chǔ)器元件彼此之間不需要設(shè)置LOCOS分離區(qū)域。構(gòu)圖的第一導(dǎo)電膜由埋入絕緣膜彼此分離，而構(gòu)圖的第一導(dǎo)電膜之間由第二導(dǎo)電膜電連接，因此不會(huì)產(chǎn)生故障。
由于可在成為位線的高濃度雜質(zhì)擴(kuò)散層兩側(cè)確實(shí)形成低濃度雜質(zhì)擴(kuò)散層，可抑制向高濃度雜質(zhì)擴(kuò)散層注入的雜質(zhì)擴(kuò)散引起的短隧道效應(yīng)，因此可縮小柵極長(zhǎng)度。
因此根據(jù)第三半導(dǎo)體存儲(chǔ)裝置的制造方法，可實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)裝置進(jìn)一步的細(xì)微化。
第二或第三半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是形成埋入絕緣膜的工序包含在半導(dǎo)體襯底上經(jīng)金屬膜形成埋入絕緣膜的工序。
這樣，由于在成為位線的雜質(zhì)擴(kuò)散層上形成金屬膜，可實(shí)現(xiàn)位線的低電阻化。
第一或第二半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是形成雜質(zhì)擴(kuò)散層的工序包含對(duì)半導(dǎo)體襯底經(jīng)捕獲膜注入雜質(zhì)的工序。
這樣，雜質(zhì)注入時(shí)可由捕獲膜保護(hù)半導(dǎo)體襯底的表面。
第一或第二半導(dǎo)體存儲(chǔ)裝置的制造方法中，可以是在對(duì)第一導(dǎo)電膜構(gòu)圖的工序和形成雜質(zhì)擴(kuò)散層的工序之間包括以第一掩膜圖案或構(gòu)圖的第一導(dǎo)電膜為掩膜對(duì)捕獲膜構(gòu)圖的工序，形成雜質(zhì)擴(kuò)散層的工序包含對(duì)半導(dǎo)體襯底不經(jīng)捕獲膜注入雜質(zhì)的工序。
第三半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是形成低濃度雜質(zhì)擴(kuò)散層的工序包含對(duì)半導(dǎo)體襯底經(jīng)捕獲膜注入雜質(zhì)的工序。
這樣，形成低濃度雜質(zhì)層的雜質(zhì)注入時(shí)可由捕獲膜保護(hù)半導(dǎo)體襯底的表面，從而可降低半導(dǎo)體襯底受到的損壞。
第三半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是形成低濃度雜質(zhì)擴(kuò)散層的工序包含去除從捕獲膜的構(gòu)圖的第一導(dǎo)電膜露出的區(qū)域中的至少一部分后對(duì)半導(dǎo)體襯底注入雜質(zhì)的工序。
這樣，可降低形成低濃度雜質(zhì)擴(kuò)散層的離子注入工序的加速能量。
第三半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是形成低濃度雜質(zhì)擴(kuò)散層的工序包含對(duì)半導(dǎo)體襯底經(jīng)捕獲膜注入雜質(zhì)的工序的情況下，形成高濃度雜質(zhì)擴(kuò)散層的工序包含對(duì)半導(dǎo)體襯底經(jīng)捕獲膜注入雜質(zhì)的工序。
這樣，形成高濃度雜質(zhì)層的注入時(shí)可由捕獲膜保護(hù)半導(dǎo)體襯底的表面。
第三半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是形成低濃度雜質(zhì)擴(kuò)散層的工序包含對(duì)半導(dǎo)體襯底經(jīng)捕獲膜注入雜質(zhì)的工序的情況下，形成低濃度雜質(zhì)擴(kuò)散層的工序和形成高濃度雜質(zhì)擴(kuò)散層的工序之間包括以第一掩膜圖案或構(gòu)圖的第一導(dǎo)電膜為掩膜對(duì)捕獲膜構(gòu)圖的工序，形成高濃度雜質(zhì)擴(kuò)散層的工序也可包含對(duì)半導(dǎo)體襯底不經(jīng)捕獲膜注入雜質(zhì)的工序。
第三半導(dǎo)體存儲(chǔ)裝置的制造方法在對(duì)第一導(dǎo)電膜構(gòu)圖的工序和形成低濃度雜質(zhì)擴(kuò)散層的工序之間包括以第一掩膜圖案或構(gòu)圖的第一導(dǎo)電膜為掩膜對(duì)捕獲膜構(gòu)圖的工序，形成低濃度雜質(zhì)擴(kuò)散層的工序也可包含對(duì)半導(dǎo)體襯底不經(jīng)捕獲膜注入雜質(zhì)的工序。
第一到第三半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是形成柵極的工序包含在構(gòu)圖的第二導(dǎo)電膜表面部形成硅化物層的工序。
這樣，可實(shí)現(xiàn)柵極電阻的低電阻化。
第一到第三半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是形成柵極的工序包含在構(gòu)圖的第二導(dǎo)電膜表面部形成硅化物層的工序的情況下，包含在埋入絕緣膜的側(cè)面形成第二側(cè)壁絕緣膜后，在構(gòu)圖的第二導(dǎo)電膜表面部形成硅化物層的工序。
這樣在半導(dǎo)體襯底表面的雜質(zhì)擴(kuò)散層的外側(cè)部分由第二側(cè)壁絕緣膜覆蓋的狀態(tài)下進(jìn)行撒里賽德，從而可防止成為位線的雜質(zhì)擴(kuò)散層之間被硅化物層短路的情況。
第一到第三半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是形成柵極的工序包含在埋入絕緣膜的側(cè)面形成第二側(cè)壁絕緣膜的情況下，半導(dǎo)體存儲(chǔ)裝置具有在半導(dǎo)體襯底上設(shè)置、構(gòu)成邏輯電路的晶體管，埋入絕緣膜的側(cè)面形成第二側(cè)壁絕緣膜的工序包含在構(gòu)成邏輯電路的晶體管的柵極的側(cè)面形成第二側(cè)壁絕緣膜的工序。
這樣，可在構(gòu)成邏輯電路的晶體管的柵極側(cè)面形成側(cè)壁絕緣膜而不導(dǎo)致工序數(shù)增加。
第一到第三半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是形成柵極的工序包含在埋入絕緣膜彼此之間埋入絕緣膜后在構(gòu)圖的第二導(dǎo)電膜表面部形成硅化物層的工序。
這樣在半導(dǎo)體襯底表面的雜質(zhì)擴(kuò)散層的外側(cè)部分由絕緣膜完全覆蓋的狀態(tài)下進(jìn)行撒里賽德，從而可確實(shí)防止成為位線的雜質(zhì)擴(kuò)散層之間被硅化物層短路的情況。
第二或第三半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是第二導(dǎo)電膜是金屬膜。
這樣可實(shí)現(xiàn)柵極低電阻化。
第二或第三半導(dǎo)體存儲(chǔ)裝置的制造方法中第二導(dǎo)電膜是金屬膜的情況下，更好是半導(dǎo)體存儲(chǔ)裝置具有在半導(dǎo)體襯底上設(shè)置、構(gòu)成邏輯電路的晶體管，構(gòu)成邏輯電路的晶體管的柵極具有構(gòu)圖的第一導(dǎo)電膜和構(gòu)圖的金屬膜的層疊結(jié)構(gòu)。
這樣，可將構(gòu)成邏輯電路的晶體管的柵極作成多金屬構(gòu)造而不導(dǎo)致工序數(shù)增加。
第一到第三半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是半導(dǎo)體存儲(chǔ)裝置具有在半導(dǎo)體襯底上設(shè)置、構(gòu)成邏輯電路的晶體管，構(gòu)成邏輯電路的晶體管的柵極僅由構(gòu)圖的具有構(gòu)圖的第二導(dǎo)電膜構(gòu)成。
這樣，可實(shí)現(xiàn)構(gòu)成邏輯電路的晶體管的柵極細(xì)微化。
第一到第三半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是半導(dǎo)體存儲(chǔ)裝置具有在半導(dǎo)體襯底上設(shè)置、構(gòu)成邏輯電路的晶體管，形成柵極的工序包含通過在半導(dǎo)體襯底上的邏輯電路形成區(qū)域中對(duì)第二導(dǎo)電膜和構(gòu)圖的第一導(dǎo)電膜構(gòu)圖，形成由構(gòu)圖的第二導(dǎo)電膜和構(gòu)圖的第一導(dǎo)電膜構(gòu)成的構(gòu)成邏輯電路的晶體管的柵極的工序。
這樣，可形成構(gòu)成邏輯電路的晶體管的柵極而不導(dǎo)致工序數(shù)增加。
本發(fā)明的第四半導(dǎo)體存儲(chǔ)裝置的制造方法包括在半導(dǎo)體襯底上的存儲(chǔ)器元件形成區(qū)域形成隧道絕緣膜的工序；在隧道絕緣膜上層疊第一導(dǎo)電膜的工序；使用沿位線方向延伸的第一掩膜圖案對(duì)第一導(dǎo)電膜構(gòu)圖的工序；對(duì)半導(dǎo)體襯底以掩膜圖案或構(gòu)圖的第一導(dǎo)電膜為掩膜，注入雜質(zhì)，形成成為位線的雜質(zhì)擴(kuò)散層的工序；在半導(dǎo)體襯底上的構(gòu)圖的第一導(dǎo)電膜彼此之間形成埋入絕緣膜的工序；在構(gòu)圖的第一導(dǎo)電膜和埋入絕緣膜上層疊電極間絕緣膜的工序；在電極間絕緣膜上層疊第二導(dǎo)電膜的工序；使用在字線方向延伸的第二掩膜圖案對(duì)第二導(dǎo)電膜、電極間絕緣膜和構(gòu)圖的第一導(dǎo)電膜構(gòu)圖，形成由構(gòu)圖的第二導(dǎo)電膜所構(gòu)成的存儲(chǔ)器元件的柵極和構(gòu)圖的第一導(dǎo)電膜所構(gòu)成的浮游電極的工序。
根據(jù)第四半導(dǎo)體存儲(chǔ)裝置的制造方法，在成為位線的雜質(zhì)擴(kuò)散層的上側(cè)設(shè)置沿著位線方向延伸的埋入絕緣膜的同時(shí)，成為浮游電極的構(gòu)圖的第一導(dǎo)電膜由埋入絕緣膜彼此分離，因此在浮游電極、電極間絕緣膜以及柵極構(gòu)成的存儲(chǔ)器元件彼此之間不需要設(shè)置LOCOS分離區(qū)域。構(gòu)圖的第一導(dǎo)電膜由埋入絕緣膜彼此分離，而構(gòu)圖的第一導(dǎo)電膜之間由第二導(dǎo)電膜電連接，因此不會(huì)產(chǎn)生故障。
從而，根據(jù)第四半導(dǎo)體存儲(chǔ)裝置的制造方法，可實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)裝置的細(xì)微化。
本發(fā)明的第五半導(dǎo)體存儲(chǔ)裝置的制造方法包括在半導(dǎo)體襯底上的存儲(chǔ)器元件形成區(qū)域形成隧道絕緣膜的工序；在隧道絕緣膜上層疊第一導(dǎo)電膜的工序；使用沿位線方向延伸的第一掩膜圖案對(duì)第一導(dǎo)電膜構(gòu)圖的工序；在構(gòu)圖的第一導(dǎo)電膜的側(cè)面形成第一側(cè)壁絕緣膜的工序；對(duì)半導(dǎo)體襯底以構(gòu)圖的第一導(dǎo)電膜和第一側(cè)壁絕緣膜為掩膜，注入雜質(zhì)，形成成為位線的雜質(zhì)擴(kuò)散層的工序；對(duì)半導(dǎo)體襯底實(shí)施熱處理，將雜質(zhì)擴(kuò)散層重疊在構(gòu)圖的第一導(dǎo)電膜的工序；在半導(dǎo)體襯底上的彼此相對(duì)的第一側(cè)壁絕緣膜彼此之間形成埋入絕緣膜的工序；在構(gòu)圖的第一導(dǎo)電膜和埋入絕緣膜上層疊電極間絕緣膜的工序；在電極間絕緣膜上層疊第二導(dǎo)電膜的工序；使用在字線方向延伸的第二掩膜圖案對(duì)第二導(dǎo)電膜、電極間絕緣膜和構(gòu)圖的第一導(dǎo)電膜構(gòu)圖，形成由構(gòu)圖的第二導(dǎo)電膜所構(gòu)成的存儲(chǔ)器元件的柵極和構(gòu)圖的第一導(dǎo)電膜所構(gòu)成的浮游電極的工序。
根據(jù)第五半導(dǎo)體存儲(chǔ)裝置的制造方法，在成為位線的雜質(zhì)擴(kuò)散層的上側(cè)設(shè)置沿著位線方向延伸的埋入絕緣膜的同時(shí)，成為浮游電極的構(gòu)圖的第一導(dǎo)電膜由埋入絕緣膜彼此分離，因此在浮游電極、電極間絕緣膜以及柵極構(gòu)成的存儲(chǔ)器元件彼此之間不需要設(shè)置LOCOS分離區(qū)域。構(gòu)圖的第一導(dǎo)電膜由埋入絕緣膜彼此分離，而構(gòu)圖的第一導(dǎo)電膜之間由第二導(dǎo)電膜電連接，因此不會(huì)產(chǎn)生故障。
由于包括在成為浮游電極的構(gòu)圖的第一導(dǎo)電膜側(cè)面形成第一側(cè)壁絕緣膜的工序，可抑制向雜質(zhì)擴(kuò)散層注入的雜質(zhì)的擴(kuò)散所引起的短隧道效應(yīng)，因此可縮小柵極長(zhǎng)度。
從而，根據(jù)第五半導(dǎo)體存儲(chǔ)裝置的制造方法，可實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)裝置的進(jìn)一步細(xì)微化。
本發(fā)明的第六半導(dǎo)體存儲(chǔ)裝置的制造方法包括在半導(dǎo)體襯底上的存儲(chǔ)器元件形成區(qū)域形成隧道絕緣膜的工序；在隧道絕緣膜上層疊第一導(dǎo)電膜的工序；使用沿位線方向延伸的第一掩膜圖案對(duì)第一導(dǎo)電膜構(gòu)圖的工序；對(duì)半導(dǎo)體襯底以構(gòu)圖的第一導(dǎo)電膜為掩膜，注入雜質(zhì)，形成低濃度雜質(zhì)擴(kuò)散層的工序；在構(gòu)圖的第一導(dǎo)電膜側(cè)面形成第一側(cè)壁絕緣膜的工序；對(duì)半導(dǎo)體襯底以構(gòu)圖的第一導(dǎo)電膜和第一側(cè)壁絕緣膜為掩膜，注入雜質(zhì)，形成成為位線的高濃度雜質(zhì)擴(kuò)散層的工序；在半導(dǎo)體襯底上的彼此相對(duì)的第一側(cè)壁絕緣膜彼此之間形成埋入絕緣膜的工序；在構(gòu)圖的第一導(dǎo)電膜和埋入絕緣膜上層疊電極間絕緣膜的工序；在電極間絕緣膜上層疊第二導(dǎo)電膜的工序；使用在字線方向延伸的第二掩膜圖案對(duì)第二導(dǎo)電膜、電極間絕緣膜和構(gòu)圖的第一導(dǎo)電膜構(gòu)圖，形成由構(gòu)圖的第二導(dǎo)電膜所構(gòu)成的存儲(chǔ)器元件的柵極和構(gòu)圖的第一導(dǎo)電膜所構(gòu)成的浮游電極的工序。
根據(jù)第六半導(dǎo)體存儲(chǔ)裝置的制造方法，在成為位線的高濃度雜質(zhì)擴(kuò)散層的上側(cè)設(shè)置沿著位線方向延伸的埋入絕緣膜的同時(shí)，成為浮游電極的構(gòu)圖的第一導(dǎo)電膜由埋入絕緣膜彼此分離，因此在浮游電極、電極間絕緣膜以及柵極構(gòu)成的存儲(chǔ)器元件彼此之間不需要設(shè)置LOCOS分離區(qū)域。構(gòu)圖的第一導(dǎo)電膜由埋入絕緣膜彼此分離，而構(gòu)圖的第一導(dǎo)電膜之間由第二導(dǎo)電膜電連接，因此不會(huì)產(chǎn)生故障。
由于包括在高濃度雜質(zhì)擴(kuò)散層兩側(cè)形成低濃度雜質(zhì)擴(kuò)散層的工序，可抑制向高濃度雜質(zhì)擴(kuò)散層注入的雜質(zhì)的擴(kuò)散所引起的短隧道效應(yīng)，因此可縮小柵極長(zhǎng)度。
從而，根據(jù)第六半導(dǎo)體存儲(chǔ)裝置的制造方法，可實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)裝置的進(jìn)一步細(xì)微化。
第四或第五半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是形成埋入絕緣膜的工序包含在半導(dǎo)體襯底上經(jīng)金屬膜形成埋入絕緣膜的工序。
這樣，可在成為位線的雜質(zhì)擴(kuò)散層上形成金屬膜，從而可實(shí)現(xiàn)位線的低電阻化。
第四或第五半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是形成雜質(zhì)擴(kuò)散層的工序包含對(duì)半導(dǎo)體襯底經(jīng)隧道絕緣膜注入雜質(zhì)的工序。
這樣，雜質(zhì)注入時(shí)可由隧道絕緣膜保護(hù)半導(dǎo)體襯底表面。
第四或第五半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是在對(duì)第一導(dǎo)電膜構(gòu)圖的工序和形成雜質(zhì)擴(kuò)散層的工序之間包括以第一掩膜圖案或構(gòu)圖的第一導(dǎo)電膜為掩膜對(duì)隧道絕緣膜構(gòu)圖的工序，形成雜質(zhì)擴(kuò)散層的工序包含對(duì)半導(dǎo)體襯底不經(jīng)隧道絕緣膜注入雜質(zhì)的工序。
第六半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是形成低濃度雜質(zhì)擴(kuò)散層的工序包含對(duì)半導(dǎo)體襯底經(jīng)隧道絕緣膜注入雜質(zhì)的工序。
這樣，形成低濃度雜質(zhì)擴(kuò)散層用的雜質(zhì)注入時(shí)可由隧道絕緣膜保護(hù)半導(dǎo)體襯底表面，從而可降低半導(dǎo)體襯底受到的損壞。
第六半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是形成低濃度雜質(zhì)擴(kuò)散層的工序包含去除從隧道絕緣膜的構(gòu)圖的第一導(dǎo)電膜露出的區(qū)域中的至少一部分后對(duì)半導(dǎo)體襯底注入雜質(zhì)的工序。
這樣，可降低形成低濃度雜質(zhì)擴(kuò)散層用的離子注入工序的加速能量。
第六半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是在形成低濃度雜質(zhì)擴(kuò)散層的工序包含對(duì)半導(dǎo)體襯底經(jīng)隧道絕緣膜注入雜質(zhì)的工序的情況下，形成高濃度雜質(zhì)擴(kuò)散層的工序也可包含對(duì)半導(dǎo)體襯底經(jīng)隧道絕緣膜注入雜質(zhì)的工序。
這樣，形成高濃度雜質(zhì)擴(kuò)散層用的雜質(zhì)注入時(shí)也可由隧道絕緣膜保護(hù)半導(dǎo)體襯底表面。
第六半導(dǎo)體存儲(chǔ)裝置的制造方法可在形成低濃度雜質(zhì)擴(kuò)散層的工序和形成高濃度雜質(zhì)擴(kuò)散層的工序之間包括以第一掩膜圖案或構(gòu)圖的第一導(dǎo)電膜為掩膜對(duì)隧道絕緣膜構(gòu)圖的工序，形成高濃度雜質(zhì)擴(kuò)散層的工序包含對(duì)半導(dǎo)體襯底不經(jīng)隧道絕緣膜注入雜質(zhì)的工序。
第六半導(dǎo)體存儲(chǔ)裝置的制造方法可在對(duì)第一導(dǎo)電膜構(gòu)圖的工序和形成低濃度雜質(zhì)擴(kuò)散層的工序之間包括以第一掩膜圖案或構(gòu)圖的第一導(dǎo)電膜為掩膜對(duì)捕獲膜構(gòu)圖的工序，形成低濃度雜質(zhì)擴(kuò)散層的工序包含對(duì)半導(dǎo)體襯底不經(jīng)捕獲膜注入雜質(zhì)的工序。
第四到第六半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是形成柵極的工序包含在構(gòu)圖的第二導(dǎo)電膜表面部形成硅化物層的工序。
這樣，可實(shí)現(xiàn)柵極的低電阻化。
第四到第六半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是形成柵極的工序包含在埋入絕緣膜的側(cè)面形成第二側(cè)壁絕緣膜后，在構(gòu)圖的第二導(dǎo)電膜表面部形成硅化物層的工序。
這樣，在半導(dǎo)體襯底表面的雜質(zhì)擴(kuò)散層的外側(cè)部分用側(cè)壁絕緣膜覆蓋的狀態(tài)下進(jìn)行撒里賽德，從而可防止成為位線的雜質(zhì)擴(kuò)散層之間由硅化物層短路。
第四到第六半導(dǎo)體存儲(chǔ)裝置的制造方法中，在形成柵極的工序包含在埋入絕緣膜的側(cè)面形成第二側(cè)壁絕緣膜的工序的情況下，半導(dǎo)體存儲(chǔ)裝置具有在半導(dǎo)體襯底上設(shè)置、構(gòu)成邏輯電路的晶體管，埋入絕緣膜的側(cè)面形成第二側(cè)壁絕緣膜的工序包含在構(gòu)成邏輯電路的晶體管的柵極的側(cè)面形成第二側(cè)壁絕緣膜的工序。
這樣，可在構(gòu)成邏輯電路的晶體管的柵極側(cè)面形成側(cè)壁絕緣膜而不導(dǎo)致工序數(shù)增加。
第四到第六半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是形成柵極的工序包含在埋入絕緣膜彼此之間埋入絕緣膜后在構(gòu)圖的第二導(dǎo)電膜表面部形成硅化物層的工序。
這樣，在半導(dǎo)體襯底表面的雜質(zhì)擴(kuò)散層的外側(cè)部分用絕緣膜完全覆蓋的狀態(tài)下進(jìn)行撒里賽德，從而可確實(shí)防止成為位線的雜質(zhì)擴(kuò)散層之間由硅化物層短路。
第四到第六半導(dǎo)體存儲(chǔ)裝置的制造方法中，更好是半導(dǎo)體存儲(chǔ)裝置具有在半導(dǎo)體襯底上設(shè)置、構(gòu)成邏輯電路的晶體管，構(gòu)成邏輯電路的晶體管的柵極僅由構(gòu)圖的具有構(gòu)圖的第二導(dǎo)電膜構(gòu)成。
這樣，可形成構(gòu)成邏輯電路的晶體管的柵極而不導(dǎo)致工序數(shù)增加。


圖1(a)～(c)是表示第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖2(a)～(c)是表示第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖3是第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的剖面斜視圖；圖4(a)是沿著圖3的IVA-IVA線的剖面圖，圖4(b)是沿著圖3的IVB-IVB線的剖面圖，圖4(c)是沿著圖3的IVC-IVC線的剖面圖，圖4(d)是沿著圖3的IVD-IVD線的剖面圖；圖5(a)～(d)是表示第二實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖6(a)～(d)是表示第二實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖7是第二實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的剖面斜視圖；
圖8(a)是沿著圖7的VIIIA-VIIIA線的剖面圖，圖8(b)是沿著圖7的VIIIB-VIIIB線的剖面圖，圖8(c)是沿著圖7的VIIIC-VIIIC線的剖面圖，圖8(d)是沿著圖7的VIIID-VIIID線的剖面圖；圖9(a)～(d)是表示第三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖10(a)～(d)是表示第三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖11是第三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的斜視圖；圖12(a)是沿著圖11的XIIA-XIIA線的剖面圖，圖12(b)是沿著圖11的XIIB-XIIB線的剖面圖，圖12(c)是沿著圖11的XIIC-XIIC線的剖面圖，圖12(d)是沿著圖11的XIID-XIID線的剖面圖；圖13(a)～(e)是表示第四實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖14(a)～(d)是表示第四實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖15是第四實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的斜視圖；圖16(a)是沿著圖15的XVIA-XVIA線的剖面圖，圖16(b)是沿著圖15的XVIB-XVIB線的剖面圖，圖16(c)是沿著圖15的XVIC-XVIC線的剖面圖，圖16(d)是沿著圖15的XVID-XVID線的剖面圖；圖17(a)～(d)是表示第五實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖18(a)～(d)是表示第五實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖19是第五實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的斜視圖；圖20(a)是沿著圖19的XXA-XXA線的剖面圖，圖20(b)是沿著圖19的XXB-XXB線的剖面圖，圖20(c)是沿著圖19的XXC-XXC線的剖面圖，圖20(d)是沿著圖19的XXD-XXD線的剖面圖；圖21(a)～(d)是表示第六實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；
圖22(a)～(d)是表示第六實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖23(a)～(d)是表示第六實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖24是第六實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的斜視圖；圖25(a)是沿著圖24的XXVA-XXVA線的剖面圖，圖25(b)是沿著圖24的XXVB-XXVB線的剖面圖，圖25(c)是沿著圖24的XXVC-XXVC線的剖面圖，圖25(d)是沿著圖24的XXVD-XXVD線的剖面圖；圖26(a)～(d)是表示第七實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖27(a)～(d)是表示第七實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖28(a)～(d)是表示第七實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖29是第七實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的斜視圖；圖30(a)是沿著圖29的XXXA-XXXA線的剖面圖，圖30(b)是沿著圖29的XXXB-XXXB線的剖面圖，圖30(c)是沿著圖29的XXXC-XXXC線的剖面圖，圖30(d)是沿著圖29的XXXD-XXXD線的剖面圖；圖31(a)～(d)是表示第八實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖32(a)～(c)是表示第八實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖33(a)～(d)是表示第把實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖34是第八實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的斜視圖；圖35(a)是沿著圖34的XXXVA-XXXVA線的剖面圖，圖35(b)是沿著圖34的XXXVB-XXXVB線的剖面圖，圖35(c)是沿著圖34的XXXVC-XXXVC線的剖面圖，圖35(d)是沿著圖34的XXXVD-XXXVD線的剖面圖；圖36(a)～(d)是表示第九實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖37(a)～(c)是表示第九實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖38是第九實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的斜視圖；圖39(a)是沿著圖38的XXIXA-XXIXA線的剖面圖，圖39(b)是沿著圖38的XXIXB-XXIXB線的剖面圖，圖39(c)是沿著圖38的XXIXC-XXIXC線的剖面圖，圖39(d)是沿著圖38的XXIXD-XXIXD線的剖面圖；圖40(a)～(d)是表示第十實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖41(a)～(c)是表示第十實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖42(a)～(c)是表示第十實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖43(a)～(c)是表示第十實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖44(a)～(c)是表示第十一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖45(a)～(c)是表示第十一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖46(a)～(c)是表示第十一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖47(a)～(c)是表示第十一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖48(a)、(b)是表示第十一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖49(a)～(c)是表示第十二實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；
圖50(a)～(c)是表示第十二實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖51(a)～(c)是表示第十二實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖52(a)～(c)是表示第十二實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖53(a)～(c)是表示第十二實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖54(a)～(c)是表示第十三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖55(a)～(c)是表示第十三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖56(a)～(c)是表示第十三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖57(a)～(c)是表示第十三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖58(a)～(c)是表示第十三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖53(a)～(c)是表示第十二實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖59(a)～(d)是表示原來的半導(dǎo)體存儲(chǔ)裝置的制造方法的各工序的剖面圖；圖60是現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)裝置的平面圖。
具體實(shí)施例方式
下面說明本發(fā)明的各實(shí)施例的半導(dǎo)體存儲(chǔ)裝置及其制造方法，但通常邏輯電路區(qū)域中形成n溝道型晶體管和p溝道型晶體管，而這些僅僅是由于雜質(zhì)種類不同，因此下面表示的各附圖中，僅示出了n溝道型晶體管。
(第一實(shí)施例)
下面參考圖1(a)～(c)、圖2(a)～(c)、圖3和圖4(a)～(d)說明本發(fā)明的第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置及其制造方法。圖4(a)表示沿著圖3的IVA-IVA線的剖面結(jié)構(gòu)，圖4(b)表示沿著圖3的IVB-IVB線的剖面結(jié)構(gòu)，圖4(c)表示沿著圖3的IVC-IVC線的剖面結(jié)構(gòu)，圖4(d)表示沿著圖3的IVD-IVD線的剖面結(jié)構(gòu)。
首先，如圖1(a)所示，在硅襯底構(gòu)成的半導(dǎo)體襯底10的存儲(chǔ)器元件形成區(qū)域上層疊例如氧化硅膜、氮化硅膜、氧化硅膜的層疊膜所構(gòu)成的具有電荷捕獲位置的同時(shí)具有總共30nm的膜厚的捕獲膜11后，如圖1(b)所示，在捕獲膜11上層疊例如1×1020cm-3～1的磷，之后，如圖1(b)所示，在捕獲膜11上層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜12。
接著如圖1(c)所示，對(duì)第一多晶硅膜12以在位線方向延伸的第一抗蝕劑圖案13為掩膜進(jìn)行選擇蝕刻，對(duì)第一多晶硅膜12構(gòu)圖。該蝕刻工序中，為在后面進(jìn)行的雜質(zhì)注入工序中保護(hù)半導(dǎo)體襯底10的表面，最好殘留下捕獲膜11。
接著如圖2(a)所示，對(duì)半導(dǎo)體襯底10以第一抗蝕劑圖案13為掩膜在例如1×1015cm-2～1×1016cm-2的條件下離子注入n型的雜質(zhì)，形成成為位線的n型的高濃度雜質(zhì)擴(kuò)散層14。
接著如圖2(d)所示，在半導(dǎo)體襯底10上跨整個(gè)面層疊氧化硅膜后，對(duì)該氧化硅膜例如進(jìn)行CMP或回蝕刻(etch back)，通過去除該氧化硅膜的在構(gòu)圖的第一多晶硅膜12上存在的部分，在構(gòu)圖的第一多晶硅膜12彼此之間并且在高濃度雜質(zhì)擴(kuò)散層14上形成埋入絕緣膜15。此時(shí)，構(gòu)圖的第一多晶硅膜12的高度位置和埋入絕緣膜15的高度位置大致相等。
接著如圖2(c)所示，構(gòu)圖的第一多晶硅膜12和埋入絕緣膜15上層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜16。
接著對(duì)第二多晶硅膜16和構(gòu)圖的第一多晶硅膜12以在字線方向延伸的第二抗蝕劑圖案(圖中省略)為掩膜進(jìn)行選擇蝕刻，如圖3和圖4(a)～(d)所示，形成由構(gòu)圖的第二多晶硅膜16和構(gòu)圖的第一多晶硅膜12構(gòu)成的柵極。
根據(jù)第一實(shí)施例，在成為位線的高濃度雜質(zhì)擴(kuò)散層14上側(cè)設(shè)置在位線方向延伸的埋入絕緣膜15，同時(shí)構(gòu)成柵極的構(gòu)圖的第一多晶硅膜12由埋入絕緣膜15彼此分離，從而柵極和捕獲膜11構(gòu)成的存儲(chǔ)器元件彼此之間不需要設(shè)置LOCOS分離區(qū)域。
構(gòu)圖的第一多晶硅膜12由埋入絕緣膜15彼此分離，但構(gòu)圖的第一多晶硅膜12彼此之間由第二多晶硅膜16電連接，因此不會(huì)產(chǎn)生故障。
從而，根據(jù)第一實(shí)施例，可實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)裝置的細(xì)微化。
另外，第一實(shí)施例中，作為具有電荷捕獲位置的捕獲膜11，使用了氧化硅膜、氮化硅膜和氧化硅膜的層疊膜，但可替代它的是，使用硅的氧氮化膜的單層膜、氮化硅膜的單層膜、或者從半導(dǎo)體襯底10側(cè)開始順序?qū)盈B的氧化硅膜與氮化硅膜的層疊膜。
捕獲膜11的膜厚為30nm，但作為捕獲膜11的膜厚，薄的話，晶體管特性良好，更好是在20nm左右。
作為柵極，使用了第一多晶硅膜12和第二多晶硅膜16的層疊膜，但可替代它的是，使用多晶硅膜、非晶硅膜、熔點(diǎn)在600以上的高熔點(diǎn)金屬膜或金屬硅化物膜的單層膜，或者它們的層疊膜。
作為埋入絕緣膜15，使用了氧化硅膜，但可替代它的是，使用含氟的氧化硅膜或多孔的單層膜或它們的層疊膜。埋入絕緣膜15包含含氟的氧化硅膜時(shí)，布線間的電容降低，可實(shí)現(xiàn)晶體管速度的提高。
第一實(shí)施例中，作為形成高濃度雜質(zhì)擴(kuò)散層14的掩膜，使用了第一抗蝕劑圖案13，但可替代它的是，去除第一抗蝕劑圖案13，而使用構(gòu)圖的第一多晶硅膜12。這樣一來，柵極中也注入n型雜質(zhì)，因此可實(shí)現(xiàn)柵極的進(jìn)一步低電阻化。
第一實(shí)施例中，作為第一多晶硅膜12和第二多晶硅膜16，層疊摻雜雜質(zhì)而構(gòu)成的多晶硅膜，但可替代它的是，在層疊未摻雜雜質(zhì)的多晶硅膜后再摻雜雜質(zhì)。
第一實(shí)施例中，形成n型的存儲(chǔ)器元件，但可替代它的是，形成p型的存儲(chǔ)器元件。
(第二實(shí)施例)下面參考圖5(a)～(d)、圖6(a)～(d)、圖7和圖8(a)～(d)說明本發(fā)明的第二實(shí)施例的半導(dǎo)體存儲(chǔ)裝置及其制造方法。圖8(a)表示沿著圖7的VIIA-VIIA線的剖面結(jié)構(gòu)，圖8(b)表示沿著圖7的VIIB-VIIB線的剖面結(jié)構(gòu)，圖8(c)表示沿著圖7的VIIC-VIIVC線的剖面結(jié)構(gòu)，圖8(d)表示沿著圖7的VIID-VIID線的剖面結(jié)構(gòu)。
首先，如圖5(a)所示，在硅襯底構(gòu)成的半導(dǎo)體襯底20的存儲(chǔ)器元件形成區(qū)域上層疊例如氧化硅膜、氮化硅膜、氧化硅膜的層疊膜所構(gòu)成的具有總共30nm的膜厚的捕獲膜21后，如圖5(b)所示，在捕獲膜21上層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜22。
接著如圖5(c)所示，對(duì)第一多晶硅膜22以在位線方向延伸的第一抗蝕劑圖案(圖中省略)為掩膜進(jìn)行選擇蝕刻，對(duì)第一多晶硅膜22構(gòu)圖。
接著如圖5(d)所示，在半導(dǎo)體襯底20上跨整個(gè)面層疊例如具有50nm～200nm的膜厚的氧化硅后，對(duì)該氧化硅膜進(jìn)行回蝕刻(etch back)，在構(gòu)圖的第一多晶硅膜22的側(cè)面上形成側(cè)壁絕緣膜23。此時(shí)，捕獲膜21的從第一多晶硅膜22和側(cè)壁絕緣膜23露出的部分通過普通蝕刻去除，但可殘留下捕獲膜21。殘留下捕獲膜21時(shí)，可降低半導(dǎo)體襯底20在蝕刻工序中受到的損壞。
接著如圖6(a)所示，對(duì)半導(dǎo)體襯底20以構(gòu)圖的第一多晶硅膜22和側(cè)壁絕緣膜23為掩膜在例如1×1015cm-2～1×1016cm-2的條件下離子注入n型的雜質(zhì)，形成成為位線的n型的高濃度雜質(zhì)擴(kuò)散層24。
接著如圖6(d)所示，在半導(dǎo)體襯底20實(shí)施例如850～950的熱處理，將高濃度雜質(zhì)擴(kuò)散層24與構(gòu)圖的第一多晶硅膜22重疊。該熱處理可通過使用電爐的間歇式(batch)處理或使用燈的快速熱處理(RTA)進(jìn)行。
接著如圖6(c)所示，在半導(dǎo)體襯底20上跨整個(gè)面層疊氧化硅膜后，對(duì)該氧化硅膜例如進(jìn)行CMP或回蝕刻(etch back)，通過去除該氧化硅膜的在構(gòu)圖的第一多晶硅膜22上存在的部分，在彼此相對(duì)的側(cè)壁絕緣膜23彼此之間并且在高濃度雜質(zhì)擴(kuò)散層24上形成埋入絕緣膜25。此時(shí)，構(gòu)圖的第一多晶硅膜22的高度位置和埋入絕緣膜25的高度位置大致相等。
接著如圖6(d)所示，構(gòu)圖的第一多晶硅膜22和埋入絕緣膜25上層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜26。
接著對(duì)第二多晶硅膜26和構(gòu)圖的第一多晶硅膜22以在字線方向延伸的第二抗蝕劑圖案(圖中省略)為掩膜進(jìn)行選擇蝕刻，如圖7和圖8(a)～(d)所示，形成由構(gòu)圖的第二多晶硅膜26和構(gòu)圖的第一多晶硅膜22構(gòu)成的柵極。
根據(jù)第二實(shí)施例，在構(gòu)成柵極的構(gòu)圖的第一多晶硅膜22側(cè)面形成側(cè)壁絕緣膜，除第一實(shí)施例的效果外，可抑制向高濃度雜質(zhì)擴(kuò)散層24注入的雜質(zhì)擴(kuò)散引起的短隧道效應(yīng)，可縮小柵極長(zhǎng)度。
從而，根據(jù)第二實(shí)施例，可實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)裝置的進(jìn)一步細(xì)微化。
另外，第二實(shí)施例中，作為第一多晶硅膜22和第二多晶硅膜26，層疊摻雜雜質(zhì)構(gòu)成的多晶硅膜，但可替代它的是，在層疊未摻雜雜質(zhì)的多晶硅膜后再摻雜雜質(zhì)。
可替代第二實(shí)施例的第一多晶硅膜22和第二多晶硅膜26，使用非晶的硅膜。
另外，第二實(shí)施例中，形成n型的存儲(chǔ)器元件，但可替代它的是，形成p型的存儲(chǔ)器元件。
(第三實(shí)施例)下面參考圖9(a)～(d)、圖10(a)～(d)、圖11和圖12(a)～(d)說明本發(fā)明的第三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置及其制造方法。圖12(a)表示沿著圖11的XIIA-XIIA線的剖面結(jié)構(gòu)，圖12(b)表示沿著圖11的XIIB-XIIB線的剖面結(jié)構(gòu)，圖12(c)表示沿著圖11的XIIC-XIIC線的剖面結(jié)構(gòu)，圖12(d)表示沿著圖11的XIID-XIID線的剖面結(jié)構(gòu)。
首先，如圖9(a)所示，在硅襯底構(gòu)成的半導(dǎo)體襯底30的存儲(chǔ)器元件形成區(qū)域上層疊例如氧化硅膜、氮化硅膜、氧化硅膜的層疊膜所構(gòu)成的具有總共30nm的膜厚的捕獲膜31后，如圖9(b)所示，在捕獲膜31上層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜32。
接著如圖9(c)所示，對(duì)第一多晶硅膜32以在位線方向延伸的第一抗蝕劑圖案(圖中省略)為掩膜進(jìn)行選擇蝕刻，對(duì)第一多晶硅膜32構(gòu)圖。該蝕刻工序中，為在后面進(jìn)行的雜質(zhì)注入工序中保護(hù)半導(dǎo)體襯底30的表面，最好殘留下捕獲膜31。
接著如圖9(d)所示，對(duì)半導(dǎo)體襯底30以第一抗蝕劑圖案為掩膜在20keV～50keV和1×1012cm-2～1×1013cm-2的條件下離子注入p型的雜質(zhì)例如硼，形成p型的雜質(zhì)擴(kuò)散層33后，對(duì)半導(dǎo)體襯底30以第一抗蝕劑圖案為掩膜在20keV～50keV和1×1014cm-2～1×1015cm-2的條件下離子注入n型的雜質(zhì)例如砷，形成n型的低濃度雜質(zhì)擴(kuò)散層34。p型的雜質(zhì)注入工序和n型的雜質(zhì)注入工序那個(gè)在先都可以。
接著如圖10(a)所示，在半導(dǎo)體襯底30上跨整個(gè)面層疊例如具有50nm～200nm的膜厚的氧化硅膜后，對(duì)該氧化硅膜進(jìn)行回蝕刻(etchback)，在構(gòu)圖的第一多晶硅膜32的側(cè)面上形成側(cè)壁絕緣膜35。
接著如圖10(b)所示，對(duì)半導(dǎo)體襯底30以構(gòu)圖的第一多晶硅膜32和側(cè)壁絕緣膜35為掩膜在例如1×1015cm-2～1×1016cm-2的條件下離子注入n型的雜質(zhì)，形成成為位線的n型的高濃度雜質(zhì)擴(kuò)散層36。
接著如圖10(c)所示，在半導(dǎo)體襯底30上跨整個(gè)面層疊氧化硅膜后，對(duì)該氧化硅膜例如進(jìn)行CMP或回蝕刻(etch back)，通過去除該氧化硅膜的在構(gòu)圖的第一多晶硅膜32上存在的部分，在彼此相對(duì)的側(cè)壁絕緣膜35彼此之間并且在高濃度雜質(zhì)擴(kuò)散層36上形成埋入絕緣膜37。此時(shí)，構(gòu)圖的第一多晶硅膜32的高度位置和埋入絕緣膜37的高度位置大致相等。
接著如圖10(d)所示，構(gòu)圖的第一多晶硅膜32和埋入絕緣膜37上層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜38。
接著對(duì)第二多晶硅膜38和構(gòu)圖的第一多晶硅膜32以在字線方向延伸的第二抗蝕劑圖案(圖中省略)為掩膜進(jìn)行選擇蝕刻，如圖11和圖12(a)～(d)所示，形成由構(gòu)圖的第二多晶硅膜38和構(gòu)圖的第一多晶硅膜32構(gòu)成的柵極。
根據(jù)第三實(shí)施例，在形成低濃度雜質(zhì)擴(kuò)散層34后，在柵極側(cè)面形成側(cè)壁絕緣膜35，之后，以構(gòu)圖的第一多晶硅膜32和側(cè)壁絕緣膜35為掩膜注入n型雜質(zhì)，形成高濃度雜質(zhì)擴(kuò)散層36，即形成LDD結(jié)構(gòu)，因此除第一實(shí)施例的效果外，可抑制向高濃度雜質(zhì)擴(kuò)散層36注入的雜質(zhì)擴(kuò)散引起的短隧道效應(yīng)，可縮小柵極長(zhǎng)度。
另外，第三實(shí)施例中，作為形成p型的雜質(zhì)擴(kuò)散層33和n型的低濃度雜質(zhì)擴(kuò)散層34的掩膜，使用了未示出的第一抗蝕劑圖案，但可替代它的是，使用構(gòu)圖的第一多晶硅膜32。
另外，第三實(shí)施例中，作為第一多晶硅膜32和第二多晶硅膜38，層疊摻雜雜質(zhì)構(gòu)成的多晶硅膜，但可替代它的是，在層疊未摻雜雜質(zhì)的多晶硅膜后再摻雜雜質(zhì)。
可替代第三實(shí)施例的第一多晶硅膜32和第二多晶硅膜38，使用非晶的硅膜。
另外，第三實(shí)施例中，形成n型的存儲(chǔ)器元件，但可替代它的是，形成p型的存儲(chǔ)器元件。
(第四實(shí)施例)下面參考圖13(a)～(e)、圖14(a)～(d)、圖15和圖16(a)～(d)說明本發(fā)明的第四實(shí)施例的半導(dǎo)體存儲(chǔ)裝置及其制造方法。圖16(a)表示沿著圖15的XVIA-XVIA線的剖面結(jié)構(gòu)，圖16(b)表示沿著圖15的XVIB-XVIB線的剖面結(jié)構(gòu)，圖16(c)表示沿著圖15的XVIC-XVIC線的剖面結(jié)構(gòu)，圖16(d)表示沿著圖15的XVID-XVID線的剖面結(jié)構(gòu)。
首先，如圖13(a)所示，在硅襯底構(gòu)成的半導(dǎo)體襯底40的存儲(chǔ)器元件形成區(qū)域上層疊例如氧化硅膜、氮化硅膜、氧化硅膜的層疊膜所構(gòu)成的具有總共30nm的膜厚的捕獲膜41后，如圖13(b)所示，在捕獲膜41上層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜42。
接著如圖13(c)所示，對(duì)第一多晶硅膜42以在位線方向延伸的第一抗蝕劑圖案(圖中省略)為掩膜進(jìn)行選擇蝕刻，對(duì)第一多晶硅膜42構(gòu)圖。該蝕刻工序中，為在后面進(jìn)行的雜質(zhì)注入工序中保護(hù)半導(dǎo)體襯底40的表面，最好殘留下捕獲膜41。
接著如圖13(d)所示，對(duì)半導(dǎo)體襯底40以第一抗蝕劑圖案為掩膜在20keV～50keV和1×1012cm-2～1×1013cm-2的條件下離子注入p型的雜質(zhì)例如硼，形成p型的雜質(zhì)擴(kuò)散層43后，對(duì)半導(dǎo)體襯底40以第一抗蝕劑圖案為掩膜在20keV～50keV和1×1014cm-2～1×1015cm-2的條件下離子注入n型的雜質(zhì)例如砷，形成n型的低濃度雜質(zhì)擴(kuò)散層44。
接著如圖13(e)所示，在半導(dǎo)體襯底40上跨整個(gè)面層疊例如具有50nm～200nm的膜厚的氧化硅膜后，對(duì)該氧化硅膜進(jìn)行回蝕刻(etchback)，在構(gòu)圖的第一多晶硅膜42的側(cè)面上形成側(cè)壁絕緣膜45。
接著如圖14(a)所示，對(duì)半導(dǎo)體襯底40以構(gòu)圖的第一多晶硅膜42和側(cè)壁絕緣膜45為掩膜在例如1×1015cm-2～1×1016cm-2的條件下離子注入n型的雜質(zhì)，形成成為位線的n型的高濃度雜質(zhì)擴(kuò)散層46。
接著如圖14(b)所示，在半導(dǎo)體襯底40上跨整個(gè)面層疊鎢膜后，對(duì)個(gè)鎢膜進(jìn)行回蝕刻(etch back)，在彼此相對(duì)的側(cè)壁絕緣膜45彼此之間并且在高濃度雜質(zhì)擴(kuò)散層46上形成具有比構(gòu)圖的第一多晶硅膜42低的高度位置的金屬膜47。此時(shí)，作為金屬膜47最好使用約400以上的熔點(diǎn)的膜。作為金屬膜47的高度位置，最好是為構(gòu)圖的第一多晶硅膜42的高度位置的大概一半左右。其原因是金屬膜47的膜厚增大時(shí)，恐怕產(chǎn)生金屬膜47與構(gòu)圖的第一多晶硅膜42之間的短路，另一方面，金屬膜47的膜厚過小時(shí)，后面進(jìn)行的蝕刻工序中恐怕金屬膜47會(huì)消失。
接著如圖14(c)所示，在半導(dǎo)體襯底40上跨整個(gè)面層疊氧化硅膜后，對(duì)該氧化硅膜例如進(jìn)行CMP或回蝕刻(etch back)，通過去除該氧化硅膜的在構(gòu)圖的第一多晶硅膜42上存在的部分，在彼此相對(duì)的側(cè)壁絕緣膜45彼此之間并且在金屬膜47上形成埋入絕緣膜48。此時(shí)，構(gòu)圖的第一多晶硅膜42的高度位置和埋入絕緣膜48的高度位置大致相等。
接著如圖14(d)所示，構(gòu)圖的第一多晶硅膜42和埋入絕緣膜48上層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜49。
接著對(duì)第二多晶硅膜49和構(gòu)圖的第一多晶硅膜42以在字線方向延伸的第二抗蝕劑圖案(圖中省略)為掩膜進(jìn)行選擇蝕刻，如圖15和圖16(a)～(d)所示，形成由構(gòu)圖的第二多晶硅膜49和構(gòu)圖的第一多晶硅膜42構(gòu)成的柵極。
根據(jù)第四實(shí)施例，在彼此相對(duì)的側(cè)壁絕緣膜45彼此之間并且在成為位線的高濃度雜質(zhì)擴(kuò)散層46上設(shè)置金屬膜47，可實(shí)現(xiàn)位線的低電阻化。
另外，第四實(shí)施例中，作為形成p型的雜質(zhì)擴(kuò)散層43和n型的低濃度雜質(zhì)擴(kuò)散層44的掩膜，使用了未示出的第一抗蝕劑圖案，但可替代它的是，使用構(gòu)圖的第一多晶硅膜42。
另外，第四實(shí)施例中，作為第一多晶硅膜42和第二多晶硅膜49，層疊摻雜雜質(zhì)構(gòu)成的多晶硅膜，但可替代它的是，在層疊未摻雜雜質(zhì)的多晶硅膜后再摻雜雜質(zhì)。
可替代第四實(shí)施例的第一多晶硅膜42和第二多晶硅膜49，使用非晶的硅膜。
另外，第四實(shí)施例中，形成n型的存儲(chǔ)器元件，但可替代它的是，形成p型的存儲(chǔ)器元件。
(第五實(shí)施例)下面參考圖17(a)～(d)、圖18(a)～(d)、圖19和圖20(a)～(d)說明本發(fā)明的第五實(shí)施例的半導(dǎo)體存儲(chǔ)裝置及其制造方法。圖20(a)表示沿著圖19的XXA-XXA線的剖面結(jié)構(gòu)，圖20(b)表示沿著圖19的XXB-XXB線的剖面結(jié)構(gòu)，圖20(c)表示沿著圖19的XXC-XXC線的剖面結(jié)構(gòu)，圖20(d)表示沿著圖19的XXD-XXD線的剖面結(jié)構(gòu)。
首先，如圖17(a)所示，在硅襯底構(gòu)成的半導(dǎo)體襯底50的存儲(chǔ)器元件形成區(qū)域上層疊例如氧化硅膜、氮化硅膜、氧化硅膜的層疊膜所構(gòu)成的具有總共30nm的膜厚的捕獲膜51后，如圖17(b)所示，在捕獲膜51上層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有190nm～300nm厚度的第一多晶硅膜52。
接著對(duì)第一多晶硅膜52和捕獲膜51以在位線方向延伸的第一抗蝕劑圖案(圖中省略)為掩膜進(jìn)行選擇蝕刻，對(duì)第一多晶硅膜52和捕獲膜51構(gòu)圖。
接著如圖17(d)所示，對(duì)半導(dǎo)體襯底50以構(gòu)圖的第一多晶硅膜52為掩膜在20keV～50keV和1×1012cm-2～1×1013cm-2的條件下離子注入p型的雜質(zhì)例如硼，形成p型的雜質(zhì)擴(kuò)散層53后，對(duì)半導(dǎo)體襯底50以構(gòu)圖的第一多晶硅膜52為掩膜在20keV～50keV和1×1014cm-2～1×1015cm-2的條件下離子注入n型的雜質(zhì)例如砷，形成n型的低濃度雜質(zhì)擴(kuò)散層54。
接著如圖18(a)所示，在半導(dǎo)體襯底50上跨整個(gè)面層疊例如具有50nm～200nm的膜厚的氧化硅膜后，對(duì)該氧化硅膜進(jìn)行回蝕刻(etchback)，在構(gòu)圖的第一多晶硅膜52的側(cè)面上形成側(cè)壁絕緣膜55。
接著如圖18(b)所示，對(duì)半導(dǎo)體襯底50以構(gòu)圖的第一多晶硅膜52和側(cè)壁絕緣膜55為掩膜在例如1×1015cm-2～1×1016cm-2的條件下離子注入n型的雜質(zhì)，形成成為位線的n型的高濃度雜質(zhì)擴(kuò)散層56。
接著如圖18(c)所示，在半導(dǎo)體襯底50上跨整個(gè)面層疊氧化硅膜后，對(duì)該氧化硅膜例如進(jìn)行CMP或回蝕刻(etch back)，通過去除該氧化硅膜的在構(gòu)圖的第一多晶硅膜52上存在的部分，在彼此相對(duì)的側(cè)壁絕緣膜55彼此之間并且在高濃度雜質(zhì)擴(kuò)散層56上形成埋入絕緣膜57。此時(shí)，構(gòu)圖的第一多晶硅膜52的高度位置和埋入絕緣膜57的高度位置大致相等。
接著如圖18(d)所示，構(gòu)圖的第一多晶硅膜52和埋入絕緣膜57上層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜58。
接著對(duì)第二多晶硅膜58和構(gòu)圖的第一多晶硅膜52以在字線方向延伸的第二抗蝕劑圖案(圖中省略)為掩膜進(jìn)行選擇蝕刻，如圖19和圖20(a)～(d)所示，形成由構(gòu)圖的第二多晶硅膜58和構(gòu)圖的第一多晶硅膜52構(gòu)成的柵極。
根據(jù)第五實(shí)施例，對(duì)第一多晶硅膜52，和捕獲膜51構(gòu)圖，在成為位線的區(qū)域露出半導(dǎo)體襯底50后離子注入雜質(zhì)來形成n型的低濃度雜質(zhì)擴(kuò)散層54，因此與殘留捕獲膜51的狀態(tài)下進(jìn)行離子注入的情況(參考圖9(d))相比，可降低離子注入的加速能量。即，像第三實(shí)施例那樣，在殘留由氧化硅膜、氮化硅膜、氧化硅膜的層疊膜構(gòu)成且具有30nm的膜厚的捕獲膜的情況下，需要60keV以上的加速能量，而如果去除捕獲膜，則可降低加速能量降低到離子注入裝置的加速能量的下限(當(dāng)前是10keV左右)。
另外，第五實(shí)施例中，通過離子注入法形成n型的低濃度雜質(zhì)擴(kuò)散層54，但可替代它的是，通過等離子體摻雜法或固相擴(kuò)散法形成。
另外，第五實(shí)施例中，作為第一多晶硅膜52和第二多晶硅膜58，層疊摻雜雜質(zhì)構(gòu)成的多晶硅膜，但可替代它的是，在層疊未摻雜雜質(zhì)的多晶硅膜后再摻雜雜質(zhì)。
可替代第五實(shí)施例的第一多晶硅膜52和第二多晶硅膜58，使用非晶的硅膜。
另外，第五實(shí)施例中，形成n型的存儲(chǔ)器元件，但可替代它的是，形成p型的存儲(chǔ)器元件。
(第六實(shí)施例)下面參考圖21(a)～(d)、圖22(a)～(d)、圖23(a)～(d)、圖24圖25(a)～(d)說明本發(fā)明的第六實(shí)施例的半導(dǎo)體存儲(chǔ)裝置及其制造方法。圖25(a)表示沿著圖24的XXVA-XXVA線的剖面結(jié)構(gòu)，圖25(b)表示沿著圖24的XXVB-XXVB線的剖面結(jié)構(gòu)，圖25(c)表示沿著圖24的XXVC-XXVC線的剖面結(jié)構(gòu)，圖25(d)表示沿著圖24的XXVD-XXVD線的剖面結(jié)構(gòu)。
首先，如圖21(a)所示，在硅襯底構(gòu)成的半導(dǎo)體襯底60的存儲(chǔ)器元件形成區(qū)域上層疊例如氧化硅膜、氮化硅膜、氧化硅膜的層疊膜所構(gòu)成的具有總共30nm的膜厚的捕獲膜61后，如圖21(b)所示，在捕獲膜61上層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜62。
接著如圖21(c)所示，對(duì)第一多晶硅膜62以在位線方向延伸的第一抗蝕劑圖案63為掩膜進(jìn)行選擇蝕刻，對(duì)第一多晶硅膜62構(gòu)圖。該蝕刻工序中，為在后面進(jìn)行的雜質(zhì)注入工序中保護(hù)半導(dǎo)體襯底60的表面，最好殘留下捕獲膜61。
接著如圖21(d)所示，對(duì)半導(dǎo)體襯底60以第一抗蝕劑圖案63為掩膜在例如1×1015cm-2～1×1016cm-2的條件下離子注入n型的雜質(zhì)，形成成為位線的n型的高濃度雜質(zhì)擴(kuò)散層64。
接著如圖22(a)所示，在半導(dǎo)體襯底60上跨整個(gè)面層疊氧化硅膜后，對(duì)該氧化硅膜例如進(jìn)行CMP或回蝕刻(etch back)，通過去除該氧化硅膜的在構(gòu)圖的第一多晶硅膜62上存在的部分，在構(gòu)圖的第一多晶硅膜62彼此之間并且在高濃度雜質(zhì)擴(kuò)散層64上形成埋入絕緣膜65。此時(shí)，構(gòu)圖的第一多晶硅膜62的高度位置和埋入絕緣膜65的高度位置大致相等。
接著如圖22(b)所示，在構(gòu)圖的第一多晶硅膜62和埋入絕緣膜65上層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜66。
接著如圖22(c)和22(d)所示，對(duì)第二多晶硅膜66和構(gòu)圖的第一多晶硅膜62以在字線方向延伸的第二抗蝕劑圖案(圖中省略)為掩膜進(jìn)行選擇蝕刻。圖22(c)對(duì)應(yīng)圖24的沿著XXVA-XXVA線的剖面結(jié)構(gòu)，圖22(d)對(duì)應(yīng)圖24的沿著XXVB-XXVB線的剖面結(jié)構(gòu)。
接著如圖23(a)和23(b)所示，在半導(dǎo)體襯底60上跨整個(gè)面層疊氧化硅膜后，對(duì)該氧化硅膜進(jìn)行回蝕刻(etch back)，在埋入絕緣膜65的側(cè)面和構(gòu)圖的第一多晶硅膜62和第二多晶硅膜66的側(cè)面上形成側(cè)壁絕緣膜67(參考圖25(c)和(d))。由此，半導(dǎo)體襯底60的在高濃度雜質(zhì)擴(kuò)散層64外側(cè)的部分由埋入絕緣膜65和側(cè)壁絕緣膜67覆蓋。圖23(a)對(duì)應(yīng)圖24的沿著XXVA-XXVA線的剖面結(jié)構(gòu)，圖23(b)對(duì)應(yīng)圖24的沿著XXVB-XXVB線的剖面結(jié)構(gòu)。
接著如圖23(c)和23(d)所示，在半導(dǎo)體襯底60上跨整個(gè)面層疊鈷膜后，通過實(shí)施熱處理，在構(gòu)圖的第二多晶硅膜66的表面部和半導(dǎo)體襯底60的從埋入絕緣膜65和側(cè)壁絕緣膜67露出的表面形成氮化物層68后，如圖24和圖25(a)～(d)所示，得到表面部有氮化物層68的由構(gòu)圖的第二多晶硅膜66和構(gòu)圖的第一多晶硅膜62構(gòu)成的柵極。
根據(jù)第六實(shí)施例，在構(gòu)成柵極的第二多晶硅膜66的表面部形成氮化物層68，因此可實(shí)現(xiàn)柵極的低電阻化。
此時(shí)，在埋入絕緣膜65側(cè)面形成側(cè)壁絕緣膜67，由埋入絕緣膜65和側(cè)壁絕緣膜67覆蓋半導(dǎo)體襯底60的在高濃度雜質(zhì)擴(kuò)散層64外側(cè)的部分，之后形成氮化物層68，使得能夠防止高濃度雜質(zhì)擴(kuò)散層64彼此之間被半導(dǎo)體襯底60的表面部形成的氮化物層68短路的情況(參考圖25(b))。
第六實(shí)施例中，作為形成高濃度雜質(zhì)擴(kuò)散層64的掩膜，使用了第一抗蝕劑圖案63，但可替代它的是，去除第一抗蝕劑圖案63，使用構(gòu)圖的第一多晶硅膜62。
第六實(shí)施例中，作為第一多晶硅膜62和第二多晶硅膜66，層疊摻雜雜質(zhì)構(gòu)成的多晶硅膜，但可替代它的是，在層疊未摻雜雜質(zhì)的多晶硅膜后再摻雜雜質(zhì)。
可替代第六實(shí)施例的第一多晶硅膜62和第二多晶硅膜66，使用非晶的硅膜。
第六實(shí)施例中，層疊鈷膜來形成氮化物層68，但可替代鈷膜，使用鈦膜、鎳膜或鉑膜的單層膜或它們的層疊膜。
另外，第六實(shí)施例中，形成n型的存儲(chǔ)器元件，但可替代它的是，形成p型的存儲(chǔ)器元件。
(第七實(shí)施例)下面參考圖26(a)～(d)、圖27(a)～(d)、圖28(a)～(d)、圖29和圖30(a)～(d)說明本發(fā)明的第七實(shí)施例的半導(dǎo)體存儲(chǔ)裝置及其制造方法。圖30(a)表示沿著圖29的XXXA-XXXA線的剖面結(jié)構(gòu)，圖30(b)表示沿著圖29的XXXB-XXXB線的剖面結(jié)構(gòu)，圖30(c)表示沿著圖29的XXXC-XXXC線的剖面結(jié)構(gòu)，圖30(d)表示沿著圖29的XXXD-XXXD線的剖面結(jié)構(gòu)。
首先，如圖26(a)所示，在硅襯底構(gòu)成的半導(dǎo)體襯底70的存儲(chǔ)器元件形成區(qū)域上層疊例如氧化硅膜、氮化硅膜、氧化硅膜的層疊膜所構(gòu)成的具有總共30nm的膜厚的捕獲膜71后，如圖26(b)所示，在捕獲膜71上層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜72。
接著如圖26(c)所示，對(duì)第一多晶硅膜72以在位線方向延伸的第一抗蝕劑圖案73為掩膜進(jìn)行選擇蝕刻，對(duì)第一多晶硅膜72構(gòu)圖。
接著如圖26(d)所示，對(duì)半導(dǎo)體襯底70以第一抗蝕劑圖案73為掩膜在例如1×1015cm-2～1×1016cm-2的條件下離子注入n型的雜質(zhì)，形成成為位線的n型的高濃度雜質(zhì)擴(kuò)散層74。
接著如圖27(a)所示，在半導(dǎo)體襯底70上跨整個(gè)面層疊氧化硅膜后，對(duì)該氧化硅膜例如進(jìn)行CMP或回蝕刻(etch back)，通過去除該氧化硅膜的在構(gòu)圖的第一多晶硅膜72上存在的部分，在構(gòu)圖的第一多晶硅膜72彼此之間并且在高濃度雜質(zhì)擴(kuò)散層74上形成第一埋入絕緣膜75。此時(shí)，構(gòu)圖的第一多晶硅膜72的高度位置和第一埋入絕緣膜75的高度位置大致相等。
接著如圖27(b)所示，在構(gòu)圖的第一多晶硅膜72和第一埋入絕緣膜75上層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜76。
接著如圖27(c)和27(d)所示，對(duì)第二多晶硅膜76和構(gòu)圖的第一多晶硅膜72以在字線方向延伸的第二抗蝕劑圖案(圖中省略)為掩膜進(jìn)行選擇蝕刻。圖27(c)對(duì)應(yīng)圖29的沿著XXXA-XXXA線的剖面結(jié)構(gòu)，圖27(d)對(duì)應(yīng)圖29的沿著XXXB-XXXB線的剖面結(jié)構(gòu)。
接著如圖28(a)和28(b)所示，在半導(dǎo)體襯底70上跨整個(gè)面層疊氧化硅膜后，對(duì)該氧化硅膜進(jìn)行例如CMP或回蝕刻(etch back)，通過去除該氧化硅膜的在構(gòu)圖的第二多晶硅膜76上存在的部分，形成第二埋入絕緣膜77。第二埋入絕緣膜77在完全覆蓋第一埋入絕緣膜75的同時(shí)，第二埋入絕緣膜77的高度位置與構(gòu)圖的第二多晶硅膜76的高度位置大致相等。圖28(a)對(duì)應(yīng)圖29的沿著XXXA-XXXA線的剖面結(jié)構(gòu)，圖28(b)對(duì)應(yīng)圖29的沿著XXXB-XXXB線的剖面結(jié)構(gòu)。
接著如圖28(c)和28(d)所示，在半導(dǎo)體襯底70上跨整個(gè)面層疊鈷膜后，通過實(shí)施熱處理，在構(gòu)圖的第二多晶硅膜76的表面部形成氮化物層78后，如圖29和圖30(a)～(d)所示，得到表面部有氮化物層78的由構(gòu)圖的第二多晶硅膜76和構(gòu)圖的第一多晶硅膜72構(gòu)成的柵極。
第七實(shí)施例中，作為形成高濃度雜質(zhì)擴(kuò)散層74的掩膜，使用了第一抗蝕劑圖案73，但可替代它的是，去除第一抗蝕劑圖案73，使用構(gòu)圖的第一多晶硅膜72。
第七實(shí)施例中，作為第一多晶硅膜72和第二多晶硅膜76，層疊摻雜雜質(zhì)構(gòu)成的多晶硅膜，但可替代它的是，在層疊未摻雜雜質(zhì)的多晶硅膜后再摻雜雜質(zhì)。
可替代第七實(shí)施例的第一多晶硅膜72和第二多晶硅膜76，使用非晶的硅膜。
第七實(shí)施例中，層疊鈷膜來形成氮化物層78，但可替代鈷膜，可層疊鈦膜、鎳膜或鉑膜。
另外，第七實(shí)施例中，形成n型的存儲(chǔ)器元件，但可替代它的是，形成p型的存儲(chǔ)器元件。
(第八實(shí)施例)下面參考圖31(a)～(c)、圖32(a)～(c)、圖33(a)～(d)、圖34和圖35(a)～(d)說明本發(fā)明的第八實(shí)施例的半導(dǎo)體存儲(chǔ)裝置及其制造方法。圖35(a)表示沿著圖34的XXXVA-XXXVA線的剖面結(jié)構(gòu)，圖35(b)表示沿著圖34的XXXVB-XXXVB線的剖面結(jié)構(gòu)，圖35(c)表示沿著圖34的XXXVC-XXXVC線的剖面結(jié)構(gòu)，圖35(d)表示沿著圖34的XXXVD-XXXVD線的剖面結(jié)構(gòu)。
首先，如圖31(a)所示，在硅襯底構(gòu)成的半導(dǎo)體襯底80的存儲(chǔ)器元件形成區(qū)域上層疊例如氧化硅膜、氮化硅膜、氧化硅膜的層疊膜所構(gòu)成的具有總共35nm的膜厚的捕獲膜81后，如圖31(b)所示，在捕獲膜81上層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜82。
接著如圖31(c)所示，對(duì)第一多晶硅膜82以在位線方向延伸的第一抗蝕劑圖案83為掩膜進(jìn)行選擇蝕刻，對(duì)第一多晶硅膜82構(gòu)圖。
接著如圖32(a)所示，對(duì)半導(dǎo)體襯底80以第一抗蝕劑圖案83為掩膜在例如1×1015cm-2～1×1016cm-2的條件下離子注入n型的雜質(zhì)，形成成為位線的n型的高濃度雜質(zhì)擴(kuò)散層84。
接著如圖32(b)所示，在半導(dǎo)體襯底80上跨整個(gè)面層疊氧化硅膜后，對(duì)該氧化硅膜例如進(jìn)行CMP或回蝕刻(etch back)，通過去除該氧化硅膜的在構(gòu)圖的第一多晶硅膜82上存在的部分，在構(gòu)圖的多晶硅膜82彼此之間并且在高濃度雜質(zhì)擴(kuò)散層84上形成埋入絕緣膜85。此時(shí)，構(gòu)圖的多晶硅膜82的高度位置和埋入絕緣膜85的高度位置大致相等。
接著如圖32(c)所示，在半導(dǎo)體襯底80上跨整個(gè)面順序?qū)盈B例如鎢膜構(gòu)成且具有150nm膜厚的金屬膜86以及例如氮化硅膜構(gòu)成且具有100nm膜厚的蓋層絕緣膜87。
接著如圖33(a)和(b)所示，對(duì)蓋層絕緣膜87、金屬膜86和構(gòu)圖的多晶硅膜82，以在字線方向延伸的第二抗蝕劑圖案(圖中省略)為掩膜進(jìn)行選擇蝕刻。圖33(a)對(duì)應(yīng)圖34的沿著XXXVA-XXXVA線的剖面結(jié)構(gòu)，圖33(b)對(duì)應(yīng)圖34的沿著XXXVB-XXXVB線的剖面結(jié)構(gòu)。
接著如圖33(c)和33(d)所示，在半導(dǎo)體襯底80上跨整個(gè)面層疊氧化硅膜后，對(duì)該氧化硅膜進(jìn)行回蝕刻(etch back)，在埋入絕緣膜85的側(cè)面和構(gòu)圖的蓋層絕緣膜87、金屬膜86和多晶硅膜82側(cè)面形成側(cè)壁絕緣膜88(參考圖35(c)和(d))。圖33(c)對(duì)應(yīng)圖34的沿著XXXVA-XXXVA線的剖面結(jié)構(gòu)，圖33(d)對(duì)應(yīng)圖34的沿著XXXVB-XXXVB線的剖面結(jié)構(gòu)。
這樣，如圖34和圖35(a)～(d)所示，構(gòu)圖的金屬膜86側(cè)面由側(cè)壁絕緣膜88覆蓋，同時(shí)高濃度雜質(zhì)擴(kuò)散層84由埋入絕緣膜85和側(cè)壁絕緣膜88覆蓋。得到構(gòu)圖的多晶硅膜82和構(gòu)圖的金屬膜86構(gòu)成的柵極。
根據(jù)第八實(shí)施例，金屬膜86上形成蓋層絕緣膜87，因此金屬膜86難以從多晶硅膜82剝離。
第八實(shí)施例中，作為形成高濃度雜質(zhì)擴(kuò)散層84的掩膜，使用了第一抗蝕劑圖案83，但可替代它的是，去除第一抗蝕劑圖案83，使用構(gòu)圖的多晶硅膜82。
第八實(shí)施例中，作為多晶硅膜82，層疊摻雜雜質(zhì)構(gòu)成的多晶硅膜，但可替代它的是，在層疊未摻雜雜質(zhì)的多晶硅膜后再摻雜雜質(zhì)。
可替代第八實(shí)施例的多晶硅膜82，使用非晶的硅膜。
第八實(shí)施例中，層疊鎢膜構(gòu)成的金屬膜88，但可替代鎢膜，使用鈦膜、或氮化物膜。
另外，第八實(shí)施例中，形成n型的存儲(chǔ)器元件，但可替代它的是，形成p型的存儲(chǔ)器元件。
(第九實(shí)施例)下面參考圖36(a)～(d)、圖37(a)～(c)、圖38和圖39(a)～(d)說明本發(fā)明的第九實(shí)施例的半導(dǎo)體存儲(chǔ)裝置及其制造方法。圖39(a)表示沿著圖38的XXIXA-XXIXA線的剖面結(jié)構(gòu)，圖39(b)表示沿著圖38的XXIXB-XXIXB線的剖面結(jié)構(gòu)，圖39(c)表示沿著圖38的XXIXC-XXIXC線的剖面結(jié)構(gòu)，圖39(d)表示沿著圖38的XXIXD-XXIXD線的剖面結(jié)構(gòu)。
首先，如圖36(a)所示，在硅襯底構(gòu)成的半導(dǎo)體襯底90的存儲(chǔ)器元件形成區(qū)域上形成例如氧化硅膜構(gòu)成的具有6～15nm的厚度的隧道絕緣膜91后，如圖36(b)所示，在隧道絕緣膜91上層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜92。
接著如圖36(c)所示，對(duì)第一多晶硅膜92以在位線方向延伸的第一抗蝕劑圖案93為掩膜進(jìn)行選擇蝕刻，對(duì)第一多晶硅膜92構(gòu)圖。
接著如圖36(d)所示，對(duì)半導(dǎo)體襯底90以第一抗蝕劑圖案93為掩膜在例如1×1015cm-2～1×1016cm-2的條件下離子注入n型的雜質(zhì)，形成成為位線的n型的高濃度雜質(zhì)擴(kuò)散層94。
接著如圖37(a)所示，在半導(dǎo)體襯底90上跨整個(gè)面層疊氧化硅膜后，對(duì)該氧化硅膜例如進(jìn)行CMP或回蝕刻(etch back)，通過去除該氧化硅膜的在構(gòu)圖的第一多晶硅膜92上存在的部分，在構(gòu)圖的第一多晶硅膜92彼此之間并且在高濃度雜質(zhì)擴(kuò)散層94上形成埋入絕緣膜95。此時(shí)，構(gòu)圖的第一多晶硅膜92的高度位置和埋入絕緣膜95的高度位置大致相等。
接著如圖37(b)所示，在構(gòu)圖的第一多晶硅膜92和埋入絕緣膜95上層疊由例如氧化硅膜、氮化硅膜和氧化硅膜的層疊膜構(gòu)成的電極間絕緣膜96后，在該電極間絕緣膜96上層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜97。
接著，對(duì)第二多晶硅膜97、電極間絕緣膜96和構(gòu)圖的第一多晶硅膜92，以在字線方向延伸的第二抗蝕劑圖案(圖中省略)為掩膜進(jìn)行選擇蝕刻，如圖38和圖39(a)～(d)所示，形成具有由構(gòu)圖的第二多晶硅膜97構(gòu)成的柵極、構(gòu)圖的電極間絕緣膜96和構(gòu)圖的第一多晶硅膜92構(gòu)成的浮游電極的存儲(chǔ)器元件。
根據(jù)第九實(shí)施例，在成為位線的高濃度雜質(zhì)擴(kuò)散層94上側(cè)設(shè)置在位線方向延伸的埋入絕緣膜95的同時(shí)，構(gòu)成浮游電極的構(gòu)圖的第一多晶硅膜92由埋入絕緣膜95彼此分離，因此在浮游電極、電極間絕緣膜和柵極構(gòu)成的存儲(chǔ)器元件彼此之間不需要設(shè)置LOCOS分離區(qū)域。構(gòu)圖的第一多晶硅膜92由埋入絕緣膜95彼此分離，而構(gòu)圖的第一多晶硅膜92彼此之間由第二多晶硅膜97電連接，不會(huì)產(chǎn)生故障。
因此根據(jù)第九實(shí)施例，可實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)裝置的細(xì)微化。
第九實(shí)施例中，作為隧道絕緣膜91，使用氧化硅膜，但可代替它的是，使用氮化硅膜。
第九實(shí)施例中，作為形成高濃度雜質(zhì)擴(kuò)散層94的掩膜，使用了第一抗蝕劑圖案93，但可替代它的是，去除第一抗蝕劑圖案93，使用構(gòu)圖第一的多晶硅膜92。
第九實(shí)施例中，作為第一多晶硅膜82和第二多晶硅膜97，層疊摻雜雜質(zhì)構(gòu)成的多晶硅膜，但可替代它的是，在層疊未摻雜雜質(zhì)的多晶硅膜后再摻雜雜質(zhì)。
可替代第九實(shí)施例的多第一多晶硅膜82和第二多晶硅膜97使用非晶的硅膜。
另外，第九實(shí)施例中，形成n型的存儲(chǔ)器元件，但可替代它的是，形成p型的存儲(chǔ)器元件。
但是第九實(shí)施例中，與第一實(shí)施例相比，僅僅柵極構(gòu)成不同，成為位線的雜質(zhì)擴(kuò)散層的構(gòu)成和埋入絕緣膜的構(gòu)成與第一實(shí)施例相同。因此根據(jù)第九實(shí)施例，得到和第一實(shí)施例同樣的效果。
雖然省略了詳細(xì)說明，但第二到第八實(shí)施例的柵極與第九實(shí)施例的柵極可以是同樣結(jié)構(gòu)。這樣，得到和第二到第八實(shí)施例相同的效果。
(第十實(shí)施例)下面參考圖40(a)～(d)、圖41(a)～(c)、圖42(a)～(c)、圖43(a)～(c)說明本發(fā)明的第十實(shí)施例的半導(dǎo)體存儲(chǔ)裝置及其制造方法。這些圖中，左側(cè)的圖表示存儲(chǔ)器元件形成區(qū)域的柵極部分，中央的圖表示存儲(chǔ)器元件形成區(qū)域的柵極間的部分，右側(cè)的圖表示邏輯電路區(qū)域。
首先，如圖40(a)所示，在硅襯底構(gòu)成的半導(dǎo)體襯底100上形成溝槽元件分離101后，如圖40(b)所示，在半導(dǎo)體襯底100上跨過整個(gè)面層疊例如氧化硅膜、氮化硅膜和氧化硅膜的層疊膜構(gòu)成的具有總共30nm膜厚的捕獲膜102。
接著如圖40(c)所示，對(duì)捕獲膜102以第一抗蝕劑圖案103為掩膜進(jìn)行選擇蝕刻，去除捕獲膜102的邏輯電路區(qū)域后，如圖40(d)所示，氧化半導(dǎo)體襯底100的表面部，在半導(dǎo)體襯底100的邏輯電路區(qū)域的表面部形成具有例如2nm～25nm的厚度的柵極絕緣膜104。
接著如圖41(a)所示，在半導(dǎo)體襯底100上跨過整個(gè)面層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜105。
接著如圖41(b)所示，對(duì)第一多晶硅膜105以第二抗蝕劑圖案(途中省略)為掩膜進(jìn)行選擇蝕刻，對(duì)第一多晶硅膜105構(gòu)圖后，對(duì)半導(dǎo)體襯底100以構(gòu)圖的第一多晶硅膜105為掩膜在例如1×1015cm-2～1×1016cm-2的條件下離子注入n型的雜質(zhì)，在存儲(chǔ)器元件形成區(qū)域中形成成為位線的n型的高濃度雜質(zhì)擴(kuò)散層106。
接著如圖41(c)所示，在半導(dǎo)體襯底100上跨整個(gè)面層疊氧化硅膜后，對(duì)該氧化硅膜例如進(jìn)行CMP或回蝕刻(etch back)，通過去除該氧化硅膜的在構(gòu)圖的第一多晶硅膜105上存在的部分，在構(gòu)圖的第一多晶硅膜105彼此之間并且在高濃度雜質(zhì)擴(kuò)散層106上形成埋入絕緣膜107。此時(shí)，構(gòu)圖的第一多晶硅膜105的高度位置和埋入絕緣膜107的高度位置大致相等。
接著如圖42(a)所示，在構(gòu)圖的第一多晶硅膜105和埋入絕緣膜107上層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜108。
接著，如圖42(b)所示，對(duì)第二多晶硅膜108和構(gòu)圖的第一多晶硅膜105以第三抗蝕劑圖案109為掩膜進(jìn)行選擇蝕刻，在存儲(chǔ)器元件形成區(qū)域中，形成構(gòu)圖的第二多晶硅膜108和構(gòu)圖的第一多晶硅膜105所構(gòu)成的第一柵極的同時(shí)，在邏輯電路區(qū)域中，形成構(gòu)圖的第二多晶硅膜108和構(gòu)圖的第一多晶硅膜105所構(gòu)成的第二柵極。
接著，如圖42(c)所示，在邏輯電路區(qū)域中，對(duì)半導(dǎo)體襯底100以第二柵極為掩膜離子注入雜質(zhì)，形成低濃度雜質(zhì)擴(kuò)散層110。
接著如圖43(a)所示，在半導(dǎo)體襯底100上跨整個(gè)面層疊例如具有50nm～200nm的厚度的氧化硅膜后，通過回蝕刻該氧化硅膜，在存儲(chǔ)器元件形區(qū)域中，在埋入絕緣膜107兩側(cè)形成側(cè)壁絕緣膜111的同時(shí)，在邏輯電路區(qū)域中，在第二柵極的側(cè)面形成側(cè)壁絕緣膜111。接著，在邏輯電路區(qū)域中，對(duì)柵極絕緣膜104以第二柵極和側(cè)壁絕緣膜111為掩膜進(jìn)行選擇蝕刻，對(duì)柵極絕緣膜104構(gòu)圖。此時(shí)，在存儲(chǔ)器元件區(qū)域中，捕獲膜102被構(gòu)圖。
接著如圖43(b)所示，在邏輯電路區(qū)域中，對(duì)半導(dǎo)體襯底100以第二柵極和側(cè)壁絕緣膜111為掩膜選擇地離子注入雜質(zhì)，形成成為漏極區(qū)域或源極區(qū)域的高濃度雜質(zhì)擴(kuò)散層112。
接著如圖43(c)所示，在半導(dǎo)體襯底100上跨整個(gè)面層疊鈷膜后，通過實(shí)施熱處理，在存儲(chǔ)器元件區(qū)域的第一柵極表面部形成氮化物層113的同時(shí)，在邏輯電路區(qū)域的第二柵極表面部形成氮化物層113后，得到第十實(shí)施例的半導(dǎo)體存儲(chǔ)裝置。
根據(jù)第十實(shí)施例，構(gòu)成存儲(chǔ)器元件的第一柵極和構(gòu)成邏輯電路的晶體管的第二柵極可用同一工序形成，因此可實(shí)現(xiàn)工序數(shù)的減少。
另外，第1柵極電極的表面部的硅化物層113和第2柵極電極的表面部的硅化物層113可在同一工序中形成，因此，可實(shí)現(xiàn)工序數(shù)的減少。
存儲(chǔ)器元件區(qū)域的埋入絕緣膜107的側(cè)面的側(cè)壁絕緣膜111和構(gòu)成邏輯電路的晶體管的第二柵極的側(cè)面的側(cè)壁絕緣膜111可用同一工序形成，因此可實(shí)現(xiàn)工序數(shù)的減少。
另外，第十實(shí)施例中，作為第一多晶硅膜105和第二多晶硅膜108，層疊摻雜雜質(zhì)構(gòu)成的多晶硅膜，但可替代的是，在層疊未摻雜雜質(zhì)的多晶硅膜后再摻雜雜質(zhì)。
可使用非晶的硅膜替代第十實(shí)施例的第一多晶硅膜105和第二多晶硅膜108。
另外，第十實(shí)施例中，形成n型的存儲(chǔ)器元件，但可替代的是，形成p型的存儲(chǔ)器元件。
(第十一實(shí)施例)下面參考圖44(a)～(c)、圖45(a)～(c)、圖46(a)～(c)、圖47(a)～(c)和圖48(a)～(b)說明本發(fā)明的第十一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置及其制造方法。這些圖中，左側(cè)的圖表示存儲(chǔ)器元件形成區(qū)域的柵極部分，中央的圖表示存儲(chǔ)器元件形成區(qū)域的柵極間的部分，右側(cè)的圖表示邏輯電路區(qū)域。
首先，如圖44(a)所示，在硅襯底構(gòu)成的半導(dǎo)體襯底120上形成溝槽元件分離121后，如圖44(b)所示，在半導(dǎo)體襯底120上跨過整個(gè)面層疊例如氧化硅膜、氮化硅膜和氧化硅膜的層疊膜構(gòu)成的具有總共30nm膜厚的捕獲膜122。
接著如圖44(c)所示，對(duì)捕獲膜122以第一抗蝕劑圖案123為掩膜進(jìn)行選擇蝕刻，去除捕獲膜122的邏輯電路區(qū)域后，如圖45(a)所示，氧化半導(dǎo)體襯底120的表面部，在半導(dǎo)體襯底120的邏輯電路區(qū)域的表面部形成具有例如2nm～25nm的厚度的柵極絕緣膜124。
接著如圖45(b)所示，在半導(dǎo)體襯底120上跨過整個(gè)面層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的多晶硅膜125。
接著如圖45(c)所示，對(duì)多晶硅膜125以第二抗蝕劑圖案(圖中省略)為掩膜進(jìn)行選擇蝕刻，對(duì)多晶硅膜125構(gòu)圖后，對(duì)半導(dǎo)體襯底120以構(gòu)圖的多晶硅膜125為掩膜在例如1×1015cm-2～1×1016cm-2的條件下離子注入n型的雜質(zhì)，在存儲(chǔ)器元件形成區(qū)域中形成成為位線的n型的高濃度雜質(zhì)擴(kuò)散層126。
接著如圖46(a)所示，在半導(dǎo)體襯底120上跨整個(gè)面層疊氧化硅膜后，對(duì)該氧化硅膜例如進(jìn)行CMP或回蝕刻(etch back)，通過去除該氧化硅膜的在構(gòu)圖的多晶硅膜125上存在的部分，在構(gòu)圖的多晶硅膜125彼此之間并且在高濃度雜質(zhì)擴(kuò)散層126上形成埋入絕緣膜127。此時(shí)，構(gòu)圖的多晶硅膜125的高度位置和埋入絕緣膜127的高度位置大致相等。
接著如圖46(b)所示，在半導(dǎo)體襯底120上跨整個(gè)面順序?qū)盈B例如鎢膜構(gòu)成且具有150nm的膜厚的金屬膜128和例如氮化硅膜構(gòu)成且具有100nm的膜厚的蓋層絕緣膜129。
接著如圖46(c)所示，對(duì)蓋層絕緣膜129、金屬膜128和構(gòu)圖的多晶硅膜125以第三抗蝕劑圖案130位掩膜進(jìn)行選擇蝕刻，在存儲(chǔ)器元件形成區(qū)域中，形成構(gòu)圖的金屬膜128和構(gòu)圖的多晶硅膜125構(gòu)成的第一柵極的同時(shí)，在邏輯電路區(qū)域形成構(gòu)圖的金屬膜128和構(gòu)圖的多晶硅膜125構(gòu)成的第二柵極。
接著如圖47(b)所示，在邏輯電路區(qū)域中，對(duì)半導(dǎo)體襯底120以第二柵極為掩膜離子注入雜質(zhì)，形成低濃度雜質(zhì)擴(kuò)散層130。
接著如圖47(c)所示，在半導(dǎo)體襯底120上跨整個(gè)面層疊例如具有50nm～200nm厚度的氧化硅膜后，通過回蝕刻該氧化硅膜，在存儲(chǔ)器元件區(qū)域中，在埋入絕緣膜127的側(cè)面形成側(cè)壁絕緣膜131的同時(shí)，在邏輯電路區(qū)域中，在第二柵極側(cè)面形成側(cè)壁絕緣膜131。之后，在邏輯電路區(qū)域中，對(duì)柵極絕緣膜124以第二柵極和側(cè)壁絕緣膜131為掩膜進(jìn)行選擇蝕刻，對(duì)柵極絕緣膜124構(gòu)圖。此時(shí)，在存儲(chǔ)器元件區(qū)域中，捕獲膜122被構(gòu)圖。
接著如圖48(a)所示，在邏輯電路區(qū)域中，對(duì)半導(dǎo)體襯底120以第二柵極和側(cè)壁絕緣膜131為掩膜選擇地離子注入雜質(zhì)，形成成為漏極區(qū)域或源極區(qū)域的高濃度雜質(zhì)擴(kuò)散層132。
接著如圖48(b)所示，在半導(dǎo)體襯底120上跨整個(gè)面層疊鈷膜后，通過實(shí)施熱處理，在高濃度雜質(zhì)擴(kuò)散層132表面部形成氮化物層133后，得到第十一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置。此時(shí)，存儲(chǔ)器元件區(qū)域的柵極電極間部分中也形成氮化物層133。
根據(jù)第十一實(shí)施例，構(gòu)成存儲(chǔ)器元件的多金屬構(gòu)造的第一柵極和構(gòu)成邏輯電路的晶體管的多金屬構(gòu)造的柵極可用同一工序形成，因此可實(shí)現(xiàn)工序數(shù)的減少。
另外，第十一實(shí)施例中，作為多晶硅膜125，層疊摻雜雜質(zhì)構(gòu)成的多晶硅膜，但可替代的是，在層疊未摻雜雜質(zhì)的多晶硅膜后再摻雜雜質(zhì)。
可使用非晶的硅膜替代第十一實(shí)施例的多晶硅膜125。
另外，第十一實(shí)施例中，形成n型的存儲(chǔ)器元件，但可替代的是，形成p型的存儲(chǔ)器元件。
(第十二實(shí)施例)下面參考圖49(a)～(c)、圖50(a)～(c)、圖51(a)～(c)、圖52(a)～(c)和圖53(a)～(b)說明本發(fā)明的第十二實(shí)施例的半導(dǎo)體存儲(chǔ)裝置及其制造方法。這些圖中，左側(cè)的圖表示存儲(chǔ)器元件形成區(qū)域的柵極部分，中央的圖表示存儲(chǔ)器元件形成區(qū)域的柵極間的部分，右側(cè)的圖表示邏輯電路區(qū)域。
首先，如圖49(a)所示，在硅襯底構(gòu)成的半導(dǎo)體襯底140上形成溝槽元件分離141后，如圖49(b)所示，在半導(dǎo)體襯底140上跨過整個(gè)面層疊例如氧化硅膜、氮化硅膜和氧化硅膜的層疊膜構(gòu)成的具有總共30nm膜厚的捕獲膜142。
接著如圖49(c)所示，在半導(dǎo)體襯底140上跨整個(gè)面層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜143。
接著如圖50(a)所示，對(duì)第一多晶硅膜143以第一抗蝕劑圖案(圖中省略)為掩膜進(jìn)行選擇蝕刻，對(duì)第一多晶硅膜143構(gòu)圖后，對(duì)半導(dǎo)體襯底140以構(gòu)圖的第一多晶硅膜143為掩膜在例如1×1015cm-2～1×1016cm-2的條件下離子注入n型的雜質(zhì)，在存儲(chǔ)器元件形成區(qū)域中形成成為位線的n型的高濃度雜質(zhì)擴(kuò)散層144。
接著如圖50(c)所示，在半導(dǎo)體襯底140上跨整個(gè)面層疊氧化硅膜后，對(duì)該氧化硅膜例如進(jìn)行CMP或回蝕刻(etch back)，通過去除該氧化硅膜的在構(gòu)圖的第一多晶硅膜143上存在的部分，在構(gòu)圖的第一多晶硅膜143彼此之間并且在高濃度雜質(zhì)擴(kuò)散層144上形成埋入絕緣膜145。此時(shí)，構(gòu)圖的第一多晶硅膜143的高度位置和埋入絕緣膜145的高度位置大致相等。
接著如圖50(c)所示，在構(gòu)圖的第一多晶硅膜143和埋入絕緣膜145上層疊例如氮化硅膜構(gòu)成、具有100nm厚度的保護(hù)膜146。
接著如圖51(a)所示，在邏輯電路區(qū)域中，順序去除保護(hù)膜146、構(gòu)圖的第一多晶硅膜143和捕獲膜142后，如圖51(b)所示，氧化半導(dǎo)體襯底140的表面部，形成具有例如2nm～25nm的厚度的柵極絕緣膜147。
接著如圖51(c)所示，在半導(dǎo)體襯底140上跨整個(gè)面層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜148。
接著如圖52(a)所示，對(duì)第二多晶硅膜148和構(gòu)圖的第一多晶硅膜143以第一抗蝕劑圖案149為掩膜進(jìn)行選擇蝕刻，在存儲(chǔ)器元件區(qū)域中，形成構(gòu)圖的第二多晶硅膜148和構(gòu)圖的第一多晶硅膜143所構(gòu)成的第一柵極。
接著如圖52(b)所示，對(duì)第二多晶硅膜147以第二抗蝕劑圖案150為掩膜進(jìn)行選擇蝕刻，在邏輯電路區(qū)域中，形成由構(gòu)圖的第二多晶硅膜148所構(gòu)成的第二柵極。
接著如圖52(c)所示，去除第二抗蝕劑圖案150后，在邏輯電路區(qū)域中，對(duì)半導(dǎo)體襯底140以第二柵極為掩膜離子注入雜質(zhì)，形成低濃度雜質(zhì)擴(kuò)散層151。
接著如圖53(a)所示，在半導(dǎo)體襯底140上跨整個(gè)面層疊例如具有50nm～200nm厚度的氧化硅膜后，通過回蝕刻該氧化硅膜，在存儲(chǔ)器元件區(qū)域中，在埋入絕緣膜145的側(cè)面形成側(cè)壁絕緣膜152的同時(shí)，在邏輯電路區(qū)域中，在第二柵極側(cè)面形成側(cè)壁絕緣膜152。接著，在邏輯電路區(qū)域中，對(duì)柵極絕緣膜147以第二柵極和側(cè)壁絕緣膜152為掩膜進(jìn)行選擇蝕刻，對(duì)柵極絕緣膜147構(gòu)圖。此時(shí)，在存儲(chǔ)器元件區(qū)域中，捕獲膜142被構(gòu)圖。
接著如圖53(b)所示，在邏輯電路區(qū)域中，對(duì)半導(dǎo)體襯底140以第二柵極和側(cè)壁絕緣膜152為掩膜選擇地離子注入雜質(zhì)，形成成為漏極區(qū)域或源極區(qū)域的高濃度雜質(zhì)擴(kuò)散層153。
接著如圖53(c)所示，在半導(dǎo)體襯底140上跨整個(gè)面層疊鈷膜后，通過實(shí)施熱處理，在存儲(chǔ)器元件區(qū)域的第一柵極的表面部形成氮化物層154的同時(shí)，在邏輯電路區(qū)域的第二柵極的表面部形成氮化物層154后，得到第十二實(shí)施例的半導(dǎo)體存儲(chǔ)裝置。
根據(jù)第十二實(shí)施例，構(gòu)成邏輯電路的晶體管的第二柵極僅由構(gòu)圖的第二多晶硅膜147構(gòu)成，因此可實(shí)現(xiàn)第二柵極的細(xì)微化。
另外，第十二實(shí)施例中，作為第一多晶硅膜143和第二多晶硅膜147，層疊摻雜雜質(zhì)構(gòu)成的多晶硅膜，但可替代的是，在層疊未摻雜雜質(zhì)的多晶硅膜后再摻雜雜質(zhì)。
可使用非晶的硅膜替代第十二實(shí)施例的第一多晶硅膜143和第二多晶硅膜147。
另外，第十二實(shí)施例中，形成n型的存儲(chǔ)器元件，但可替代的是，形成p型的存儲(chǔ)器元件。
(第十三實(shí)施例)下面參考圖54(a)～(c)、圖55(a)～(c)、圖56(a)～(c)、圖57(a)～(c)和圖58(a)～(c)說明本發(fā)明的第十三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置及其制造方法。這些圖中，左側(cè)的圖表示存儲(chǔ)器元件形成區(qū)域的柵極部分，中央的圖表示存儲(chǔ)器元件形成區(qū)域的柵極間的部分，右側(cè)的圖表示邏輯電路區(qū)域。
首先，如圖54(a)所示，在硅襯底構(gòu)成的半導(dǎo)體襯底160上形成溝槽元件分離161后，如圖54(b)所示，在半導(dǎo)體襯底160上跨過整個(gè)面層疊例如氧化硅膜構(gòu)成的具有6nm～15nm厚度的隧道絕緣膜162。
接著在半導(dǎo)體襯底160上跨整個(gè)面層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有150nm～300nm厚度的第一多晶硅膜163。
接著如圖55(a)所示，對(duì)第一多晶硅膜163構(gòu)圖后，對(duì)半導(dǎo)體襯底160以構(gòu)圖的第一多晶硅膜163為掩膜在例如1×1015cm-2～1×1016cm-2的條件下離子注入n型的雜質(zhì)，在存儲(chǔ)器元件形成區(qū)域中形成成為位線的n型的高濃度雜質(zhì)擴(kuò)散層164。
接著如圖55(b)所示，在半導(dǎo)體襯底160上跨整個(gè)面層疊氧化硅膜后，對(duì)該氧化硅膜例如進(jìn)行CMP或回蝕刻(etch back)，通過去除該氧化硅膜的在構(gòu)圖的第一多晶硅膜163上存在的部分，在構(gòu)圖的第一多晶硅膜163彼此之間并且在高濃度雜質(zhì)擴(kuò)散層164上形成埋入絕緣膜165。此時(shí)，構(gòu)圖的第一多晶硅膜163的高度位置和埋入絕緣膜165的高度位置大致相等。
接著如圖55(c)所示，層疊例如氮化硅膜、氮化硅膜、氧化硅膜的層疊膜構(gòu)成的電極間絕緣膜166。
接著如圖56(a)所示，在邏輯電路區(qū)域中，順序去除電極間絕緣膜166、構(gòu)圖的第一多晶硅膜163和隧道絕緣膜162后，如圖56(b)所示，氧化半導(dǎo)體襯底160的表面部，形成具有例如2nm～25nm的厚度的柵極絕緣膜167。
接著如圖56(c)所示，在半導(dǎo)體襯底160上跨整個(gè)面層疊例如摻雜了1×1020cm-3～1×1021cm-3的磷且具有50nm～200nm厚度的第二多晶硅膜168。
接著如圖57(a)所示，對(duì)第二多晶硅膜168和構(gòu)圖的第一多晶硅膜163以第一抗蝕劑圖案169為掩膜進(jìn)行選擇蝕刻，在存儲(chǔ)器元件區(qū)域中，形成具有構(gòu)圖的第二多晶硅膜168所構(gòu)成的第一柵極、構(gòu)圖的電極間絕緣膜166和構(gòu)圖的第一多晶硅膜163所構(gòu)成的浮游電極的存儲(chǔ)器元件。
接著如圖57(b)所示，對(duì)第二多晶硅膜168以第二抗蝕劑圖案170為掩膜進(jìn)行選擇蝕刻，在邏輯電路區(qū)域中，形成由構(gòu)圖的第二多晶硅膜168所構(gòu)成的第二柵極。
接著如圖57(c)所示，去除第二抗蝕劑圖案170后，在邏輯電路區(qū)域中，對(duì)半導(dǎo)體襯底160以第二柵極為掩膜離子注入雜質(zhì)，形成低濃度雜質(zhì)擴(kuò)散層171。
接著如圖58(a)所示，在半導(dǎo)體襯底170上跨整個(gè)面層疊例如具有50nm～200nm厚度的氧化硅膜后，通過回蝕刻該氧化硅膜，在存儲(chǔ)器元件區(qū)域中，在埋入絕緣膜165的側(cè)面形成側(cè)壁絕緣膜172的同時(shí)，在邏輯電路區(qū)域中，在第二柵極側(cè)面形成側(cè)壁絕緣膜172。接著，在邏輯電路區(qū)域中，對(duì)柵極絕緣膜167以第二柵極和側(cè)壁絕緣膜172為掩膜進(jìn)行選擇蝕刻，對(duì)柵極絕緣膜167構(gòu)圖。此時(shí)，在存儲(chǔ)器元件區(qū)域中，隧道絕緣膜162被構(gòu)圖。
接著如圖58(b)所示，在邏輯電路區(qū)域中，對(duì)半導(dǎo)體襯底160以第二柵極和側(cè)壁絕緣膜172為掩膜選擇地離子注入雜質(zhì)，形成成為漏極區(qū)域或源極區(qū)域的高濃度雜質(zhì)擴(kuò)散層173。
接著如圖58(c)所示，在半導(dǎo)體襯底160上跨整個(gè)面層疊鈷膜后，通過實(shí)施熱處理，在存儲(chǔ)器元件區(qū)域的第一柵極的表面部形成氮化物層174的同時(shí)，在邏輯電路區(qū)域的第二柵極的表面部形成氮化物層157后，得到第十三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置。
另外，第十三實(shí)施例中，作為第一多晶硅膜163和第二多晶硅膜167，層疊摻雜雜質(zhì)構(gòu)成的多晶硅膜，但可替代的是，在層疊未摻雜雜質(zhì)的多晶硅膜后再摻雜雜質(zhì)。
可使用非晶的硅膜替代第十三實(shí)施例的第一多晶硅膜163和第二多晶硅膜167。
另外，第十三實(shí)施例中，形成n型的存儲(chǔ)器元件，但可替代的是，形成p型的存儲(chǔ)器元件。
根據(jù)第十三實(shí)施例，由于構(gòu)成存儲(chǔ)器元件的第一柵極和構(gòu)成邏輯電路的晶體管的第二柵極實(shí)質(zhì)上可用同一工序形成，因此可實(shí)現(xiàn)工序數(shù)減少。此時(shí)，第二柵極僅由構(gòu)圖的第二多晶硅膜167形成，從而可實(shí)現(xiàn)第二柵極的細(xì)微化。
第一柵極表面部的氮化物層174和第二柵極表面部的氮化物層174可用同一工序形成，因此可實(shí)現(xiàn)工序數(shù)減少。
存儲(chǔ)器元件區(qū)域的埋入絕緣膜165的側(cè)面的側(cè)壁絕緣膜172和構(gòu)成邏輯電路的晶體管的第二柵極的側(cè)面的側(cè)壁絕緣膜172可用同一工序形成，因此可實(shí)現(xiàn)工序數(shù)減少。
但是，作為具有由浮游電極、電極間絕緣膜和柵極構(gòu)成的存儲(chǔ)器元件的實(shí)施例，僅表示出了與第一實(shí)施例對(duì)應(yīng)的第九實(shí)施例和與第十二實(shí)施例對(duì)應(yīng)的第十三實(shí)施例，但除此之外，當(dāng)然也可實(shí)施與第二、第四、第四、第五、第六和第七實(shí)施例對(duì)應(yīng)的實(shí)施例。
使第二實(shí)施例對(duì)應(yīng)具有由浮游電極、電極間絕緣膜和柵極構(gòu)成的存儲(chǔ)器元件的實(shí)施例的情況下，形成隧道絕緣膜來替代捕獲膜21，同時(shí)，可在第二多晶硅膜26的下側(cè)層疊電極間絕緣膜。
使第三實(shí)施例對(duì)應(yīng)具有由浮游電極、電極間絕緣膜和柵極構(gòu)成的存儲(chǔ)器元件的實(shí)施例的情況下，形成隧道絕緣膜來替代捕獲膜31，同時(shí)，可在第二多晶硅膜38的下側(cè)層疊電極間絕緣膜。
使第四實(shí)施例對(duì)應(yīng)具有由浮游電極、電極間絕緣膜和柵極構(gòu)成的存儲(chǔ)器元件的實(shí)施例的情況下，形成隧道絕緣膜來替代捕獲膜41，同時(shí)，可在第二多晶硅膜49的下側(cè)層疊電極間絕緣膜。
使第五實(shí)施例對(duì)應(yīng)具有由浮游電極、電極間絕緣膜和柵極構(gòu)成的存儲(chǔ)器元件的實(shí)施例的情況下，形成隧道絕緣膜來替代捕獲膜51，同時(shí)，可在第二多晶硅膜58的下側(cè)層疊電極間絕緣膜。
使第六實(shí)施例對(duì)應(yīng)具有由浮游電極、電極間絕緣膜和柵極構(gòu)成的存儲(chǔ)器元件的實(shí)施例的情況下，形成隧道絕緣膜來替代捕獲膜61，同時(shí)，可在第二多晶硅膜66的下側(cè)層疊電極間絕緣膜。
使第七實(shí)施例對(duì)應(yīng)具有由浮游電極、電極間絕緣膜和柵極構(gòu)成的存儲(chǔ)器元件的實(shí)施例的情況下，形成隧道絕緣膜來替代捕獲膜71，同時(shí)，可在第二多晶硅膜76的下側(cè)層疊電極間絕緣膜。
產(chǎn)業(yè)上的可利用性根據(jù)本發(fā)明的第一～第三半導(dǎo)體存儲(chǔ)裝置以及第一～第六半導(dǎo)體存儲(chǔ)裝置的制造方法，可實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)裝置的細(xì)微化和位線的低電阻化，同時(shí)可對(duì)柵極進(jìn)行撒里賽德。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于包括在半導(dǎo)體襯底的表面區(qū)域中彼此分開地形成的一對(duì)雜質(zhì)擴(kuò)散層；在上述半導(dǎo)體襯底上的上述一對(duì)雜質(zhì)擴(kuò)散層彼此之間的區(qū)域中形成的捕獲膜；在上述捕獲膜上形成的柵極；以及在上述一對(duì)雜質(zhì)擴(kuò)散層上夾住上述柵極形成的一對(duì)絕緣膜。
2.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于包括在半導(dǎo)體襯底的表面區(qū)域中按條狀形成、成為位線的多個(gè)雜質(zhì)擴(kuò)散層；在上述半導(dǎo)體襯底上的上述多個(gè)雜質(zhì)擴(kuò)散層上側(cè)形成、在位線方向上延伸的多個(gè)埋入絕緣膜；以及在上述半導(dǎo)體襯底上設(shè)置、在字線方向延伸的存儲(chǔ)器元件的柵極，上述柵極具有在上述半導(dǎo)體襯底上的上述多個(gè)埋入絕緣膜彼此之間經(jīng)捕獲膜形成，具有與上述多個(gè)埋入絕緣膜的高度位置大致相等的高度位置的多個(gè)第一導(dǎo)電膜；和在上述多個(gè)埋入絕緣膜和上述多個(gè)第一導(dǎo)電膜上搭設(shè)形成、將上述多個(gè)第一導(dǎo)電膜之間電連接起來的第二導(dǎo)電膜。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述捕獲膜由在上述半導(dǎo)體襯底上順序?qū)盈B的氧化硅膜、氮化硅膜和氧化硅膜的層疊膜構(gòu)成。
4.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于包括在半導(dǎo)體襯底的表面區(qū)域中按條狀形成、成為位線的多個(gè)雜質(zhì)擴(kuò)散層；在上述半導(dǎo)體襯底上的上述多個(gè)雜質(zhì)擴(kuò)散層上側(cè)形成、在位線方向上延伸的多個(gè)埋入絕緣膜；在上述半導(dǎo)體襯底上的上述多個(gè)埋入絕緣膜彼此之間經(jīng)隧道絕緣膜形成、由具有和上述多個(gè)埋入絕緣膜的高度位置大致相等的高度位置的多個(gè)第一導(dǎo)電膜構(gòu)成的多個(gè)浮游電極；在上述多個(gè)埋入絕緣膜和上述多個(gè)浮游電極上搭設(shè)形成、在字線方向上延伸的電極間絕緣膜；以及在上述電極間絕緣膜上形成、由在字線方向延伸的第二導(dǎo)電膜構(gòu)成的存儲(chǔ)器元件的柵極。
5.根據(jù)權(quán)利要求2或4所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于具有在上述第一導(dǎo)電膜側(cè)面形成的側(cè)壁絕緣膜。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于在上述雜質(zhì)擴(kuò)散層和上述埋入絕緣膜之間且在彼此相對(duì)的上述側(cè)壁絕緣膜彼此之間設(shè)置有金屬膜。
7.根據(jù)權(quán)利要求2或4所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述雜質(zhì)擴(kuò)散層具有在中央部形成的高濃度雜質(zhì)擴(kuò)散層和在上述高濃度雜質(zhì)擴(kuò)散層兩側(cè)形成的低濃度雜質(zhì)擴(kuò)散層。
8.根據(jù)權(quán)利要求2或4所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于在上述第二導(dǎo)電膜表面部形成有硅化物層。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于具有在上述埋入絕緣膜側(cè)面形成的側(cè)壁絕緣膜。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于具有在上述多個(gè)埋入絕緣膜彼此之間埋入的絕緣膜。
11.根據(jù)權(quán)利要求2或4所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第二導(dǎo)電膜是金屬膜。
12.根據(jù)權(quán)利要求2或4所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述半導(dǎo)體襯底上設(shè)置有構(gòu)成邏輯電路的晶體管，上述晶體管的柵極具有上述第一導(dǎo)電膜和上述第二導(dǎo)電膜的層疊結(jié)構(gòu)。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第二導(dǎo)電膜表面部形成有硅化物層。
14.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述第二導(dǎo)電膜由金屬膜構(gòu)成。
15.根據(jù)權(quán)利要求2或4所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述半導(dǎo)體襯底上設(shè)置有構(gòu)成邏輯電路的晶體管，上述晶體管的柵極僅由上述第二導(dǎo)電膜構(gòu)成。
16.一種半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于包括在半導(dǎo)體襯底上的存儲(chǔ)器元件形成區(qū)域形成捕獲膜的工序；在上述捕獲膜上層疊第一導(dǎo)電膜的工序；使用沿位線方向延伸的第一掩膜圖案對(duì)上述第一導(dǎo)電膜構(gòu)圖的工序；對(duì)上述半導(dǎo)體襯底以上述第一掩膜圖案或構(gòu)圖的上述第一導(dǎo)電膜為掩膜，注入雜質(zhì)，形成成為位線的雜質(zhì)擴(kuò)散層的工序；在上述半導(dǎo)體襯底上的構(gòu)圖的上述第一導(dǎo)電膜彼此之間形成埋入絕緣膜的工序；在構(gòu)圖的上述第一導(dǎo)電膜和上述埋入絕緣膜上層疊第二導(dǎo)電膜的工序；以及使用在字線方向延伸的第二掩膜圖案對(duì)上述第二導(dǎo)電膜和經(jīng)構(gòu)圖的上述第一導(dǎo)電膜構(gòu)圖，形成由構(gòu)圖的上述第二導(dǎo)電膜和構(gòu)圖的上述第一導(dǎo)電膜所構(gòu)成的存儲(chǔ)器元件的柵極的工序。
17.一種半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于包括在半導(dǎo)體襯底上的存儲(chǔ)器元件形成區(qū)域形成捕獲膜的工序；在上述捕獲膜上層疊第一導(dǎo)電膜的工序；使用沿位線方向延伸的第一掩膜圖案對(duì)上述第一導(dǎo)電膜構(gòu)圖的工序；在構(gòu)圖的上述第一導(dǎo)電膜側(cè)面形成第一側(cè)壁絕緣膜的工序；對(duì)上述半導(dǎo)體襯底以構(gòu)圖的上述第一導(dǎo)電膜和上述第一側(cè)壁絕緣膜為掩膜，注入雜質(zhì)，形成成為位線的雜質(zhì)擴(kuò)散層的工序；對(duì)上述半導(dǎo)體襯底實(shí)施熱處理，將上述雜質(zhì)擴(kuò)散層與構(gòu)圖的上述第一導(dǎo)電膜進(jìn)行部分重疊的工序；在上述半導(dǎo)體襯底上的彼此相對(duì)的上述第一側(cè)壁絕緣膜彼此之間形成埋入絕緣膜的工序；在構(gòu)圖的上述第一導(dǎo)電膜和上述埋入絕緣膜上層疊第二導(dǎo)電膜的工序；以及使用在字線方向延伸的第二掩膜圖案對(duì)上述第二導(dǎo)電膜和構(gòu)圖的上述第一導(dǎo)電膜構(gòu)圖，形成由構(gòu)圖的上述第二導(dǎo)電膜和構(gòu)圖的上述第一導(dǎo)電膜所構(gòu)成的存儲(chǔ)器元件的柵極的工序。
18.一種半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于包括在半導(dǎo)體襯底上的存儲(chǔ)器元件形成區(qū)域形成捕獲膜的工序；在上述捕獲膜上層疊第一導(dǎo)電膜的工序；使用沿位線方向延伸的第一掩膜圖案對(duì)上述第一導(dǎo)電膜構(gòu)圖的工序；對(duì)上述半導(dǎo)體襯底以構(gòu)圖的上述第一導(dǎo)電膜為掩膜，注入雜質(zhì)，形成低濃度雜質(zhì)擴(kuò)散層的工序；在構(gòu)圖的上述第一導(dǎo)電膜側(cè)面形成第一側(cè)壁絕緣膜的工序；對(duì)上述半導(dǎo)體襯底以構(gòu)圖的上述第一導(dǎo)電膜和上述第一側(cè)壁絕緣膜為掩膜，注入雜質(zhì)，形成成為位線的高濃度雜質(zhì)擴(kuò)散層的工序；在上述半導(dǎo)體襯底上的彼此相對(duì)的上述第一側(cè)壁絕緣膜彼此之間形成埋入絕緣膜的工序；在構(gòu)圖的上述第一導(dǎo)電膜和上述埋入絕緣膜上層疊第二導(dǎo)電膜的工序；以及使用在字線方向延伸的第二掩膜圖案對(duì)上述第二導(dǎo)電膜和構(gòu)圖的上述第一導(dǎo)電膜構(gòu)圖，形成由構(gòu)圖的上述第二導(dǎo)電膜和構(gòu)圖的上述第一導(dǎo)電膜所構(gòu)成的存儲(chǔ)器元件的柵極的工序。
19.根據(jù)權(quán)利要求17或18所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于形成上述埋入絕緣膜的工序包含在上述半導(dǎo)體襯底上經(jīng)金屬膜形成上述埋入絕緣膜的工序。
20.根據(jù)權(quán)利要求16或17所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于形成上述雜質(zhì)擴(kuò)散層的工序包含對(duì)上述半導(dǎo)體襯底經(jīng)上述捕獲膜注入上述雜質(zhì)的工序。
21.根據(jù)權(quán)利要求16或17所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于在對(duì)上述第一導(dǎo)電膜構(gòu)圖的工序和形成上述雜質(zhì)擴(kuò)散層的工序之間，包括以上述第一掩膜圖案或構(gòu)圖的上述第一導(dǎo)電膜為掩膜對(duì)上述捕獲膜構(gòu)圖的工序，形成上述雜質(zhì)擴(kuò)散層的工序包含對(duì)上述半導(dǎo)體襯底不經(jīng)上述捕獲膜注入上述雜質(zhì)的工序。
22.根據(jù)權(quán)利要求18所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于形成上述低濃度雜質(zhì)擴(kuò)散層的工序包含對(duì)上述半導(dǎo)體襯底經(jīng)上述捕獲膜注入上述雜質(zhì)的工序。
23.根據(jù)權(quán)利要求18所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于形成上述低濃度雜質(zhì)擴(kuò)散層的工序，包含去除從上述捕獲膜的構(gòu)圖的上述第一導(dǎo)電膜露出的區(qū)域中的至少一部分后對(duì)上述半導(dǎo)體襯底注入上述雜質(zhì)的工序。
24.根據(jù)權(quán)利要求22所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于形成上述高濃度雜質(zhì)擴(kuò)散層的工序包含對(duì)上述半導(dǎo)體襯底經(jīng)上述捕獲膜注入上述雜質(zhì)的工序。
25.根據(jù)權(quán)利要求22所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于形成上述低濃度雜質(zhì)擴(kuò)散層的工序和形成上述高濃度雜質(zhì)擴(kuò)散層的工序之間，包括以上述第一掩膜圖案或構(gòu)圖的上述第一導(dǎo)電膜為掩膜對(duì)上述捕獲膜構(gòu)圖的工序，形成上述高濃度雜質(zhì)擴(kuò)散層的工序包含對(duì)上述半導(dǎo)體襯底不經(jīng)上述捕獲膜注入上述雜質(zhì)的工序。
26.根據(jù)權(quán)利要求18所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于對(duì)上述第一導(dǎo)電膜構(gòu)圖的工序和形成上述低濃度雜質(zhì)擴(kuò)散層的工序之間包括以上述第一掩膜圖案或構(gòu)圖的上述第一導(dǎo)電膜為掩膜對(duì)上述捕獲膜構(gòu)圖的工序，形成上述低濃度雜質(zhì)擴(kuò)散層的工序包含對(duì)上述半導(dǎo)體襯底不經(jīng)上述捕獲膜注入上述雜質(zhì)的工序。
27.根據(jù)權(quán)利要求16、17或18所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于形成上述柵極的工序包含在構(gòu)圖的上述第二導(dǎo)電膜表面部形成硅化物層的工序。
28.根據(jù)權(quán)利要求16、17或18所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于形成上述柵極的工序包含在上述埋入絕緣膜的側(cè)面形成第二側(cè)壁絕緣膜后，在構(gòu)圖的上述第二導(dǎo)電膜表面部形成硅化物層的工序。
29.根據(jù)權(quán)利要求28所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于上述半導(dǎo)體存儲(chǔ)裝置具有在上述半導(dǎo)體襯底上設(shè)置、構(gòu)成邏輯電路的晶體管，上述埋入絕緣膜的側(cè)面形成上述第二側(cè)壁絕緣膜的工序包含在構(gòu)成上述邏輯電路的晶體管的柵極的側(cè)面形成上述第二側(cè)壁絕緣膜的工序。
30.根據(jù)權(quán)利要求16、17或18所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于形成上述柵極的工序包含在上述埋入絕緣膜彼此之間埋入絕緣膜后在構(gòu)圖的上述第二導(dǎo)電膜表面部形成硅化物層的工序。
31.根據(jù)權(quán)利要求17或18所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于上述第二導(dǎo)電膜是金屬膜。
32.根據(jù)權(quán)利要求31所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于上述半導(dǎo)體存儲(chǔ)裝置具有在上述半導(dǎo)體襯底上設(shè)置、構(gòu)成邏輯電路的晶體管，構(gòu)成上述邏輯電路的晶體管的柵極具有構(gòu)圖的上述第一導(dǎo)電膜和構(gòu)圖的上述金屬膜的層疊結(jié)構(gòu)。
33.根據(jù)權(quán)利要求16、17或18所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于上述半導(dǎo)體存儲(chǔ)裝置具有在上述半導(dǎo)體襯底上設(shè)置、構(gòu)成邏輯電路的晶體管，構(gòu)成上述邏輯電路的晶體管的柵極僅由構(gòu)圖的上述具有構(gòu)圖的上述第二導(dǎo)電膜構(gòu)成。
34.根據(jù)權(quán)利要求16、17或18所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于上述半導(dǎo)體存儲(chǔ)裝置具有在上述半導(dǎo)體襯底上設(shè)置、構(gòu)成邏輯電路的晶體管，形成上述柵極的工序包含通過在上述半導(dǎo)體襯底上的邏輯電路形成區(qū)域中對(duì)上述第二導(dǎo)電膜和構(gòu)圖的上述第一導(dǎo)電膜構(gòu)圖，形成由構(gòu)圖的上述第二導(dǎo)電膜和構(gòu)圖的上述第一導(dǎo)電膜構(gòu)成的、構(gòu)成上述邏輯電路的晶體管的柵極的工序。
35.一種半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于包括在半導(dǎo)體襯底上的存儲(chǔ)器元件形成區(qū)域形成隧道絕緣膜的工序；在上述隧道絕緣膜上層疊第一導(dǎo)電膜的工序；使用沿位線方向延伸的第一掩膜圖案對(duì)上述第一導(dǎo)電膜構(gòu)圖的工序；對(duì)上述半導(dǎo)體襯底以上述掩膜圖案或構(gòu)圖的上述第一導(dǎo)電膜為掩膜，注入雜質(zhì)，形成成為位線的雜質(zhì)擴(kuò)散層的工序；在上述半導(dǎo)體襯底上的構(gòu)圖的上述第一導(dǎo)電膜彼此之間形成埋入絕緣膜的工序；在構(gòu)圖的上述第一導(dǎo)電膜和上述埋入絕緣膜上層疊電極間絕緣膜的工序；在上述電極間絕緣膜上層疊第二導(dǎo)電膜的工序；以及使用在字線方向延伸的第二掩膜圖案對(duì)上述第二導(dǎo)電膜、上述電極間絕緣膜和構(gòu)圖的上述第一導(dǎo)電膜構(gòu)圖，形成由構(gòu)圖的上述第二導(dǎo)電膜所構(gòu)成的存儲(chǔ)器元件的柵極和由構(gòu)圖的上述第一導(dǎo)電膜所構(gòu)成的浮游電極的工序。
36.一種半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于包括在半導(dǎo)體襯底上的存儲(chǔ)器元件形成區(qū)域形成隧道絕緣膜的工序；在上述隧道絕緣膜上層疊第一導(dǎo)電膜的工序；使用沿位線方向延伸的第一掩膜圖案對(duì)上述第一導(dǎo)電膜構(gòu)圖的工序；在構(gòu)圖的上述第一導(dǎo)電膜的側(cè)面形成第一側(cè)壁絕緣膜的工序；對(duì)上述半導(dǎo)體襯底以構(gòu)圖的上述第一導(dǎo)電膜和上述第一側(cè)壁絕緣膜為掩膜，注入雜質(zhì)，形成成為位線的雜質(zhì)擴(kuò)散層的工序；對(duì)上述半導(dǎo)體襯底實(shí)施熱處理，使上述雜質(zhì)擴(kuò)散層與構(gòu)圖的上述第一導(dǎo)電膜部分重疊的工序；在上述半導(dǎo)體襯底上的彼此相對(duì)的上述第一側(cè)壁絕緣膜彼此之間形成埋入絕緣膜的工序；在構(gòu)圖的上述第一導(dǎo)電膜和上述埋入絕緣膜上層疊電極間絕緣膜的工序；在上述電極間絕緣膜上層疊第二導(dǎo)電膜的工序；以及使用在字線方向延伸的第二掩膜圖案對(duì)上述第二導(dǎo)電膜、上述電極間絕緣膜和構(gòu)圖的上述第一導(dǎo)電膜構(gòu)圖，形成由構(gòu)圖的上述第二導(dǎo)電膜所構(gòu)成的存儲(chǔ)器元件的柵極和構(gòu)圖的上述第一導(dǎo)電膜所構(gòu)成的浮游電極的工序。
37.一種半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于包括在半導(dǎo)體襯底上的存儲(chǔ)器元件形成區(qū)域形成隧道絕緣膜的工序；在上述隧道絕緣膜上層疊第一導(dǎo)電膜的工序；使用沿位線方向延伸的第一掩膜圖案對(duì)上述第一導(dǎo)電膜構(gòu)圖的工序；對(duì)上述半導(dǎo)體襯底以構(gòu)圖的上述第一導(dǎo)電膜為掩膜，注入雜質(zhì)，形成低濃度雜質(zhì)擴(kuò)散層的工序；在構(gòu)圖的上述第一導(dǎo)電膜側(cè)面形成第一側(cè)壁絕緣膜的工序；對(duì)上述半導(dǎo)體襯底以構(gòu)圖的上述第一導(dǎo)電膜和上述第一側(cè)壁絕緣膜為掩膜，注入雜質(zhì)，形成成為位線的高濃度雜質(zhì)擴(kuò)散層的工序；在上述半導(dǎo)體襯底上的彼此相對(duì)的上述第一側(cè)壁絕緣膜彼此之間形成埋入絕緣膜的工序；在構(gòu)圖的上述第一導(dǎo)電膜和上述埋入絕緣膜上層疊電極間絕緣膜的工序；在上述電極間絕緣膜上層疊第二導(dǎo)電膜的工序；以及使用在字線方向延伸的第二掩膜圖案對(duì)上述第二導(dǎo)電膜、上述電極間絕緣膜和構(gòu)圖的上述第一導(dǎo)電膜構(gòu)圖，形成由構(gòu)圖的上述第二導(dǎo)電膜所構(gòu)成的存儲(chǔ)器元件的柵極和構(gòu)圖的上述第一導(dǎo)電膜所構(gòu)成的浮游電極的工序。
38.根據(jù)權(quán)利要求35或36所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于形成上述埋入絕緣膜的工序包含在上述半導(dǎo)體襯底上經(jīng)金屬膜形成上述埋入絕緣膜的工序。
39.根據(jù)權(quán)利要求35或36所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于形成上述雜質(zhì)擴(kuò)散層的工序包含對(duì)上述半導(dǎo)體襯底經(jīng)上述隧道絕緣膜注入上述雜質(zhì)的工序。
40.根據(jù)權(quán)利要求35或36所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于在對(duì)上述第一導(dǎo)電膜構(gòu)圖的工序和形成上述雜質(zhì)擴(kuò)散層的工序之間包括以上述第一掩膜圖案或構(gòu)圖的上述第一導(dǎo)電膜為掩膜對(duì)上述隧道絕緣膜構(gòu)圖的工序，形成上述雜質(zhì)擴(kuò)散層的工序包含對(duì)上述半導(dǎo)體襯底不經(jīng)上述隧道絕緣膜注入上述雜質(zhì)的工序。
41.根據(jù)權(quán)利要求37所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于形成上述低濃度雜質(zhì)擴(kuò)散層的工序包含對(duì)上述半導(dǎo)體襯底經(jīng)上述隧道絕緣膜注入上述雜質(zhì)的工序。
42.根據(jù)權(quán)利要求37所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于形成上述低濃度雜質(zhì)擴(kuò)散層的工序包含去除從上述隧道絕緣膜的構(gòu)圖的上述第一導(dǎo)電膜露出的區(qū)域中的至少一部分后對(duì)上述半導(dǎo)體襯底注入上述雜質(zhì)的工序。
43.根據(jù)權(quán)利要求41所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于形成上述高濃度雜質(zhì)擴(kuò)散層的工序包含對(duì)上述半導(dǎo)體襯底經(jīng)上述隧道絕緣膜注入上述雜質(zhì)的工序。
44.根據(jù)權(quán)利要求41所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于形成上述低濃度雜質(zhì)擴(kuò)散層的工序和形成上述高濃度雜質(zhì)擴(kuò)散層的工序之間包括以上述第一掩膜圖案或構(gòu)圖的上述第一導(dǎo)電膜為掩膜對(duì)上述隧道絕緣膜構(gòu)圖的工序，形成上述高濃度雜質(zhì)擴(kuò)散層的工序包含對(duì)上述半導(dǎo)體襯底不經(jīng)上述隧道絕緣膜注入上述雜質(zhì)的工序。
45.根據(jù)權(quán)利要求37所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于對(duì)上述第一導(dǎo)電膜構(gòu)圖的工序和形成上述低濃度雜質(zhì)擴(kuò)散層的工序之間包括以上述第一掩膜圖案或構(gòu)圖的上述第一導(dǎo)電膜為掩膜對(duì)上述捕獲絕緣膜構(gòu)圖的工序，形成上述低濃度雜質(zhì)擴(kuò)散層的工序包含對(duì)上述半導(dǎo)體襯底不經(jīng)上述捕獲絕緣膜注入上述雜質(zhì)的工序。
46.根據(jù)權(quán)利要求35、36或37所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于形成上述柵極的工序包含在構(gòu)圖的上述第二導(dǎo)電膜表面部形成硅化物層的工序。
47.根據(jù)權(quán)利要求35、36或37所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于形成上述柵極的工序包含在上述埋入絕緣膜的側(cè)面形成第二側(cè)壁絕緣膜后，在構(gòu)圖的上述第二導(dǎo)電膜表面部形成硅化物層的工序。
48.根據(jù)權(quán)利要求47所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于上述半導(dǎo)體存儲(chǔ)裝置具有在上述半導(dǎo)體襯底上設(shè)置、構(gòu)成邏輯電路的晶體管，上述埋入絕緣膜的側(cè)面形成上述第二側(cè)壁絕緣膜的工序包含在構(gòu)成上述邏輯電路的晶體管的柵極的側(cè)面形成上述第二側(cè)壁絕緣膜的工序。
49.根據(jù)權(quán)利要求35、36或37所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于形成上述柵極的工序包含在上述埋入絕緣膜彼此之間埋入絕緣膜后在構(gòu)圖的上述第二導(dǎo)電膜表面部形成硅化物層的工序。
50.根據(jù)權(quán)利要求35、36或37所述的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征在于上述半導(dǎo)體存儲(chǔ)裝置具有在上述半導(dǎo)體襯底上設(shè)置、構(gòu)成邏輯電路的晶體管，構(gòu)成上述邏輯電路的晶體管的柵極僅由構(gòu)圖的上述具有構(gòu)圖的上述第二導(dǎo)電膜構(gòu)成。
全文摘要
在半導(dǎo)體襯底的表面區(qū)域上形成成為位線的多個(gè)雜質(zhì)擴(kuò)散層，在半導(dǎo)體襯底的多個(gè)雜質(zhì)擴(kuò)散層上側(cè)形成多個(gè)埋入絕緣膜。存儲(chǔ)器元件的柵極在埋入絕緣膜之間經(jīng)捕獲膜形成，具有和埋入絕緣膜的高度位置大致相等的高度位置的多個(gè)第一多晶硅膜，和在多個(gè)埋入絕緣膜和多個(gè)第一多晶硅膜上施加形成、將多個(gè)第一多晶硅膜之間電連接起來的第二多晶硅膜。
文檔編號(hào)H01L21/8246GK1613153SQ0380084
公開日2005年5月4日 申請(qǐng)日期2003年2月5日 優(yōu)先權(quán)日2002年2月21日
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