專利名稱：具有受應(yīng)力通道的場(chǎng)效應(yīng)晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明一般性地涉及諸如CMOS晶體管的場(chǎng)效應(yīng)晶體管。更加特別地，本發(fā)明涉及一種用于形成具有受應(yīng)力通道區(qū)(stressed channel region)的場(chǎng)效應(yīng)晶體管的方法，受應(yīng)力通道區(qū)提供了增大的驅(qū)動(dòng)電流能力以及其它的優(yōu)點(diǎn)。
背景技術(shù)：
諸如CMOS晶體管的場(chǎng)效應(yīng)晶體管已被廣泛地應(yīng)用于電子行業(yè)。在幾乎每一種應(yīng)用電子電路中都采用了場(chǎng)效應(yīng)晶體管(FET)，諸如信號(hào)處理、計(jì)算以及無線通信。一直以來，存在著對(duì)于改進(jìn)場(chǎng)效應(yīng)晶體管性能的要求。感興趣的性能指標(biāo)包括開關(guān)速度(switching speed)、開態(tài)電流容量(on-statecurrent capability)、以及開態(tài)對(duì)閉態(tài)(off-state)的電流比。這些指標(biāo)傾向于通過增大FET的電荷載流子遷移率而得到改善。進(jìn)而，研究人員已經(jīng)對(duì)用于增大FET的電荷載流子遷移率的技術(shù)進(jìn)行了研究。
已發(fā)現(xiàn)，施加至FET電流通道的機(jī)械應(yīng)力可增大電荷載流子遷移率。例如，IEEE Transactions on Electron Devices，Vol.38，No.4，1991年4月，作者為Hamada等人的“A New Aspect of Mechanical Stress Effects in ScaledMOS Devices”中介紹了一些實(shí)驗(yàn)結(jié)果，其中P型FET(PFET)和N型FET(NFET)MOS晶體管的性能特征被作為機(jī)械應(yīng)力的函數(shù)來測(cè)量。其報(bào)道了，PFET器件中的縱向(沿電流流動(dòng)方向)壓縮(compression)使載流子遷移率增大，并且NFET器件中的縱向拉伸(tension)使載流子遷移率增大。
然而，將機(jī)械應(yīng)力引入微制造(microfabricated)的FET和CMOS器件已被證明存在一定的困難。過去，研究人員簡(jiǎn)單地彎折晶體管襯底。然而，這種技術(shù)對(duì)于大規(guī)模生產(chǎn)的集成電路是不適用的。施加應(yīng)力的一個(gè)顯著的問題是，PFET和NFET器件需要相反的應(yīng)力。另外，用于在器件中產(chǎn)生應(yīng)力的技術(shù)必須與現(xiàn)有的FET制造習(xí)慣以及封裝技術(shù)兼容。
提供具有受應(yīng)力通道區(qū)的FET將成為本領(lǐng)域的重大進(jìn)步。能夠生產(chǎn)在同一襯底上具有相反應(yīng)力的PFET和NFET，從而同時(shí)改善了PFET和NFET器件將產(chǎn)生特別的好處。另外，能夠利用傳統(tǒng)的FET制造工藝制造具有受應(yīng)力通道區(qū)的FET將帶來極大的進(jìn)步。

發(fā)明內(nèi)容
本發(fā)明包括一種場(chǎng)效應(yīng)晶體管，其具有電流通道、通道下的底切區(qū)、設(shè)置于通道上方的柵極電極。壓縮膜設(shè)置于底切區(qū)中，并且壓縮膜在電流通道中建立了縱向(電流流動(dòng)方向)應(yīng)力。
優(yōu)選，應(yīng)力的類型(壓縮或拉伸)選擇為使得晶體管具有增大的電荷載流子遷移率。具體地，在PFET晶體管中，應(yīng)力應(yīng)為壓力，在NFET晶體管中為拉力。為建立PFET晶體管中的壓應(yīng)力，壓縮膜應(yīng)位于通道端部下。為建立NFET晶體管中的拉應(yīng)力，壓縮膜應(yīng)位于通道中部下。
該壓縮膜可由諸如氧化的多晶硅、氧化的非晶硅、氮化硅、氧化的SiGe的多種材料材料，或其它壓縮膜制成。
本發(fā)明包括一種用于制造具有縱向應(yīng)力的場(chǎng)效應(yīng)晶體管的方法。該方法包括在通道下形成底切區(qū)；以及在底切區(qū)中形成壓縮膜。底切區(qū)中的壓縮膜向上推起通道，從而建立通道中的應(yīng)力。通道可在中部被釋放。底切區(qū)可通過蝕刻通道下的埋入氧化層形成。
另外，本發(fā)明包括一種場(chǎng)效應(yīng)晶體管，其具有埋入氧化層、設(shè)置于埋入氧化層上的通道、通道下的底切區(qū)、以及設(shè)置于通道上方的柵極。壓縮膜設(shè)置于底切區(qū)中，并且壓縮膜在通道中建立了縱向應(yīng)力。該底切區(qū)通過蝕刻埋入氧化層而形成。


圖1示出了根據(jù)本發(fā)明的PFET；圖2示出了根據(jù)本發(fā)明的NFET；圖3A至8B示出了一種用于制造根據(jù)本發(fā)明的PFET的方法；以及圖9A至13C示出了一種用于制造根據(jù)本發(fā)明的NFET的方法。
具體實(shí)施例方式
本發(fā)明提供了具有用于增強(qiáng)電荷載流子遷移率的受應(yīng)力通道區(qū)的NFET和PFET場(chǎng)效應(yīng)晶體管(例如，CMOS器件)。本發(fā)明還提供了一種用于制造具有受應(yīng)力通道的FET的方法。在本發(fā)明中，通道區(qū)的邊緣被底切(undercut)掉(例如，利用等向性的蝕刻劑)。然后，在底切區(qū)中沉積壓縮膜。壓縮膜向上將通道從底切區(qū)中推起，從而使通道彎曲，并且將應(yīng)力引入通道。根據(jù)壓縮薄膜的設(shè)置，通道中的縱向應(yīng)力將為壓縮的或拉伸的。選擇應(yīng)力的類型(例如壓縮或拉伸的)從而產(chǎn)生期望的FET中性能的變化。具體地說，PFET器件需要縱向壓縮應(yīng)力來增大電荷遷移率，而NFET器件需要縱向拉伸應(yīng)力來增大電荷遷移率。
圖1示出了根據(jù)本發(fā)明的PFET的側(cè)視圖。埋入氧化層(BOX)設(shè)置在襯底20上。襯底20可由硅或其它材料制成，而BOX可由二氧化硅制成。電流通道22設(shè)置在BOX上。源極區(qū)24和漏極區(qū)26連接至通道22。柵極28設(shè)置在通道22上方，并且通過柵極絕緣體30與通道隔開，柵極絕緣體30例如可由熱氧化物制成。蝕刻BOX(例如，通過等向性蝕刻)，使得底切區(qū)32出現(xiàn)在通道22的端部31A和31B處。壓縮薄膜34位于底切區(qū)32中。壓縮薄膜34可包括例如，汽相沉積的多晶硅或非晶硅或鍺硅(其在沉積后被氧化)、氮化硅、或二氧化硅?？v向(即電流穿過通道22流動(dòng)的方向)由箭頭36指示。在硅通道的情況下，縱向36可沿<110>方向取向，并且晶片表面應(yīng)為[100]平面，如現(xiàn)有技術(shù)中所知。本發(fā)明還可應(yīng)用于具有其它晶體取向的晶體管。圖1不必為機(jī)能器件；圖2中未示出的額外的層(例如鈍化層)以及電學(xué)接觸和引線可在最終的機(jī)能器件中出現(xiàn)。
在圖1的器件中，通道22的上部22A沿縱向受壓縮應(yīng)力，而通道22的下部22B沿縱向受拉伸應(yīng)力。通道上部和下部中的應(yīng)力由底切區(qū)32中的壓縮薄膜34產(chǎn)生。具體地說，壓縮薄膜34向上推起通道22的端部31A和31B，導(dǎo)致通道22如示地彎曲(即通道彎曲為從上面觀察向下凹陷)。上部22A中的縱向壓力使得電荷載流子遷移率增大，因?yàn)閳D1的器件為PFET。電荷載流子遷移率的增大也通過增大開態(tài)電流容量并不增加閉態(tài)電流而使開關(guān)速度增大。增大的電荷載流子遷移率的其它好處已為本領(lǐng)域所公知。
圖2示出本發(fā)明的實(shí)施例，其中器件為NFET。在NFET中，需要縱向拉伸應(yīng)力以增大電荷載流子遷移率。圖2的實(shí)施例具有源極24、漏極26、柵極28、BOX和柵極絕緣體30。在該NFET中，底切區(qū)32設(shè)置于通道的中部40中，其緊接在柵極28下。通道22(位于源極24和漏極26下)的端部31A和31B未被底切。壓縮薄膜34設(shè)置于底切區(qū)32中。
在圖2的NFET中，壓縮薄膜34向上推起通道的中部40，導(dǎo)致了通道22如示地在其中部40處向上彎曲。結(jié)果，通道彎曲為從上面觀察通道22向上凸起。結(jié)果，上部22A受縱向拉伸應(yīng)力，而下部22B受壓縮應(yīng)力。上部中的縱向拉伸應(yīng)力提供了電荷載流子遷移率的增大。電荷載流子遷移率將正常地在下部22B中減小，由于其具有載流子遷移率增加所需的相反的應(yīng)力。
應(yīng)注意，在大多數(shù)FET中，通道的僅僅一部分承載電流。具體地說，電流在柵極28下的薄層(例如，約2至20nm厚)中流動(dòng)。優(yōu)選地，本器件設(shè)計(jì)為使得通道22的電流承載容量完全地或主要地位于上部22A其中。上部22A在PFET器件中處于壓力下，而在NFET器件中處于拉力下。若電流承載層很厚，則上部22A就應(yīng)該很厚。在一些器件中，電流承載層始終朝BOX沿伸。在此情況下，上部22A可始終朝BOX沿伸。對(duì)于上部22A設(shè)計(jì)為承載全部電流，就可以確保增加電荷載流子遷移率。
下面介紹用于制造根據(jù)本發(fā)明的PFET(圖1的器件)的方法。圖3A至8B示出了該方法的步驟?！癇”圖為“A”圖沿點(diǎn)線41切開的橫截面圖；“A”圖為頂視圖。
圖3A、3B圖3A為用于制造本發(fā)明器件的起始結(jié)構(gòu)的頂視圖，而圖3B為其截面圖。本技術(shù)領(lǐng)域已公知如何制造圖3A和3B的結(jié)構(gòu)。圖3B沿為圖3A的點(diǎn)線41的截面圖。如本領(lǐng)域所公知，淺溝槽隔離材料(STI)與通道和墊片相鄰地沉積。STI材料通常為通過高密度等離子體工藝沉積的鄰四硅酸鹽(TEOS)或二氧化硅。通道22可由硅制成，而墊片44可由氮化硅制成。通道具有與墊片相同的形狀，如在圖3A的頂視圖中所見(通道可使用墊片44作為掩模形成)。通道可具有較寬范圍的寬度，如2至200nm。
圖4A、4B沉積并構(gòu)圖掩模層46。掩模46具有開口48，其露出墊片44的端部和STI42的U形區(qū)。例如，掩模46可由光致抗蝕劑或圖案化的硬掩模材料制成。開口48位于通道22將要沉積壓縮膜34的端部的周圍。
圖5A、5B進(jìn)行蝕刻(例如非等向性等離子體蝕刻)，從而從開口48中去除STI，并且露出BOX。墊片44未被蝕刻。
圖6A、6B蝕刻BOX，從而通道22在底切區(qū)32中被底切掉。圖6A中的點(diǎn)線45示出了底切區(qū)32的邊界。底切區(qū)32位于通道22的端部，其適于制造PFET器件。還可在此工藝期間蝕刻STI，這導(dǎo)致了STI層底角的圓化。在替代的實(shí)施例中，氮化硅間隔壁形成于STI 42的側(cè)壁上，用于保護(hù)STI側(cè)壁不被蝕刻。在另一個(gè)替代的實(shí)施例中，BOX在一些位置被完全地去除，從而露出襯底。
圖7A、7B在底切區(qū)32中沉積壓縮膜34。壓縮膜34優(yōu)選為保形的，如通過低壓化學(xué)汽相沉積工藝形成的。壓縮薄膜34沿箭頭50的方向向上推起通道22，使得從上面觀察時(shí)，通道具有向下凹陷的形狀。由于壓縮膜34的推動(dòng)，通道的上部22A處于壓縮下，而下部22B處于拉伸下。在壓縮膜為氧化的硅或氧化的SiGe時(shí)，壓縮薄膜可具有例如范圍約5至1000nm的厚度。厚度是依據(jù)通道中期望的應(yīng)力量和壓縮膜34中固有壓縮的量。
圖8A、8B孔中填充類似氧化物49的材料，并隨后平整化(例如通過化學(xué)機(jī)械平整(CMP))器件。然后，進(jìn)行墊片去除、柵極氧化、柵極疊層構(gòu)圖、間隔壁、源極漏極注入、活化退火和硅化，從而建立機(jī)能FET，如微電子制造領(lǐng)域所公知。通常也可增加鈍化層和引線圖案。
下面介紹一種用于制造根據(jù)本發(fā)明的NFET(圖2的器件)的方法。圖9A至13C示出了該方法的步驟?！癇”圖為“A”圖沿點(diǎn)線43切開的橫截面圖；“A”圖為頂視圖。“B”圖為清晰而被放大2倍。
圖9A、9B在圖3A和3B的結(jié)構(gòu)的頂上沉積掩模46。掩模46被構(gòu)圖以具有通道22的中部40上方的開口52，這將有利于NFET的制造。開口52比通道22和墊片44更寬，使得一些STI 42被暴露出來。
圖10A、10B進(jìn)行蝕刻(例如非等向性等離子體蝕刻)，從而從開口52中去除STI，并且露出BOX。墊片44未被蝕刻。
圖11A、11B等向性蝕刻BOX，從而通道22在其中部40處被底切掉，并形成底切區(qū)32。點(diǎn)線55示出了底切區(qū)32的邊緣。底切區(qū)32位于通道22的中部。在替代的實(shí)施例中，氮化硅間隔壁形成于STI 42的側(cè)壁上，用于保護(hù)STI側(cè)壁不被蝕刻。在替代的實(shí)施例中，蝕刻BOX直至底切區(qū)32被結(jié)合，并且中部40從襯底釋放出來。
圖12A、12B壓縮膜34沉積在底切區(qū)32中。壓縮膜34在通道22的中部40中向上推起通道22。
圖13A、13B孔中用氧化物49填充，并且隨后平整化器件。然后，形成源極和漏極的接觸，形成柵極，并添加雜質(zhì)以形成機(jī)能場(chǎng)效應(yīng)晶體管，如微電子制造領(lǐng)域所公知。
圖13C為圖13A沿點(diǎn)線57切開的橫截面圖。壓縮膜34沿箭頭59的方向在通道22的中部40向上推起。這產(chǎn)生了通道上部中的縱向拉伸應(yīng)力，該部分為通道承載電流的部分。進(jìn)而，增大NFET的載流子遷移率。
PFET和NFET器件可在同時(shí)制造。例如，掩模46對(duì)于PFET和NFET器件可以為相同的掩模，而壓縮膜34在PFET和NFET器件中可采用相同的步驟沉積。這提供了制造根據(jù)本發(fā)明的晶體管的有效方法。
在本發(fā)明的優(yōu)選實(shí)施例中，壓縮薄膜包括氧化的多晶硅或氧化的非晶硅，盡管其它的壓縮膜材料也是適用的。
本發(fā)明中提供的縱向應(yīng)力可提供與無縱向應(yīng)力的等效晶體管相比的10％至20％的開關(guān)速度和開態(tài)電流容量的增加。性能的改善是顯著的，并且將有助于降低成本和增加電子電路的功能性。
本晶體管的通道可由多種材料制成，包括除硅以外的，諸如鍺、碳化硅或砷化鎵的材料。應(yīng)注意，在這些和其它的材料中，遷移率對(duì)應(yīng)力的依賴關(guān)系可能與在硅中的不同。例如，在一些材料體系中，PFET的遷移率可通過縱向拉伸應(yīng)力增大，而NFET的遷移率可通過縱向壓縮應(yīng)力增大。在此情況下，此處示出的PFET和NFET結(jié)構(gòu)可反過來。還應(yīng)注意，晶體取向可影響應(yīng)力對(duì)通道的依賴。另外，不同的材料可需要與電流相關(guān)的不同的晶體取向，以實(shí)現(xiàn)施加應(yīng)力的好處。
對(duì)本領(lǐng)域技術(shù)人員，顯而易見，上述實(shí)施例可按多種方式變化，而不脫離本發(fā)明的范圍。因此，本發(fā)明的范圍應(yīng)由所附權(quán)利要求和其等效范圍確定。
權(quán)利要求
1.一種場(chǎng)效應(yīng)晶體管，包括a)通道；b)通道下的底切區(qū)；c)設(shè)置于通道上方的柵極電極；以及d)底切區(qū)中的壓縮膜，其中，壓縮膜在通道位于柵極電極下的區(qū)域中建立了縱向應(yīng)力。
2.如權(quán)利要求1所述的晶體管，其中，該晶體管為PFET，并且通道的上部處于縱向壓縮應(yīng)力下。
3.如權(quán)利要求1所述的晶體管，其中，該晶體管為NFET，并且通道的上部處于縱向拉伸應(yīng)力下。
4.如權(quán)利要求1所述的晶體管，其中，該晶體管為PFET，并且底切區(qū)設(shè)置于通道的端部下。
5.如權(quán)利要求1所述的晶體管，其中，該晶體管為NFET，并且底切區(qū)設(shè)置于通道的中部下。
6.如權(quán)利要求1所述的晶體管，其中，該晶體管為PFET，并且晶體管包括源極下的底切區(qū)和漏極區(qū)下的底切區(qū)。
7.如權(quán)利要求1所述的晶體管，其中，該壓縮膜利用從由氧化的多晶硅、氧化的非晶硅、氮化硅、氧化的SiGe和熱氧化硅構(gòu)成的組中選取的材料制成。
8.一種用于制造具有受縱向應(yīng)力的電流通道的場(chǎng)效應(yīng)晶體管的方法，包括步驟a)在通道下形成底切區(qū)；以及b)在底切區(qū)中形成壓縮膜，從而在通道中建立縱向應(yīng)力。
9.如權(quán)利要求8所述的方法，其中，該底切區(qū)位于通道端部處。
10.如權(quán)利要求8所述的方法，其中，該底切區(qū)位于通道中部的下面。
11.如權(quán)利要求10所述的方法，其中，該通道在中部被釋放。
12.如權(quán)利要求8所述的方法，其中，該底切區(qū)通過從通道下蝕刻埋入氧化層而建立。
13.如權(quán)利要求8所述的方法，其中，該壓縮膜通過沉積多晶硅并隨后氧化該多晶硅而形成。
14.一種場(chǎng)效應(yīng)晶體管，包括a)埋入氧化層；b)設(shè)置于埋入氧化層上的通道；c)通道下的底切區(qū)；d)設(shè)置于通道上方的柵極電極；以及e)底切區(qū)中的壓縮膜，其中，壓縮薄膜在通道位于柵極電極下的區(qū)域中建立了縱向應(yīng)力。
15.如權(quán)利要求14所述的晶體管，其中，該底切區(qū)為被蝕刻的埋入氧化材料的區(qū)域。
全文摘要
本發(fā)明公開了一種具有由于電流通道22中的應(yīng)力而增大的電荷載流子遷移率的場(chǎng)效應(yīng)晶體管。應(yīng)力沿電流流動(dòng)方向(縱向)。在PFET器件中，應(yīng)力為壓力；而在NFET器件中，應(yīng)力為拉力。應(yīng)力通過通道下區(qū)域32中的壓縮膜34而建立。壓縮膜向上推起通道22，并導(dǎo)致了通道22的彎曲。在PFET器件中，壓縮膜位于通道的端部31下(即位于源極和漏極下)，從而導(dǎo)致通道上部22A中的壓縮。在NFET器件中，壓縮膜位于通道的中部40下(即位于柵極下)，從而導(dǎo)致通道上部中的拉伸。因此，NFET和PFET器件都可被增強(qiáng)。本發(fā)明還公開了一種制造該器件的方法。
文檔編號(hào)H01L27/08GK1507071SQ0315971
公開日2004年6月23日 申請(qǐng)日期2003年9月23日 優(yōu)先權(quán)日2002年12月12日
發(fā)明者布魯斯·B·多麗絲, 杜爾塞蒂·奇達(dá)姆巴拉奧, 澤維爾·貝依, 杰克·A·曼德爾曼, 德文德拉·K·薩達(dá)納, 多米尼克·J·謝皮斯, 貝依, A 曼德爾曼, 克 J 謝皮斯, 布魯斯 B 多麗絲, 拉 K 薩達(dá)納, 蒂 奇達(dá)姆巴拉奧 申請(qǐng)人:國際商業(yè)機(jī)器公司