專利名稱：一種集成電路結(jié)構(gòu)與設(shè)計(jì)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路結(jié)構(gòu)與布局設(shè)計(jì)方法，特別是一種預(yù)置電路通道以減少未來(lái)修改量的集成電路結(jié)構(gòu)與布局設(shè)計(jì)方法。
背景技術(shù)：
隨著科技的發(fā)展，人們對(duì)通信產(chǎn)品如手機(jī)，或是移動(dòng)產(chǎn)品如個(gè)人數(shù)字助理(Personal Digital Assistant，PDA)也愈要求其輕薄短小的特性，也因此可以滿足這些要求的集成電路(integrated circuit，IC)的應(yīng)用也就愈來(lái)愈廣泛。集成電路乃是將電路立體化以減少面積使用的一種方式，經(jīng)常在各式各樣的應(yīng)用中發(fā)現(xiàn)它的存在。
請(qǐng)參閱圖1，此為集成電路的設(shè)計(jì)流程圖。就跟軟件設(shè)計(jì)一樣，即使完成原代碼(source code)的寫作，并經(jīng)編譯器(compiler)編譯成可以執(zhí)行(run)的狀態(tài)，但很少有程序可以第一次執(zhí)行就能達(dá)到設(shè)計(jì)者的目的。設(shè)計(jì)者首先需要依照需求設(shè)計(jì)電路，并且將相關(guān)組件布局連接。之后，藉由計(jì)算機(jī)輔助做電路的仿真，找出連接錯(cuò)誤或是設(shè)計(jì)不當(dāng)?shù)牡胤?，并加以改正。在反?fù)仿真確認(rèn)沒(méi)有問(wèn)題且符合設(shè)計(jì)目之后，進(jìn)行下線(tape out)的步驟。下線是指將設(shè)計(jì)的電路交由芯片廠生產(chǎn)。接著將下線后的產(chǎn)品拿回作實(shí)際測(cè)試，以驗(yàn)證該芯片的電路特性，并依照測(cè)試結(jié)果是否符合設(shè)計(jì)目的，來(lái)檢討原先的電路設(shè)計(jì)，如有不合或缺陷就重新回到設(shè)計(jì)的步驟修改，如果符合就可照生產(chǎn)的設(shè)計(jì)電路量產(chǎn)。
然而，下線后產(chǎn)品的修正費(fèi)用是相當(dāng)驚人的。請(qǐng)參閱圖2，此為傳統(tǒng)集成電路的電路修改示意圖。集成電路包括有一基板(Substrate)1，基板藉由半導(dǎo)體制程長(zhǎng)了許多的如FET，CMOS等電路組件，以及復(fù)數(shù)個(gè)金屬層(Metal)，金屬層作為電路組件聯(lián)機(jī)布局(layout)使用，金屬層間許多絕緣層(isolation layer)第一絕緣層31、第二絕緣層32、第三絕緣層33、第四絕緣層34，用以作金屬層的電性絕緣，也就是說(shuō)，金屬層金屬層間是互不導(dǎo)通的。前述的電路組件端點(diǎn)通常拉到第一金屬層(Metal 1，M1)21以供電路布局(layout)使用。由于消費(fèi)者所要求的功能日多，電路也隨的龐大，電路組件的數(shù)量動(dòng)輒以百萬(wàn)為計(jì)數(shù)單位，因此不太可能由人工一一完成。為了加快設(shè)計(jì)流程，通常會(huì)采用“模塊化”的方法，就是常用功能的組件，事前加以組合成一固定形式，設(shè)計(jì)時(shí)就可以直接利用而無(wú)須重新設(shè)計(jì)。這樣的組合稱之為標(biāo)準(zhǔn)組件(Standard Cell)。通常，會(huì)將這些標(biāo)準(zhǔn)組件集合起來(lái)組合成所謂的標(biāo)準(zhǔn)組件庫(kù)(Standard Cell Library)，以供設(shè)計(jì)者利用。根據(jù)統(tǒng)計(jì)，IC設(shè)計(jì)中常用的標(biāo)準(zhǔn)組件約占一個(gè)專用組件(Intellectual Property)90％以上，因此在一個(gè)專用組件數(shù)據(jù)庫(kù)(Intellectual Property Library，IP Library)中，標(biāo)準(zhǔn)組件是相當(dāng)常見(jiàn)的。特別要說(shuō)明的是，IP原意為知識(shí)產(chǎn)權(quán)，在半導(dǎo)體產(chǎn)業(yè)中引伸為經(jīng)過(guò)設(shè)計(jì)、驗(yàn)證，具備特定功能的集成電路設(shè)計(jì)，亦稱的為專用。此外，由于集成電路組件數(shù)量眾多，聯(lián)機(jī)就更錯(cuò)綜復(fù)雜，所以不可能由人工一條一條連接，通常是由設(shè)計(jì)軟件根據(jù)布局算法代勞。因此要修改電路設(shè)計(jì)時(shí)，必須繞過(guò)這些盤根錯(cuò)節(jié)的連接線。由于新增加聯(lián)機(jī)比切斷既有的聯(lián)機(jī)線困難，故說(shuō)明以討論新增聯(lián)機(jī)為主。
請(qǐng)繼續(xù)參閱圖2。本實(shí)施例的集成電路標(biāo)準(zhǔn)組件共有四層金屬層第一金屬層21、第二金屬層22、第三金屬層23、第四金屬層24，通常標(biāo)準(zhǔn)組件的布局只會(huì)利用到第一金屬層，但可能基于電路除錯(cuò)或是變更設(shè)計(jì)的要求，需要將X節(jié)點(diǎn)11與Y節(jié)點(diǎn)12連接，然而第一金屬層21及第二金屬層22已經(jīng)被其它連接線41、42所使用，無(wú)法以直接連接達(dá)成目的，因此必需借道其它金屬層，而第三金屬層23亦有被連接線43所使用，所以必需就如圖所示，上上下下找路來(lái)達(dá)成連接目的。請(qǐng)注意，本實(shí)施連接線阻擋X節(jié)點(diǎn)11與Y節(jié)點(diǎn)12連接只是示意，實(shí)際上連接線在第一金屬層21及第二金屬層22的連接線是錯(cuò)綜復(fù)雜，而使X節(jié)點(diǎn)11與Y節(jié)點(diǎn)12無(wú)法直接達(dá)到連接目的。
因此就必須利用各金屬層來(lái)連接X(jué)節(jié)點(diǎn)11與Y節(jié)點(diǎn)12的目的。在電路設(shè)計(jì)時(shí)，就需要將聯(lián)機(jī)從第一金屬層21的X節(jié)點(diǎn)出發(fā)，經(jīng)過(guò)第二金屬層22、第三金屬層23，再往下拉回到第二金屬層與在第一金屬層的Y節(jié)點(diǎn)連接。然而在實(shí)際生產(chǎn)時(shí)，集成電路要利用變更掩模(mask)來(lái)改變線路，又由于金屬層間互相絕緣，所以必需在隔離層打洞，即所謂層間引洞(via)。因此這樣的設(shè)計(jì)，因此需要改變第一金屬層21、第一金屬層21及第二金屬層22間的層間引洞51、第二金屬層22、第二金屬層22及第三金屬層23間的層間引洞52，及第三金屬層23共五層的掩模。而芯片廠收費(fèi)的方式就是照變更的掩模數(shù)收費(fèi)，通常變更一個(gè)掩模收費(fèi)約50萬(wàn)元，以上述實(shí)施例而言，只增加一條這樣的連接線，需要改變5個(gè)掩模，就要收費(fèi)250萬(wàn)元！相當(dāng)驚人。而且布局的設(shè)計(jì)與線路掩模的重制也需要時(shí)間，因此必須尋找一個(gè)新的方法來(lái)減少研發(fā)與時(shí)間的成本，以增加競(jìng)爭(zhēng)力。

發(fā)明內(nèi)容
本發(fā)明的主要目的是提供一種變更布局時(shí)改變最小的集成電路結(jié)構(gòu)與設(shè)計(jì)方法。
本發(fā)明的次要目的是提供一種可節(jié)省研發(fā)成本與時(shí)間的集成電路結(jié)構(gòu)與設(shè)計(jì)方法。
為達(dá)上述目的，本發(fā)明提供一種集成電路(integrated circuit，IC)結(jié)構(gòu)，用于一標(biāo)準(zhǔn)組件(Standard Cell)中，包括有一基板(Substrate)，包括有復(fù)數(shù)個(gè)電路組件；以及m層金屬層(Metal)，位于該基板之上，作為電路組件聯(lián)機(jī)布局(layout)使用，每一金屬層包括一絕緣層(isolation layer)，使金屬層間電性絕緣；其特征在于至少一電路組件的一端點(diǎn)有一電路通道，其中，該電路通道由基板開(kāi)始延伸n個(gè)金屬層，其中n大于1且n小于m+1，使各金屬層的任一連接線可利用該電路通道與該端點(diǎn)連接。
此外，本發(fā)明還提供了一種集成電路(integrated circuit，IC)設(shè)計(jì)方法，用于一標(biāo)準(zhǔn)組件(Standard Cell)中組件間的連接，該集成電路包括有一基板(Substrate)，該基板包括有數(shù)個(gè)電路組件；m層金屬層(Metal)，位于該基板之上，作為電路組件聯(lián)機(jī)布局(layout)使用，每一金屬層包括一絕緣層，使金屬層間電性絕緣；該方法包括有以下步驟在一電路組件的一端點(diǎn)設(shè)置一電路通道，該電路通道由基板開(kāi)始至少連通兩層金屬層；以及將需要與端點(diǎn)電性連接的線，藉由該電路通道連接到該端點(diǎn)。
為了進(jìn)一步了解本發(fā)明的特征、目的及功能，下面結(jié)合附圖以具體實(shí)例對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明。


圖1是集成電路的設(shè)計(jì)流程圖；
圖2是傳統(tǒng)集成電路的電路修改示意圖；圖3是本發(fā)明集成電路的電路修改示意圖；圖4A是傳統(tǒng)聯(lián)機(jī)技術(shù)具體實(shí)施例；圖4B是本發(fā)明聯(lián)機(jī)技術(shù)具體實(shí)施例。
附圖標(biāo)記說(shuō)明1基板；11、12節(jié)點(diǎn)；21第一金屬層；22第二金屬層；23第三金屬層；24第四金屬層；25第五金屬層；31第一絕緣層；32第二絕緣層；33第三絕緣層；34第四絕緣層；41、42、43連接線；51第一金屬層與第二金屬層的層間引洞；52-第二金屬層與第三金屬層的層間引洞；53第三金屬層與第四金屬層的層間引洞；54第四金屬層與第五金屬層的層間引洞；71、72、73、74、75、76電路通道。
具體實(shí)施例方式
本發(fā)明的原理是在電路仿真階段的時(shí)候，在電路組件的端點(diǎn)預(yù)置所謂的電路通道，當(dāng)需要變更電路的連接設(shè)計(jì)時(shí)，就可以盡量使用同一金屬層，以達(dá)到修改光罩?jǐn)?shù)最少的目的。
請(qǐng)參閱圖3，此為本發(fā)明集成電路的電路修改示意圖。本發(fā)明提供一種集成電路(integrated circuit，IC)結(jié)構(gòu)，包括有一基板(Substrate)1，集成電路放置電路組件的地方，利用半導(dǎo)體制程生成所需組件如FET、CMOS等，通常會(huì)包括有復(fù)數(shù)個(gè)電路組件；m層金屬層(Metal)，在該基板之上，作為電路組件聯(lián)機(jī)布局(layout)使用，通常電路組件的的每一個(gè)端點(diǎn)都會(huì)突出到第一金屬層，以方便與其它組件連接。每一金屬層還包括一絕緣層(isolation layer)，使金屬層間電性絕緣；本發(fā)明的特征在于電路組件的端點(diǎn)設(shè)置一電路通道，以連通不同的金屬層，其中，該電路通道由基板開(kāi)始往上延伸n個(gè)金屬層，n為大于1且n小于m+1的整數(shù)(也就是1＜n≤m)，使得在這n個(gè)金屬層中，可直接與該電路通道連接就可達(dá)到與該電路組件的端點(diǎn)連接的目的。在一實(shí)施例中，電路通道連接第一金屬層與第二金屬層這樣就可以達(dá)到本發(fā)明所述的目的。在另一實(shí)施例中，電路通道連接第一金屬層、第二金屬層與第三金屬層。當(dāng)然，電路通道可連通所有的金屬層，也就是說(shuō)n值等于m值。
由于電路通道必須將不同金屬層導(dǎo)通，所以電路通道在隔離層就會(huì)包括有復(fù)數(shù)個(gè)層間引洞，來(lái)達(dá)成連通的目的。如圖3所示的電路通道就由第一金屬層21、第二金屬層22、第三金屬層23，及第四金屬層24以及連通第一金屬層與第二金屬層的層間引洞51、連通第二金屬層與第三金屬層的層間引洞52及連通第三金屬層與第四金屬層的層間引洞53所構(gòu)成。如該圖所述的狀況，當(dāng)X節(jié)點(diǎn)11與Y節(jié)點(diǎn)12需要連接，而第一金屬層21、第二金屬層22又無(wú)法提供適當(dāng)路徑時(shí)，利用本發(fā)明可在第三金屬層23或是第四金屬層24直接連接X(jué)節(jié)點(diǎn)11的電路通道71與Y節(jié)點(diǎn)12的電路通道72即可，而無(wú)需如圖2的所述，要將連接線從低層拉到高層在拉回低層去。如此本發(fā)明的作法，除了變更布局設(shè)計(jì)時(shí)更有彈性外，而且只需變更一層光罩(第三金屬層23)，更是大大地減少改變光罩所需的花費(fèi)。請(qǐng)注意，本實(shí)施例X節(jié)點(diǎn)11與Y節(jié)點(diǎn)12直接連接只是示意，實(shí)際上在第三金屬層23的連接有可能蜿蜒而曲折。
本發(fā)明也提供一種布局設(shè)計(jì)方法，利用于一標(biāo)準(zhǔn)組件中組件間的連接，該集成電路包括有一基板1，該基板1還包括有復(fù)數(shù)個(gè)電路組件；m層金屬層，在該基板之上，作為電路組件聯(lián)機(jī)布局使用，每一金屬層還包括一絕緣層，使金屬層間電性絕緣；本發(fā)明方法包括有以下步驟在一電路組件的一端點(diǎn)設(shè)置一電路通道，該電路通道從基板開(kāi)始至少連通兩層金屬層；將需要與端點(diǎn)電性連接的線，藉由該電路通道連接到該端點(diǎn)。
請(qǐng)參閱圖4，此為本發(fā)明另一具體實(shí)施例，將本發(fā)明與傳統(tǒng)聯(lián)機(jī)技術(shù)作一比較。本實(shí)施例為一五金屬層的集成電路。如圖4A所示，本實(shí)施例有四個(gè)組件端點(diǎn)A、B、C、D，要連接A點(diǎn)與D點(diǎn)，傳統(tǒng)技術(shù)很可能需要在各金屬層間上上下下找路，除了使線路可讀性差，也會(huì)增加再修改的難度。請(qǐng)參閱圖4B，利用本發(fā)明就不同了，請(qǐng)注意，本實(shí)施例的電路通道73、74、75、76只建到第四金屬層24，本實(shí)施例中可以在第五金屬層25輕易找到連接層間引洞，只要將層間引洞連接到第四層金屬層24再利用電路通道，就可以達(dá)成連接目的，而不用在各金屬層間上上下下找路，以減少變更率。在一實(shí)施例中，甚至可留一層金屬層以專供修改時(shí)使用，如此除了可在修改容易與改變光罩?jǐn)?shù)最少間取得一平衡外，下層不用修改的部分還可以先行制造，爭(zhēng)取出貨的時(shí)間。
綜上所述，本發(fā)明在電路設(shè)計(jì)時(shí)在電路組件端點(diǎn)就設(shè)置有電路通道，不但在電路仿真階段可以增加布局的彈性，而且在下線后需要更改線路布局時(shí)，可以簡(jiǎn)化布局難度并且使改變的金屬層最少，意即改變光罩?jǐn)?shù)最小。由于芯片廠的計(jì)費(fèi)是根據(jù)光罩?jǐn)?shù)而非以光罩的設(shè)計(jì)，所以利用本發(fā)明不會(huì)增加下線時(shí)的支出，并且可以在修改時(shí)節(jié)省研發(fā)成本。
以上所述僅為本發(fā)明的較佳實(shí)施例，不能以此限制本發(fā)明的范圍。因此，凡依本發(fā)明權(quán)利要求所做的均等變化及修飾，仍將不失本發(fā)明的要義所在，亦不脫離本發(fā)明的精神和范圍的，都應(yīng)視為本發(fā)明的進(jìn)一步實(shí)施。
權(quán)利要求
1.一種集成電路(integrated circuit，IC)結(jié)構(gòu)，用于一標(biāo)準(zhǔn)組件(Standard Cell)中，包括一基板(Substrate)，包括有復(fù)數(shù)個(gè)電路組件；以及m層金屬層(Metal)，在位于該基板之上，作為電路組件聯(lián)機(jī)布局(layout)使用，每一金屬層包括一絕緣層(isolation layer)，使金屬層間電性絕緣；其特征在于至少一電路組件的一端點(diǎn)有一電路通道，其中，該電路通道由基板開(kāi)始延伸n個(gè)金屬層，其中n大于1且n小于m+1，使各金屬層的任一連接線可利用該電路通道與該端點(diǎn)連接。
2.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中每一電路通道連通2層金屬層。
3.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中每一電路通道連通3層金屬層。
4.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該電路通道可由復(fù)數(shù)個(gè)金屬層與復(fù)數(shù)個(gè)層間引洞(via)構(gòu)成。
5.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，該標(biāo)準(zhǔn)組件可組合成一專用組件(Intellectual Property，IP)。
6.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，該標(biāo)準(zhǔn)組件可組合成一專用組件數(shù)據(jù)庫(kù)(IP Library)。
7.一種集成電路(integrated circuit，IC)布局設(shè)計(jì)方法，用于一標(biāo)準(zhǔn)組件(Standard Cell)中組件間的連接，該集成電路包括有一基板(Substrate)，該基板包括數(shù)個(gè)電路組件；m層金屬層(Metal)，在位于該基板之上，作為電路組件聯(lián)機(jī)布局(layout)使用，每一金屬層更包括一絕緣層(isolation layer)，使金屬層間電性絕緣；集成電路布局設(shè)計(jì)方法包括有以下步驟在一電路組件的一端點(diǎn)設(shè)置一電路通道，該電路通道從基板開(kāi)始至少連通兩層金屬層；以及將需要與該端點(diǎn)電性連接的線，藉由連接該電路通道以連接該端點(diǎn)。
8.如權(quán)利要求7所述的集成電路布局設(shè)計(jì)方法，其中該電路通道連接3層金屬層。
9.如權(quán)利要求7所述的集成電路布局設(shè)計(jì)方法，可將該標(biāo)準(zhǔn)組件與一專用組件(Intellectual Property，IP)連接。
全文摘要
本發(fā)明公開(kāi)了一種集成電路結(jié)構(gòu)與設(shè)計(jì)方法，是在電路設(shè)計(jì)時(shí)在電路組件端點(diǎn)就設(shè)置有電路通道，不但在電路仿真階段可以增加布局的彈性，更在下線后需要更改線路布局時(shí)，可以簡(jiǎn)化布局難度并且使改變的金屬層最少，意即改變掩膜數(shù)最小。由于芯片廠的計(jì)費(fèi)是根據(jù)掩膜層數(shù)、數(shù)量而非以掩膜的設(shè)計(jì)，所以利用本發(fā)明不會(huì)增加下線時(shí)的支出，并且可以在修改時(shí)節(jié)省研發(fā)成本。
文檔編號(hào)H01L21/82GK1581485SQ0315316
公開(kāi)日2005年2月16日 申請(qǐng)日期2003年8月8日 優(yōu)先權(quán)日2003年8月8日
發(fā)明者甘滄棋, 陳玟伶, 劉旻智 申請(qǐng)人:揚(yáng)智科技股份有限公司