專利名稱：半導體集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及內(nèi)置用于保護輸出晶體管的火花抑制二極管的半導體集成電路裝置。
在負載為這種電感性負載時，會產(chǎn)生伴隨電機轉(zhuǎn)動/停止而產(chǎn)生的正/反向電動勢。在常規(guī)技術(shù)中，在集成電路(IC)化了的串聯(lián)晶體管的集電極與發(fā)射極之間連接保護二極管。這樣，當上述反向電動勢的作用使輸出端的電位低于GND電位或高于VCC電位時，二極管4就會導通。這樣，上述電動勢就會向固定電位泄掉，進而保護包含串聯(lián)晶體管的IC內(nèi)部。尤其在二極管4流過幾安培的大電流時，使用單獨的二極管4。
對此，從客戶的角度來說，為了減少設(shè)備的部件數(shù)量，希望將二極管4也IC化。但是，若將流過幾A大電流的二極管集成，則會在集成電路內(nèi)因寄生晶體管效應不可避免地產(chǎn)生寄生電流。寄生電流不僅是無用電流而且會導致鎖定。
因此，例如在特開平6-100459號公報中提出了防止寄生電流的結(jié)構(gòu)。
如

圖15所示，在P型半導體1和N型半導體2之間設(shè)置了N+型埋層3。P+型隔離區(qū)4從半導體層2的表面擴散至半導體襯底1，將該埋層3包圍，形成了一個島壓點5。然后形成了一部分與上述埋層3的上部重疊的P+型埋層6。從半導體層2的表面至N+型埋層3的N+型引出區(qū)7包圍了該埋層6。在該被包圍的區(qū)域中形成了N+型擴散區(qū)8。在被引出區(qū)7包圍的區(qū)域中，設(shè)置了從半導體層2至P+型埋層6的P+型引出區(qū)9，包圍了上述擴散區(qū)8。另外，在上述擴散區(qū)8中設(shè)置了負極電極10，在P+型引出區(qū)9中設(shè)置了正極電極11，其中，正極電極11與N+型引出區(qū)7連接。
即，構(gòu)成了以P+型引出區(qū)9和P+型埋層6為正極區(qū)，以被N+型擴散區(qū)8和引出區(qū)9包圍的N型半導體區(qū)為負極區(qū)的二極管。
在這種二極管元件中，生成以N+型埋層3為基極、以P+型埋層6為發(fā)射極、以P型半導體襯底1和P+隔離區(qū)4為集電極的PNP型寄生晶體管Tr2?？墒?，由于正極電極的連接作用使PNP型寄生晶體管Tr2的基極-集電極之間電位相等，所以，可以防止寄生PNP型晶體管Tr2導通。
如上所述，在常規(guī)半導體集成電路裝置中，如圖14所示，當負載為電感負載時，會產(chǎn)生伴隨電機的轉(zhuǎn)動/停止而產(chǎn)生的正/反向電動勢。因此，在集成電路(IC)化了的串聯(lián)晶體管的集電極-發(fā)射極之間連接保護二極管。這樣，當上述反向電動勢的作用使輸出端電位低于GND電位或高于VCC電位時，通過使二極管4導通使上述電動勢向固定電位泄掉。這樣來保護包含串聯(lián)晶體管的IC的內(nèi)部。尤其是流過二極管4的電流為幾安培的大電流時，使用單獨的二極管4。
后來，為了通過將二極管也集成電路(IC)化來減少設(shè)備的部件數(shù)量，集成了能流過幾安培的大電流的二極管。可是，在集成電路內(nèi)，因寄生晶體管效應而不可避免地產(chǎn)生了寄生電流。為了避免產(chǎn)生此無用的電流，如圖15所示，將二極管設(shè)在了IC內(nèi)部。
但是，如上所述，雖然將二極管設(shè)在了IC內(nèi)部，但如圖15所示，有時二極管4會截止，即有時負極10的電位會高于正極11。此時，半導體元件需要耐壓，以避免被產(chǎn)生于寄生晶體管TR1的PN結(jié)上的擊穿電流損壞。即，在常規(guī)結(jié)構(gòu)中，作為寄生晶體管TR1基極區(qū)的P+埋層6狹窄，很難使電流放大系數(shù)hfe不過大，不能保證寄生晶體管TR1的耐壓性能。
另外，如圖15所示，在常規(guī)結(jié)構(gòu)中，為了抑制寄生晶體管TR2導通，使基極-發(fā)射極之間的電位相等，但是漏電流會通過襯底流走。因此，會由于寄生晶體管TR2產(chǎn)生的漏電流而得不到所需的正向電流。
本發(fā)明是鑒于上述課題而進行的，本發(fā)明的半導體集成電路的特征為包括P/N型半導體襯底；至少一層N/P型外延層，層疊在該襯底表面上；第一N/P型埋層，形成在上述襯底和第一層外延層之間；第一P/N型埋層，形成在上述襯底與上述第一層外延層之間，且與上述第一N/P型埋層重疊；P/N型埋區(qū)，與上述第一P/N型埋層連接，且與形成在最上層外延層的第一P/N型擴散區(qū)連接；N/P型埋區(qū)，與上述第一N/P埋層連接，且與形成在上述最上層外延層的第一N/P型擴散區(qū)連接；以及第二N/P型擴散區(qū)，形成在被上述第一P/N型擴散區(qū)包圍的上述最上層的外延層上；形成在上述最上層外延層的第二P/N型擴散區(qū)至少與上述第一P/N型擴散區(qū)重疊一部分，且正極電極連接在上述第一N/P型擴散區(qū)和上述第二P/N型擴散區(qū)上。
本發(fā)明的半導體集成電路裝置的特征為在上述第二N/P型擴散區(qū)上，從上述最上層外延層表面形成了重疊的N/P型阱。
另外，本發(fā)明的半導體集成電路裝置的特征為至少上述第一P/N型埋層的上表面比上述第一N/P型埋層更靠近上述第二N/P型擴散區(qū)，且上述第一P/N型埋層與上述第二N/P型擴散區(qū)在上下方向上有間隔。
在附圖中，標號
21襯底22第一外延層23第二外延層24隔離區(qū)25第一隔離區(qū)26第二隔離區(qū)27第三隔離區(qū)28N型第一埋層29P型第一埋層30N型第二埋層31P型第二埋層32P型第二擴散區(qū)33N型第一擴散區(qū)34P型第一擴散區(qū)35N型第二擴散區(qū)36絕緣層37連接孔38連接孔40連接孔41負極電極51襯底52第一外延層53第二外延層54隔離區(qū)55第一隔離區(qū)56第二隔離區(qū)57N型第一埋層58P型埋層59N型第二埋層60P型第一擴散區(qū)61N型第一擴散區(qū)62P型第二擴散區(qū)63N型第二擴散區(qū)
64絕緣層65連接孔66連接孔67連接孔68正極電極69負極電極如圖1(A)所示，在P-型單晶硅襯底21上，形成了厚度為2～10μm的第一外延層22，在第一外延層22上形成了厚度為8～10μm的第二外延層23。第一及第二外延層22、23的厚度之和為8～16μm左右。襯底21和第一及第二外延層22、23通過貫穿它們的P+型隔離層24形成了形成二極管元件的島區(qū)。另外，如上所述，在本實施方案的附圖中雖然只示出了二極管元件，但通過P+型隔離層24還形成了形成縱型PNP晶體管元件、NPN晶體管元件等的島區(qū)。
上述隔離層24包括第一隔離區(qū)25，從襯底21表面向上下方向擴散；第二隔離區(qū)26，從第一及第二外延層22、23的交界向上下方向擴散；以及第三隔離層27，從第二外延層23表面形成。然后，通過將三者連接，將第一及第二外延層22、23隔離成島狀。
下面說明本發(fā)明的二極管元件。如圖所示，N+型第一埋層28和P+型第一埋層29重疊地形成在襯底21和第一外延層22之間。然后，在第一及第二外延層22、23的交界處形成了P+型第二埋層31及N+型第二埋層30。該N+型第二埋層30及P+型第二埋層31的一部分分別與N+型第一埋層28及P+型第一埋層29重疊。另外，形成了從第二外延層23的表面至P+型第二埋層31的P+型第一擴散區(qū)34。被這些P+區(qū)31、34夾持的N-型第一及第二外延層22、23形成了負極區(qū)，從而構(gòu)成了PN結(jié)二極管。此時，形成了從第二外延層23表面至N+型第二埋層30的N+型第一擴散區(qū)38。
另外，在本發(fā)明中，從第二外延層23的表面形成了P+型第二擴散區(qū)，P+型第二擴散區(qū)32的一部分與P+型第一擴散區(qū)34重疊。然后，形成了用于將形成在第二外延層23的表面的絕緣層36和正極電極39連接的連接孔38。此時，為了將P+型第二擴散區(qū)32和正極電極39連接，連接孔38形成在P+型第二擴散區(qū)32的正上方。然后，通過正極電極39將N+型第一擴散區(qū)33和P+型第二擴散區(qū)32短路。從以后的說明可知，這樣就會使寄生NPN晶體管TR1的基極-集電極之間和寄生PNP晶體管TR2的基極-發(fā)射極之間短路。另外，從以后的說明可知，形成P+型第二擴散區(qū)32是為了使寄生PNP晶體管TR2發(fā)射極側(cè)的阻值高于基極側(cè)的阻值。因此，連接孔38的位置可以根據(jù)所需阻值而隨意改變。
在本實施方案中，N+型第一埋層28和P+型第一埋層29重疊地形成在襯底21和第一外延層22之間。例如，N+型第一埋層28可用(Sb)來形成，P+型第一埋層29可用硼(B)來形成。這樣，如圖1所示，由于雜質(zhì)的擴散速度和使用濃度不同，使P+型第一埋層29形成在N+型第一埋層28的上方和下方。這樣，如上所述，形成了以P+型第一及第二埋層29、31、P+型第一及第二擴散層34、32為正極區(qū)，以第一及第二外延層22、23為負極區(qū)的PN結(jié)二極管。另外，在形成作為負極區(qū)的第二外延層23上形成了作為負極引出區(qū)的第二擴散區(qū)35。另外，N+型擴散區(qū)35和P+型第一埋層29在上下方向有間隔。
上述本發(fā)明結(jié)構(gòu)的二極管元件有時會截止，即，有時會在由P+型第一埋層29和N-型第一外延層22構(gòu)成的PN結(jié)上施加反向偏置電壓。此時，在由第一及第二外延層22、23構(gòu)成的N型區(qū)能夠獲得大量的耗盡層。這樣，用形成在N型區(qū)的耗盡層來確保耐壓，進而抑制擊穿電流破壞內(nèi)部元件。
另外，第二外延層23的表面被絕緣層36覆蓋，通過形成在絕緣層36上的連接孔37、38、40形成各種電極。另外，圖中雖然沒有示出，為了隔離PN結(jié)而將襯底21接地。
如圖1(A)及(B)所示，本實施方案的結(jié)構(gòu)的二極管元件導通時主要形成寄生NPN晶體管TR1、寄生PNP晶體管TR2、寄生電阻R1、R2。下面說明二極管導通時影響流向襯底21的漏電流的寄生晶體管的工作原理。
寄生NPN晶體管TR1以N+型第一埋層28作為集電極，以P+型第一埋層29作為基極，以第一及第二外延層22、23作為發(fā)射極。其次，在寄生NPN晶體管TR1的基極上，P+型第一及第二埋層29、31、P+型第一及第二擴散區(qū)34、32構(gòu)成了寄生電阻R1。而在寄生NPN晶體管TR1的集電極上，N+型第一及第二埋層28、30及N型第一擴散區(qū)33構(gòu)成了寄生電阻R2。如圖所示，本發(fā)明的特征為，在第二外延層23上形成了P+型第一及第二擴散區(qū)34、32。然后，將兩者的一部分重疊，在P+型第二擴散區(qū)32的上面與正極電極39連接。
由此，寄生電阻R1的阻值就會增加P+型第二擴散區(qū)32的區(qū)域的阻值。寄生電阻R1的阻值可以根據(jù)用途等隨意設(shè)計和改變，可以通過P+型第二擴散區(qū)32的形成區(qū)或連接孔38的形成位置進行調(diào)整。在本實施方案中，通過形成P+型第二擴散區(qū)32使寄生電阻R1的阻值增加了1～3Ω左右。即，寄生電阻R1的阻值大于寄生電阻R2的阻值。在寄生NPN晶體管TR1中，R1和R2的一端共同連接在正極電極39上，并將集電極與基極之間連接，因為寄生電阻R1的阻值大于寄生電阻R2的阻值，所以能夠使集電極的電位高于基極電位。另外，因為寄生NPN晶體管TR1的電流與二極管的正向電流(If)方向相同，所以能夠提高二極管元件的正向電流(If)特性。
寄生PNP晶體管TR2以P-型襯底21作為集電極，以N+型第一埋層28作為基極，以P+型第一埋層29作為發(fā)射極。在寄生PNP晶體管TR2的發(fā)射極上，P+型第一及第二埋層29、31、P+型第一及第二擴散區(qū)34、32構(gòu)成了寄生電阻R1。而在寄生PNP晶體管TR2的基極上，N+型第一及第二埋層28、30及N型第一擴散區(qū)33構(gòu)成了寄生電阻R2。其次，如上所述，本發(fā)明的特征為，形成了P+型第二擴散區(qū)32，寄生電阻R1的阻值大于寄生電阻R2的阻值。
在寄生PNP晶體管TR2中，R1和R2的一端共同連接在正極電極39上，雖然使集電極與基極之間短路，但能夠使集電極的電位高于基極電位。由此，在寄生PNP晶體管TR2中，通過P+型第二擴散區(qū)32可以確?；鶚O電位高于集電極電位。這樣就可以阻止寄生PNP晶體管TR2導通，抑制漏電電流通過寄生PNP晶體管TR2流向襯底21。
圖2是形成和沒有形成P+型第二擴散區(qū)32時的二極管元件的正向電流(If)與流向襯底21的漏電電流(Isub)之間的關(guān)系。具體地說，用點劃線表示的曲線是，不形成P+型第二擴散區(qū)32，用同一正極電極39將P+型第一擴散區(qū)34和N+型第一擴散區(qū)33之間連接的情況。而用實線表示的曲線是形成P+型第二擴散區(qū)32，用同一正極電極39將P+型第二擴散區(qū)32和N+型第一擴散區(qū)33之間連接時的情況。如圖所示，例如，當二極管元件的正向電流(If)為2.5(A)時，若沒有形成P+型第二擴散區(qū)32，則會產(chǎn)生300×10-3(A)左右的流向襯底21的漏電電流(Isub)。而若形成P+型第二擴散區(qū)32，則會產(chǎn)生50×10-3(A)左右的流向襯底21的漏電電流(Isub)。而且通過實驗得知，隨著正向電流的加大，流向襯底21的漏電電流(Isub)之差也增大。即，通過形成P+型第二擴散區(qū)32，使寄生電阻R1的阻值大于寄生電阻R2的阻值，可以減小流向襯底的漏電電流(Isub)，提高二極管元件的正向電流(If)。
在此，說明一下圖3所示的結(jié)構(gòu)。圖3是不形成本發(fā)明的P+型第二擴散區(qū)，而在形成P+型第一擴散區(qū)34的第二外延層22的表面上形成多晶硅42時的剖面圖。如圖所示，通過在第二外延層22的表面上形成多晶硅42，以多晶硅42作為電阻，可以獲得與上述圖1(A)的結(jié)構(gòu)同樣的效果。此時，通過添加在多晶硅42中的摻雜量可以任意地改變多晶硅42的阻值，處理方法與P+型第二擴散區(qū)32一樣。其它結(jié)構(gòu)及效果與上述圖1(A)一樣，這里不再說明。
另外，如圖5(A)所示，可以形成N+型阱區(qū)43，重疊并包圍圖1(A)所示二極管元件的N+型擴散區(qū)35。這種結(jié)構(gòu)在二極管元件導通時能夠減小N+型阱區(qū)43在第二外延層23中的寄生電阻。即，能夠使本發(fā)明二極管元件PN結(jié)上由外延層22、23構(gòu)成N型區(qū)的阻值下降。這樣可以使二極管元件的正向電壓(VBEF)下降，進而提高二極管元件的正向電流(If)。但是，由于形成了N+型阱區(qū)43，使從PN結(jié)展開的耗盡層形成區(qū)減小，截止時的二極管元件的耐壓性能下降。因此，根據(jù)具體用途即重視耐壓性能還是重視正向電流(If)特性來決定是否形成N+型阱區(qū)43。
另外，在不會脫離本發(fā)明要點的范圍內(nèi)也可以有多種變型。第二實施方案圖4(A)是本發(fā)明半導體集成電路裝置結(jié)構(gòu)的剖面圖，圖4(B)是本發(fā)明半導體集成電路裝置的電路圖。另外，在本實施方案中，與第一實施方案一樣，雖然只對半導體集成電路裝置的形成二極管的區(qū)域進行圖示說明，但在其他區(qū)域形成了縱型PNP晶體管元件和NPN晶體管元件等。
如圖4(A)所示，在P-型單晶硅襯底51上形成了厚度為2～10μm的第一外延層52，在第一外延層52上形成了厚度為8～10μm的第二外延層53。第一外延層和第二外延層52、53的膜厚之和為8～16μm。襯底51和第一及第二外延層52、53通過貫穿于它們的隔離區(qū)54形成了形成二極管元件的島區(qū)。另外，如上所述，雖然在本實施方案中只對二極管元件進行了圖示，但除此之外，通過P+型隔離區(qū)54形成了形成縱型PNP晶體管元件和NPN晶體管元件等的島區(qū)。
該隔離層54從第一及第二外延層22、23的交界處向上下方向擴散，包括向下擴散至襯底51的第一隔離層55和從第二外延層53表面形成的第二隔離層56。然后，通過將兩者連接使第一及第二外延層52、53分離成島狀。另外，第二實施方案通過該結(jié)構(gòu)可以比第一實施方案減少一張掩膜。
下面說明本發(fā)明的二極管元件。如圖所示，在襯底51和第一外延層52之間形成了N+型第一埋層57。從第一及第二外延層52、53的交界處形成的P+埋層58的一部分與N+型第一埋層57重疊。其次，在第一及第二外延層52、53的交界處形成了N+型第二埋層59。該N+型第二埋層59的一部分與N+型第一埋層57的一部分重疊。另外形成了從第二外延層53表面至P+型埋層58的P+型第一擴散區(qū)60。其次，形成被這些P+型區(qū)58、60夾持的N-型第二外延層53來作為負極區(qū)，從而構(gòu)成PN結(jié)二極管。此時，形成了從第二外延層53表面至N+型第二埋層59的N+型第一擴散區(qū)61。
其次，在本發(fā)明中，從第二外延層53表面形成了P+型第二擴散區(qū)62，使P+型第二擴散區(qū)62的一部分與P+型第一擴散區(qū)60重疊。其次形成了用于將形成在第二外延層23表面的絕緣層64和正極電極68連接的連接孔66。此時，為了將P+型第二擴散區(qū)62和正極電極68連接，將連接孔66形成在P+型第二擴散區(qū)的正上方。其次，通過正極電極68將N+型第一擴散區(qū)61和P+型第二擴散區(qū)62連接。在以后會說明，這樣就會使寄生NPN晶體管TR1的基極-集電極之間和寄生PNP晶體管TR2的基極-發(fā)射極之間短路。另外，在以后會說明，形成P+型第二擴散區(qū)62是為了使寄生PNP晶體管TR2發(fā)射極側(cè)的阻值高于基極側(cè)的阻值。因此，連接孔66的位置可以根據(jù)所需的阻值任意改變。
其次，如上所述，以P+型埋層58、P+型第一及第二擴散區(qū)60、62為正極區(qū)，以第二外延層53為負極區(qū)構(gòu)成了PN結(jié)二極管。另外，在形成負極區(qū)的第二外延層53上形成了作為負極引出區(qū)的第二擴散區(qū)63。N+型第二擴散區(qū)63與P+型埋層58在上下方向有間隔。
上述本發(fā)明的結(jié)構(gòu)的二極管有時會截止，即，有時會在P+型埋層58和N-型第二外延層53構(gòu)成的PN結(jié)施加反向偏置電壓。此時，在由第二外延層23構(gòu)成的N型區(qū)和由P+型埋層58構(gòu)成的P型區(qū)會獲得耗盡層形成區(qū)。這樣，用形成在N型區(qū)和P型區(qū)的耗盡層來確保耐壓，進而抑制擊穿電流破壞內(nèi)部元件。
另外，第二外延層53的表面被絕緣層64覆蓋，通過形成在絕緣層64的連接孔65、66、67設(shè)置各種Al電極。另外，為了隔離PN結(jié)而將襯底接地，但圖中未示。
其次，在本實施方案中，寄生NPN晶體管TR3以第一外延層53作為發(fā)射極，以P+型埋層58作為基極，以N+型第一埋層57作為集電極。寄生PNP晶體管TR4以P+型埋層58作為發(fā)射極，以N+型第一埋層57作為基極，以P-型襯底51作為集電極。寄生電阻R3由P+型第一及第二擴散區(qū)60、62以及P+型埋層58構(gòu)成。寄生電阻R4由N型第一及第二埋層57、59以及N型第一擴散區(qū)61構(gòu)成。以上四者的關(guān)系如圖4(B)的電路圖所示，這與圖1(B)所示的第一實施方案的電路相同。其次，與第一實施方案一樣，第二實施方案的特征也為，形成P+型第二擴散區(qū)62，使寄生電阻R1的阻值大于寄生電阻R2的電阻。因此，在第一實施方案中說明的效果在第二實施方案中同樣可以得到，參考第一實施方案即可，不再作說明。
另外，在本實施方案中也可以象第一實施方案中的圖3所示的那樣，用多晶硅42構(gòu)成的電阻來替代P+型第二擴散區(qū)62。這樣也可以獲得同樣的效果。其次，如圖5(B)所示，在本實施方案中也是根據(jù)用途即重視耐壓特性還是重視正向電流特性來決定是否形成N+型阱區(qū)70。
另外，在不脫會離本發(fā)明要點的范圍內(nèi)也可以有多種變型。
下面參照圖6～圖13說明圖1所示本發(fā)明半導體集成電路裝置的制造方法。
首先，如圖6所示，準備P-型單晶硅襯底21，通過熱氧化在該襯底21的整個表面上形成例如0.03～0.05μm左右的硅氧化膜。其次，利用眾所周知的光刻技術(shù)在形成N+型第一埋層28的部分形成設(shè)有開口部的光致抗蝕膜來作為選擇掩膜。其次，將N型雜質(zhì)例如(Sb)以20～65keV的加速電壓，1.0×1013～1.0×1015/cm2的注入量進行離子注入、擴散。
其次，如圖7所示，在圖6中形成的硅氧化膜上，利用眾所周知的光刻技術(shù)，在形成隔離區(qū)24的第一隔離區(qū)25和形成P+型第一埋層29的部分，形成設(shè)有開口部的光致抗蝕膜來作為選擇掩膜。其次，將P型雜質(zhì)例如硼(B)以60～100keV的加速電壓，1.0×1013～1.0×1015/cm2的注入量進行離子注入、擴散。其次，去除光致抗蝕膜。此時，N+型第一埋層28同時擴散。
其次，如圖8所示，將在圖6中形成的硅氧化膜全部去除，將襯底21放在外延生長裝置的基座上。其次，通過燈光加熱向襯底21提供例如1000℃左右的高溫，同時向反應管內(nèi)注入SiH2Cl2氣體和H2氣體。這樣，在襯底21上形成例如電阻率為1.25Ωcm、厚度為2.0～10.0μm的第一外延層22。其次，通過熱氧化在第一外延層22的表面形成例如0.03～0.05μm左右的硅氧化膜。其次，用眾所周知的光刻技術(shù)在形成N+型第二埋層30的部分形成設(shè)有開口部的光致抗蝕膜來作為選擇掩膜。其次，將N型雜質(zhì)例如磷(P)以20～65keV的加速電壓，1.0×1013～1.0×1015/cm2的注入量進行離子注入、擴散。其次，去除光致抗蝕膜。此時，N+型第一埋層28、P+型第一隔離區(qū)25、以及P+型第一埋層29同時擴散。
其次，如圖9所示，在圖8中形成的硅氧化膜上，用眾所周知的光刻技術(shù)，在形成隔離區(qū)24的第二隔離區(qū)26的部分和形成P+型第二埋層31的部分，形成設(shè)有開口部的光致抗蝕膜來作為選擇掩膜。其次，將P型雜質(zhì)例如硼(B)以60～100keV的加速電壓，1.0×1013～1.0×1015/cm2的注入量進行離子注入、擴散。其次，去除光致抗蝕膜。此時，N+型第二擴散區(qū)35同時擴散。
其次，如圖10所示，將在圖8中形成的硅氧化膜全部去除，將襯底21放在外延生長裝置的基座上。其次，通過燈光加熱向襯底21提供例如1000℃左右的高溫，同時向反應管內(nèi)注入SiH2Cl2氣體和H2氣體。這樣，在襯底21上形成例如電阻率為1.25Ωcm、厚度為8.0～10.0μm的第一外延層22。其次，通過熱氧化在第一外延層22的表面形成例如0.03～0.05μm左右的硅氧化膜。其次，用眾所周知的光刻技術(shù)在形成N+型第一擴散區(qū)33的部分形成設(shè)有開口部的光致抗蝕膜來作為選擇掩膜。其次，將N型雜質(zhì)例如磷(P)以20～65keV的加速電壓，1.0×1013～1.0×1015/cm2的注入量進行離子注入、擴散。其次，去除光致抗蝕膜。此時，N+型第二埋層30、P+型第二隔離區(qū)26、以及P+型第二埋層31同時擴散。
其次，如圖11所示，在圖10中形成的硅氧化膜上，用眾所周知的光刻技術(shù)，在形成隔離區(qū)24的第三隔離區(qū)27的部分和形成P+型第一擴散區(qū)34的部分，形成設(shè)有開口部的光致抗蝕膜來作為選擇掩膜。其次，將P型雜質(zhì)例如硼(B)以60～100keV的加速電壓，1.0×1013～1.0×1015/cm2的注入量進行離子注入、擴散。其次，去除光致抗蝕膜。此時，N+型第一擴散區(qū)33同時擴散。
其次，如圖12所示，在圖10中形成的硅氧化膜上，用眾所周知的光刻技術(shù)，在形成P+型第二擴散區(qū)32的部分，形成設(shè)有開口部的光致抗蝕膜來作為選擇掩膜。其次，將P型雜質(zhì)例如硼(B)以60～100keV的加速電壓，1.0×1013～1.0×1015/cm2的注入量進行離子注入、擴散。其次，去除光致抗蝕膜。此時，第三隔離區(qū)27及P+型第一擴散區(qū)34同時擴散。
其次，如圖13所示，在圖10中形成的硅氧化膜上，用眾所周知的光刻技術(shù)，在形成N+型第二擴散區(qū)35的部分，形成設(shè)有開口部的光致抗蝕膜來作為選擇掩膜。其次，將N型雜質(zhì)例如磷(P)以20～65keV的加速電壓，1.0×1013～1.0×1015/cm2的注入量進行離子注入、擴散。其次，去除光致抗蝕膜。此時，P+型第二擴散區(qū)32同時擴散。
最后，通過形成在絕緣層36上的連接孔37、38、40形成例如鋁制的正極電極39和負極電極41。此時，在本實施方案中，如上所述，N+型第一擴散區(qū)33和第二擴散區(qū)32通過連接孔37、38與共用正極電極39連接。這樣就完成了圖1(A)所示的二極管。
另外，在本實施方案中，只對二極管元件的制作方法進行了說明。但在其他島區(qū)形成了縱型PNP晶體管元件、NPN晶體管元件等。另外，在不脫離本發(fā)明要點的范圍內(nèi)可以有多種變更。
發(fā)明效果一.本發(fā)明半導體裝置的二極管元件的特征為從第二外延層表面形成P型第一及第二擴散區(qū)，兩者的一部分相互重疊，在P型第二擴散區(qū)的正上方與正極電極連接。由此可以加大包含P型第二擴散區(qū)的寄生電阻的阻值。由此可以使寄生PNP晶體管的基極電位高于發(fā)射極電位。由此，就可以在二極管導通時抑制寄生PNP晶體管導通，抑制流向襯底的漏電流。
二.本發(fā)明半導體裝置的二極管元件的特征為與“一”的效果一樣，可以加大包含P型第二擴散區(qū)的寄生電阻的阻值。這樣可以使寄生NPN晶體管的集電極電位高于基極電位。這樣，就可以通過寄生NPN晶體管的導通來大幅度地提高二極管元件的正向電流。
三.本發(fā)明半導體裝置的二極管元件的特征為在第二外延層表面形成摻雜的多晶硅來替代P型第二擴散區(qū)，可以獲得同樣效果。即，與形成P型第二擴散區(qū)時一樣，通過加大由多晶硅構(gòu)成的寄生電阻的阻值可以獲得與上述“一”及“二”同樣的效果。
四.本發(fā)明半導體裝置的二極管元件的特征為根據(jù)用途等在第二外延層上形成將負極引出區(qū)包圍的N型阱區(qū)。這樣通過N型阱區(qū)來減小PN結(jié)的N型區(qū)的阻值，進而減小正向電壓(VBEF)。這樣，可以大幅度地提高二極管元件的正向電流(If)特性。然后，權(quán)衡耐壓特性和正向電流(If)特性，選擇形成哪一種N型阱。
權(quán)利要求
1.一種半導體集成電路裝置，其特征為包括P/N型半導體襯底；至少一層N/P型外延層，層疊在該襯底表面上；第一N/P型埋層，形成在上述襯底與第一層外延層之間；第一P/N型埋層，形成在上述襯底與上述第一層外延層之間，且與上述第一N/P型埋層重疊；P/N型埋區(qū)，與上述第一P/N型埋層連接，且與形成在最上層外延層的第一P/N擴散區(qū)連接；N/P型埋區(qū)，與上述第一N/P型埋層連接，且與形成在上述最上層外延層的第一N/P型擴散區(qū)連接；以及第二N/P型擴散區(qū)，形成在被上述第一P/N型擴散區(qū)包圍的上述最上層外延層上；形成在上述最上層外延層的第二P/N型擴散區(qū)與上述第一P/N型擴散區(qū)至少有一部分重疊，且正極電極連接在上述第一N/P型擴散區(qū)和上述第二P/N型擴散區(qū)上。
2.如權(quán)利要求1所述的半導體集成電路裝置，其特征在于，N/P型阱區(qū)從上述最上層外延層表面開始重疊地形成在上述第二N/P型擴散區(qū)上。
3.如權(quán)利要求1所述的半導體集成電路裝置，其特征在于，至少上述第一P/N型埋層的上表面比上述第一N/P型埋層的上表面更靠近上述第二N/P型擴散區(qū)，且上述第一P/N型埋層與上述第二N/P型擴散區(qū)在上下方向有間隔。
4.如權(quán)利要求1所述的半導體集成電路裝置，其特征在于，上述P/N型埋區(qū)與形成在多層上述外延層之間的P/N型埋層連接。
5.如權(quán)利要求1所述的半導體集成電路裝置，其特征在于，上述N/P型埋區(qū)與形成在多層上述外延層之間的N/P型埋層連接。
6.一種半導體集成電路裝置，其特征為包括P/N型半導體襯底；N/P型第一外延層，層疊在該襯底表面上；第一P/N型埋層，與形成在上述襯底和上述第一外延層之間的第一N/P型埋層重疊；N/P型第二外延層，層疊在上述第一外延層表面上；第二P/N型埋層和第二N/P型埋層，形成在上述第一外延層與第二外延層之間；第一P/N型擴散區(qū)，從上述第二外延層表面擴散至上述第二P/N型埋層；第一N/P型擴散區(qū)，從上述第二外延層表面擴散至上述第二N/P型埋層；以及第二N/P型擴散區(qū)，形成在被上述第一P/N型擴散區(qū)包圍的上述第二外延層上；形成在上述第二外延層的第二P/N型擴散區(qū)與上述第一P/N型擴散區(qū)至少重疊一部分，且正極電極連接在上述第一N/P型擴散區(qū)和上述第二P/N型擴散區(qū)上。
7.如權(quán)利要求6所述的半導體集成電路裝置，其特征在于，N/P型阱區(qū)從上述第二外延層表面開始重疊地形成在上述第二N/P型擴散區(qū)上。
8.一種半導體集成電路裝置，其特征為包括P/N型半導體襯底；N/P型第一外延層，層疊在該襯底表面上；N/P型第二外延層，層疊在該第一外延層表面上；第一N/P型埋層，形成在上述襯底與上述第一外延層之間；P/N型埋層，形成在上述第一外延層與上述第二外延層之間，與上述第一N/P型埋層至少重疊一部分；第二N/P型埋層，形成在上述第一外延層與上述第二外延層之間，與上述第一N/P型埋層至少重疊一部分；第一P/N型擴散區(qū)，從上述第二外延層表面擴散至上述P/N型埋層；第一N/P型擴散區(qū)，從上述第二外延層表面擴散至上述第二N/P型埋層；以及第二N/P型擴散區(qū)，形成在被上述第一P/N型擴散區(qū)包圍的上述第二外延層表面上；形成在上述第二外延層表面的第二P/N型擴散區(qū)與上述第一P/N型擴散區(qū)至少重疊一部分，且正極電極連接在上述第一N/P型擴散區(qū)和上述第二P/N型擴散區(qū)上。
9.如權(quán)利要求8所述的半導體集成電路裝置，其特征在于，N/P型阱區(qū)從上述第二外延層表面開始重疊地形成在上述第二N/P型擴散區(qū)上。
10.一種半導體集成電路裝置，其特征為包括P/N型半導體襯底；至少一層N/P型外延層，層疊在該襯底表面上；第一N/P型埋層，形成在上述襯底與第一層外延層之間，且與上述第一N/P型埋層重疊；P/N型埋區(qū)，與上述第一P/N型埋層連接，且與形成在最上層外延層的P/N型擴散區(qū)連接；N/P型埋區(qū)，與上述第一N/P型埋層連接，且與形成在最上層外延層的第一N/P型擴散區(qū)連接；以及第二N/P型擴散區(qū)，形成在被上述P/N型擴散區(qū)包圍的上述最上層外延層上；形成在上述最上層外延層表面的多晶硅電阻與上述P/N型擴散區(qū)至少連接一部分，且正極電極連接在上述第一N/P型擴散區(qū)和上述多晶硅電阻上。
11.如權(quán)利要求10所述的半導體集成電路裝置，其特征在于，上述正極電極和不與上述P/N型擴散區(qū)連接的區(qū)域的上述多晶硅電阻連接。
12.如權(quán)利要求10所述的半導體集成電路裝置，其特征在于，N/P型阱區(qū)從上述最上層外延層開始重疊地形成在上述第二N/P型擴散區(qū)上。
全文摘要
以往，在內(nèi)置保護輸出晶體管的火花抑制二極管的半導體集成電路中，因流向襯底的漏電電流大而不能獲得所需的正向電流。本發(fā)明半導體集成電路裝置的特征為，在第二外延層23表面重疊地形成了P+型第一及第二擴散區(qū)34、32。然后，在P+型第二擴散區(qū)32的正上方與正極電極39連接，使寄生電阻R1的阻值大于寄生電阻R1的阻值。這樣，就可以抑制寄生PNP晶體管TR2的導通，抑制漏電電流流向襯底，進而大幅度地減小漏電電流。
文檔編號H01L29/861GK1469476SQ03148768
公開日2004年1月21日 申請日期2003年6月25日 優(yōu)先權(quán)日2002年6月25日
發(fā)明者大川重明, 扇野廣一郎, 一郎 申請人:三洋電機株式會社