專利名稱：半導體存儲器裝置以及半導體集成電路的制作方法
技術領域：
本發(fā)明涉及一種半導體存儲器裝置單體，以及包含該半導體存儲器裝置的半導體集成電路，特別涉及采用電源電壓在1.2V以下的低電壓下動作、設計線規(guī)在0.13μm以下的高集成度以及高密度器件時，可以有效削減晶體管的漏電流的技術。
在這樣的狀況下，在低閾值電壓的晶體管中，即使在截止時也會在源極-漏極之間流過大截止漏電流的問題變得顯著。為了解決該問題，在現(xiàn)有技術中，例如通過將字線設定成負電壓，或者將源極電位向正電位方向移動，可以有效向晶體管施加負偏置，減少截止漏電流。
但是，在字線上施加較大的負電壓、或者使元件電位向正電位側(cè)移動的技術，雖然當器件的耐壓足夠時，不會有副作用而成為有效的技術，但隨著器件的微細化，當柵極氧化膜的厚度比2nm更薄時，由于隧道電流引起的柵極漏電流的問題開始顯著化。上述現(xiàn)有提案中所示的負電壓字線驅(qū)動技術和源極線截止技術，由于是使柵極-源極之間電位差增大的技術，即使可以抑制截止漏電流，但存在使該柵極漏電流增大的問題。
另外，器件的微細化將提高晶體管的柵極-漏極之間的電場，為此，當在柵極和漏極之間施加大的電位差時所產(chǎn)生的GIDL(Gate-InducedDrain Leakage)漏電流的問題也開始顯著化。上述現(xiàn)有的負電壓字線驅(qū)動技術等，由于會進一步誘發(fā)GIDL漏電流的問題，存在不能抑制這樣的新漏電流的問題。
特別是，對于來自比特線的漏電流，在輸出讀出動作中，在判斷預充電的比特線的電位是否由單元電流引出的關系上，當相對于單元電流在比特線上存在不能忽視程度的漏電流時，難以識別是單元電流還是漏電流，從而或者會延長數(shù)據(jù)讀出所需時間，或者會造成數(shù)據(jù)誤讀出的問題。
為了達到上述目的，在本發(fā)明中，在半導體存儲裝置中，非選擇字線的負電位的設定、非選擇比特線的預充電電位的設定，是在考慮截止漏電流、柵極漏電流和GIDL漏電流三者的情況下適當進行設定。另外，存儲器單元的源極線的電位也適當進行設定。
本發(fā)明之1所述的半導體存儲裝置，在包括當被選擇時依賴存儲數(shù)據(jù)而產(chǎn)生單元電流的多個存儲器單元、為了從上述多個存儲器單元中訪問特定的存儲器單元的數(shù)據(jù)而選擇的多個字線以及多個比特線、供給相當于上述多個存儲器單元的數(shù)據(jù)的高電位側(cè)的電壓的電源、向上述多個字線施加電位的字線電位供給源、向上述多個比特線施加預充電電位的預充電電位供給源、的半導體存儲裝置中，其特征是由上述預充電電位供給源向上述多個比特線中的非選擇比特線供給的預充電電位設定成比上述電源的電壓要低的電位，由上述字線電位供給源向上述多個字線中非選擇字線供給的電位設定成給定負電位，并且由上述預充電電位供給源供給的非選擇比特線的預充電電位、和由上述字線電位供給源供給的非選擇字線的電位之間的絕對值的合計值，設定成低于上述電壓的電壓值。
本發(fā)明之2所述的發(fā)明，是在本發(fā)明之1所述的半導體存儲裝置中，其特征是上述預充電電位供給源供給的非選擇比特線的預充電電位，設定成低于上述電源電壓的一半值的電壓值。
本發(fā)明之3所述的發(fā)明，是在本發(fā)明之1所述的半導體存儲裝置中，其特征是上述預充電電位供給源向上述多個比特線中選擇比特線供給的預充電電位，設定成比上述預充電電位供給源向上述非選擇比特線供給的預充電電位要高，并且設定成上述電源電壓的一半值以上的電壓值。
本發(fā)明之4所述發(fā)明的半導體存儲裝置，在包括當被選擇時依賴存儲數(shù)據(jù)而產(chǎn)生單元電流的多個存儲器單元、為了從上述多個存儲器單元中訪問特定的存儲器單元的數(shù)據(jù)而選擇的多個字線以及多個比特線、供給相當于上述多個存儲器單元的數(shù)據(jù)的高電位側(cè)的電壓的電源、施加上述多個存儲器單元的數(shù)據(jù)的低電位側(cè)的電位的多個源極線、向上述多個字線施加電位的字線電位供給源、向上述多個比特線施加預充電電位的預充電電位供給源、向上述多個源極線施加電位的源極線電位供給源、的半導體存儲裝置中，其特征是由上述預充電電位供給源向上述多個比特線中的非選擇比特線供給的預充電電位設定成比上述電源的電壓要低的電位，由上述字線電位供給源向上述多個字線中非選擇字線供給的電位設定成給定負電位，由上述源極電位供給源向上述多個源極線中非選擇源極線供給的電位設定給定正電位，并且由上述預充電電位供給源供給的非選擇比特線的預充電電位、和由上述字線電位供給源供給的非選擇字線的電位之間的絕對值的合計值，設定成低于上述電壓的電壓值，由上述字線電位供給源供給的非選擇字線的電位絕對值和由上述源極線電位供給源供給的非選擇源極線的電位絕對值，設定成相互大致相等的電位。
本發(fā)明之5所述的發(fā)明，是在本發(fā)明之4所述的半導體存儲裝置中，其特征是包括接收行地址、選擇上述多個字線中任一條的行解碼電路，上述多個源極線的選擇、非選擇，根據(jù)上述行地址進行。
本發(fā)明之6所述的發(fā)明，是在本發(fā)明之4所述的半導體存儲裝置中，其特征是包括接收列地址、選擇上述多個比特線中任一條的列解碼電路，上述多個源極線的選擇、非選擇，根據(jù)上述列地址進行。
本發(fā)明之7所述的發(fā)明，是在本發(fā)明之1和4所述的半導體存儲裝置中，其特征是構成上述多個存儲器單元的晶體管，由在常溫下單位柵極寬度的截止漏電流和柵極漏電流之間的電流量差在2位數(shù)以內(nèi)的晶體管所構成。
本發(fā)明之8所述的發(fā)明，是在本發(fā)明之1和4所述的半導體存儲裝置中，其特征是上述電源電壓是0.5V～1.2V的電壓值。
本發(fā)明之9所述的發(fā)明，是在本發(fā)明之1和4所述的半導體存儲裝置中，其特征是由上述字線電位供給源供給的非選擇字線的負電位的絕對值根據(jù)周圍溫度變更。
本發(fā)明之10所述的發(fā)明，是在本發(fā)明之9所述的半導體存儲裝置中，其特征是由上述字線電位供給源供給的非選擇字線的負電位的絕對值，在高溫時為比常溫時大的大值。
本發(fā)明之11所述的發(fā)明，是在本發(fā)明之4所述的半導體存儲裝置中，其特征是由上述源極線電位供給源供給的非選擇源極線的正電位根據(jù)周圍溫度變更。
本發(fā)明之12所述的發(fā)明，是在本發(fā)明之11所述的半導體存儲裝置中，其特征是由上述源極線電位供給源供給的非選擇源極線的正電位，在高溫時為比常溫時大的大值。
本發(fā)明之13所述的發(fā)明，是在本發(fā)明之9、10、11和12所述的半導體存儲裝置中，其特征是半導體存儲裝置在具有通常動作模式和待機模式的便攜式機器中使用，根據(jù)周圍溫度的電位的變更，按照上述便攜式機器的通常動作模式和待機模式分別進行。
本發(fā)明之14所述發(fā)明的半導體集成電路，是包括具有多個存儲器單元、為了從上述多個存儲器單元中訪問特定的存儲器單元的數(shù)據(jù)而選擇的多個字線以及多個比特線、選擇上述多個字線中的任一個的解碼電路、以及接收上述解碼電路的輸出而驅(qū)動選擇字線的字線驅(qū)動電路、的半導體存儲器、具有低閾值電壓的晶體管以及高閾值電壓的晶體管的半導體電路、的集成電路，其特征是，上述半導體存儲器的解碼電路，具有其源極線與接地電位連接的晶體管，上述晶體管由和上述半導體電路所有的低閾值電壓的晶體管同種的低閾值電壓晶體管所構成，上述半導體存儲器的字線驅(qū)動電路，具有下拉上述字線的電位的源極線與負電位的供給線連接的下拉晶體管，上述下拉晶體管具有和上述半導體電路所有的高閾值電壓的晶體管同種的高閾值電壓晶體管。
本發(fā)明之15所述的發(fā)明，是在本發(fā)明之14所述的半導體集成電路中，其特征是上述字線驅(qū)動電路的下拉晶體管的高閾值電壓的絕對值，是和上述負電位的供給線的電位絕對值相等的值或者大于的大值。
本發(fā)明之16所述的發(fā)明，是在本發(fā)明之14所述的半導體集成電路中，其特征是上述字線驅(qū)動電路的下拉晶體管，由源極線與接地線連接的低閾值電壓的晶體管、和源極線與上述負電位的供給線連接的高閾值電壓的晶體管的并列電路所構成。
本發(fā)明之17所述的發(fā)明，是在本發(fā)明之14所述的半導體集成電路中，其特征是在上述半導體電路中，上述低閾值電壓的晶體管，是具有作為構成雖然高漏電流但可高速動作的邏輯電路的晶體管用而形成的柵極氧化膜和閾值調(diào)整雜質(zhì)的晶體管，上述高閾值電壓的晶體管，是具有作為構成雖然低速動作但漏電流低的邏輯電路的晶體管用而形成的柵極氧化膜和閾值調(diào)整雜質(zhì)的晶體管，本發(fā)明之18所述的發(fā)明，是在本發(fā)明之14所述的半導體集成電路中，其特征是在上述半導體電路中，上述低閾值電壓的晶體管，是具有作為構成邏輯電路的晶體管用而形成的柵極氧化膜和閾值調(diào)整雜質(zhì)的晶體管，上述高閾值電壓的晶體管，是具有作為構成模擬電路或者I/O電路的晶體管用而形成的柵極氧化膜和閾值調(diào)整雜質(zhì)的晶體管。
本發(fā)明之19所述的發(fā)明，是在本發(fā)明之14所述的半導體集成電路中，其特征是向上述半導體存儲器以及上述半導體電路供給的電源電壓是0.5V～1.2V的電壓值。
本發(fā)明之20所述的發(fā)明，是在本發(fā)明之1、2、3和4所述的半導體存儲裝置中，其特征是半導體存儲器裝置是SRAM。
本發(fā)明之21所述的發(fā)明，是在本發(fā)明之1、2和3所述的半導體存儲裝置中，其特征是半導體存儲器裝置是ROM。
本發(fā)明之22所述發(fā)明的半導體集成電路，是包括本發(fā)明之1或者本發(fā)明之4上述的半導體存儲裝置、具有低閾值電壓的晶體管以及高閾值電壓的晶體管的半導體電路、的半導體集成電路，其特征是上述半導體存儲裝置的字線電位供給源向非選擇字線供給的負電位的絕對值，是和上述半導體電路的晶體管的高閾值電壓的絕對值相等的值或者小于的小值。
如上所述，在本發(fā)明之1～13、20～22所述發(fā)明中，由于將非選擇比特線的預充電電位設定成小于電源電壓的低電位，將非選擇字線的下拉電位設定成負電位、并且將上述非選擇比特線的預充電電位和上述非選擇字線的負電位的絕對值的合計值，設定成小于電源電壓的值，所以在可以有效限制截止漏電流的同時，也能有效限制柵極漏電流以及GIDL漏電流。因此，預充電后的比特線的電荷即使由柵極漏電流若干進行放電，也可以將該柵極漏電流與表示數(shù)據(jù)的單元電流明確區(qū)分，可以按照所希望的速度并且正確進行數(shù)據(jù)的讀出。并且在SRAM中即使從保持“H”數(shù)據(jù)的存儲節(jié)點向基板產(chǎn)生若干GIDL漏電流，也不會使單元電流減少太多，可以按照所希望的情況良好進行數(shù)據(jù)的讀出。
特別是，在本發(fā)明之4所述發(fā)明中，由于將非選擇源極線的電位設定成和非選擇字線的電位的絕對值大致相等的正電位，與將該非選擇源極線的電位設定接地電位的情況相比，可以有效限制截止漏電流。
進一步，在本發(fā)明之9～12所述發(fā)明中，由于向非選擇字線供給的負電位、和向非選擇源極線供給的正電位根據(jù)半導體存儲裝置的周圍溫度變更，盡管其周圍溫度變化，也可以有效限制截止漏電流、柵極漏電流以及GIDL漏電流。
此外，在本發(fā)明之14～19所述發(fā)明中，在將非選擇字線的電位設定成負電位時，該負電位的絕對值和現(xiàn)有技術相比，由于是設定成小值，構成半導體存儲器的解碼電路的晶體管，由和本來半導體電路所有的低閾值電壓的晶體管同種的低閾值電壓的晶體管構成，上述半導體存儲器的字線驅(qū)動電路的下拉晶體管，由和本來半導體電路所有的高閾值電壓的晶體管同種的高閾值電壓的晶體管構成，字線驅(qū)動電路和現(xiàn)有技術的字線驅(qū)動電路相比，可以由較少個數(shù)的晶體管構成，可以縮小布局面積。
圖2表示從存儲器單元向比特線上進行數(shù)據(jù)讀出時柵極漏電流、截止漏電流以及GIDL漏電流的影響。
圖3表示柵極漏電流增加NWL(negative-word-line)電壓源的電力消耗的說明圖。
圖4表示非選擇字線的下拉電位、非選擇比特線的預充電電位以及非選擇源極線的正電位的設定、和柵極漏電流、截止漏電流以及GIDL漏電流的關系圖。
圖5表示在高溫時和常溫(低溫～室溫)時NWL電壓源、HPR(Harf-Vcc Precharge)電壓源以及OSN(Offset-source node)電壓源的電壓設定圖。
圖6表示本發(fā)明第1實施例的半導體存儲裝置的比特線、字線以及源極線的選擇時以及非選擇時的具體電壓設定。
圖7表示圖6中選擇比特線的預充電電壓的設定，按照由柵極漏電流限制時所變更后的電壓設定。
圖8表示源極線的選擇以及非選擇由列解碼信號進行的說明圖。
圖9表示源極線的選擇以及非選擇由行解碼信號進行的說明圖。


圖10表示本發(fā)明第2實施例的半導體存儲裝置的整體構成圖。
圖11表示包括該實施例的半導體集成電路的字線驅(qū)動器的變形例。
圖12表示本發(fā)明第3實施例的ROM的比特線、字線依據(jù)源極線的選擇時和非選擇時的具體電壓設定。符號說明1-NWL電位源、2-HPR電位源、3-OSN電位源、4-字線、5-比特線、6-源極線、7、17、17′-字線驅(qū)動器、8-預充電驅(qū)動器、9-源極線驅(qū)動器、15-SRAM、16-解碼器、16a-AND電路、16b-反相器、20-高速動作用邏輯電路、21-低速動作用邏輯電路、Tr1-高速動作用邏輯電路中的低閾值電壓晶體管、Tr2-低速動作用邏輯電路中的低閾值電壓晶體管、Qp1、Qp2-p通道型晶體管、Qn-N通道型晶體管、Qndng、Qnds-下拉晶體管。
(第1實施例)圖1表示作為本發(fā)明第1實施例的半導體存儲裝置的SRAM。在該圖中，C表示存儲器單元陣列，如圖2所示，包括以將2個反相器電路連接構成觸發(fā)器的2個NMOS晶體管以及2個PMOS晶體管、和在其左右配置的2個存取晶體管Ql、Qr、作為1個存儲器單元，在行方向以及列方向上配置多個的存儲器單元。構成上述存儲器單元的2個存取晶體管Ql、Qr，由柵極漏電流多，在常溫下單位柵極寬度的截止漏電流和柵極漏電流之間的電流量差在2位數(shù)以內(nèi)的特性的晶體管所構成，在采用具有該特性的晶體管Ql、Qr時，適用本發(fā)明是有效的。
另外，在圖1以及圖2中，5、5表示通過上述左右的存取晶體管Ql、Qr連接在存儲節(jié)點sl、sr的2根成對構成的比特線。4表示連接在上述存儲晶體管Ql、Qr的柵極上的字線，Vcc表示給予在存儲器單元中保存的數(shù)據(jù)的高電位側(cè)電位的電源，例如具有0.5V～1.2V的電源電壓。進一步，6表示給予在存儲器單元中保存的數(shù)據(jù)的低電位側(cè)電位的源極線。上述比特線對5在列方向上配置多對，字線4在行方向上配置多條、源極線6例如在列方向上配置多條。
另外，1表示向字線4供給負電位Vng的NWL(negetive-word-line)電壓源(字線電位供給源)，7表示采用上述NWL電壓源1的產(chǎn)生電位Vng將非選擇字線4下拉的字線驅(qū)動器、2表示產(chǎn)生比特線5的預充電電位Vpr的電源HPR(Harf-Vcc Precharge)電壓源、8表示將比特線5預充電到上述HPR電壓源2的預充電電位Vpr的預充電驅(qū)動器、3表示產(chǎn)生源極線6的電位Vsn的OSN(Offset-source node)電壓源，9表示用上述OSN電壓源3產(chǎn)生的電位Vsn驅(qū)動源極線6的源極線驅(qū)動器。
然后，對上述NWL電壓源1所產(chǎn)生的字線負電位Vng、上述HPR電壓源2的預充電電位Vpr、上述OSN電壓源3所產(chǎn)生的源極線電位Vsn、以及給出存儲器單元的存儲數(shù)據(jù)的高電位側(cè)電位的電源Vcc的電源電壓(以下稱為Vcc)之間的關系進行說明。在圖2中，影響在比特線5上讀出數(shù)據(jù)的代表性的3種漏電流、即，在存儲晶體管Ql、Qr的OFF狀態(tài)下在源極-漏極之間流動的截止漏電流、從比特線5向字線4流動的柵極漏電流、以及從柵極向漏極誘導的GIDL漏電流。
上述柵極漏電流，是在向存儲晶體管Ql、Qr的柵極施加給定負電位(例如-0.5V)的狀態(tài)下，在將比特線5預充電到給定的預充電電位(例如1.0V)后，從比特線5向字線4流動的電流。如果為了有效限制在存儲節(jié)點sl上保存數(shù)據(jù)“L(＝0V)”側(cè)的存儲晶體管Ql上的截止漏電流而將字線4的電位設定成大的負電位時，在與比特線5連接的存儲器單元(除了由字線4選擇的單元以外的所有存儲器單元(例如512-1＝511個存儲器單元中，由于分別在該非選擇字線4和比特線5之間流動柵極漏電流，即使將比特線5預充電到給定的預充電電位，由于上述511個柵極漏電流所引起，造成比特線5的電位大大下降。例如，在比特線5上連接了約1000個存儲器單元時，即使每一個的柵極漏電流只有微小的100nA，整體則成為100μA的柵極漏電流。該合計柵極漏電流，由于是比單元電流的預測值(例如50μA)還要大的值，對在一對比特線上的數(shù)據(jù)讀取造成很大的影響，與單元電流的區(qū)別成為困難的事情。
進一步，上述柵極漏電流的存在，對從比特線5的數(shù)據(jù)讀出的影響之外，還會造成產(chǎn)生字線4的下拉電位Vng的NWL電壓源1的電力消耗增大。以下具體進行說明。即，柵極漏電流，如圖3所示，由于字線和比特線對(2條比特線)之間的交點數(shù)，是即從所有存儲器單元的單元數(shù)減去與選擇字線連接的存儲器單元數(shù)后的數(shù)的2倍，例如對于512K比特的情況，從大約100萬個存儲器單元的柵極漏電流通過字線4流入到上述NWL電壓源1中。如果計算該電流的總和，則為100mA(100nA×100萬個＝100mA)，其結果，在上述NWL電壓源1中，由于增大了使負電位保持在恒定值的供給量，因而增大了電力耗電。
以上表明，在本實施例中，對于由NWL電壓源1將非選擇字線4的電位設定成負電位后減少截止漏電流的情況，為了進一步有效抑制存儲器單元的存儲晶體管Ql、Qr中的柵極漏電流引起的比特線5的電位下降、和由此引起的NWL電壓源1中的電力消耗的增大，而將由HPR電壓源2對非選擇比特線5的預充電電位Vpr設定成比設定存儲器單元的數(shù)據(jù)高電位側(cè)的電位的電源Vcc要低的電位，并且將該預充電電位Vpr的絕對值和上述字線4的負電位的絕對值的合計值設定成低于上述電源Vcc的電壓值。例如，在本實施例中，如圖6所示，電源Vcc的電壓例如為0.8V時，非選擇字線4的負電位Vng設定成-0.2V(＝-1/4Vcc)，非選擇比特線5的預充電電位Vpr設定成0.4V(＝1/2Vcc)。通過這樣的設定，字線4的負電位絕對值(0.2V)和非選擇比特線5的預充電電位Vpr的絕對值(0.4V)的合計為0.6V，比電源電壓Vcc(＝0.8V)要低。
因此，在本實施例中，將非選擇字線4設定成負電位以抑制各存儲器單元的存儲晶體管Ql、Qr的截止漏電流時，通過采用上述構成，可以有效抑制各存儲器單元的存儲晶體管Ql、Qr的截止漏電流。
另外，在圖6中，只有選擇比特線5，將預充電電位Vpr設定成電源電壓Vcc(＝0.8V)。其理由是，將預充電電位Vpr設定高了之后，將增大存儲器單元電流。但是，將預充電電位Vpr設定高了之后，同時也會增大數(shù)據(jù)漏電流，需要根據(jù)該柵極漏電流的大小適當提高設定預充電電位Vpr的程度。當選擇比特線5的條數(shù)比非選擇比特線5的條數(shù)明顯少時，選擇存儲器單元的柵極漏電流可以忽視。但是，選擇比特線5的讀出電位降低，需要注意。在本實施例中，如圖7所示，為了在增大存儲器單元電流的情況下減少柵極漏電流，非選擇比特線5的預充電電位Vpr設定成1/2Vcc(＝0.4V)，選擇比特線5的預充電電位Vpr設定成3/4Vcc(＝0.6V)。
然后，在圖4中，說明非選擇字線4的負電位設定、非選擇比特線5的預充電電位的設定、非選擇源極線6的電位設定三者對截止漏電流、柵極漏電流以及GIDL漏電流的影響。
首先，對于非選擇字線4的負電位設定，太大負電位(-Vcc～-1/2Vcc)的設定，會伴隨極大的柵極漏電流和GIDL漏電流。另一方面，太淺負電位的設定(-1/6Vcc～0Vcc)，使截止漏電流極大。因此，為了使這3種漏電流最小，需要設定成電源電壓Vcc的1/3～1/4的大小的負電位(-1/3Vcc～-1/4Vcc)。在本實施例中。設定成-1/4Vcc(＝-0.2V)的負電位。
然后，對于非選擇比特線5的預充電電位，同樣，如果設定成高電位(電源電壓Vcc附近)或者低電位(1/3Vcc～0V)，與存儲器單元的高電位側(cè)的保持電位Vcc之間的電位差變大，柵極漏電流和GIDL漏電流均變大。另一方面，如果設定成中電位(1/2Vcc)的預充電電位，可以將柵極漏電流和GIDL漏電流均限制在小值上。
由此表明，對于非選擇字線4，設定成大約(-1/3Vcc～-1/4Vcc)的負電位，對于非選擇比特線5，設定成Vcc/2的預充電電位是適當?shù)倪x擇。
進一步，對于非選擇源極線6的電位設定，如圖4所示，在Vcc/2以上的高電位設定中，在電源電壓Vcc＜1.2V的電壓區(qū)域，由于電源電壓Vcc與源極線電位之間的電位差變小，低于構成存儲器單元的反相器的N通道晶體管和P通道晶體管的閾值電壓的合計值，各漏電流雖然變成極小，但數(shù)據(jù)保持不穩(wěn)定，并不是所希望的。另一方面，在太小電位設定中，截止漏電流變大，比特線5的預充電電位顯著下降。因此，設定電位，大約在Vcc/4附近是最佳電位。根據(jù)以上探討的結果，非選擇源極線6，如圖8所示，對于電源電壓Vcc(＝0.8V)設定成1/4Vcc(＝0.2V)的電位。該電位設定，成為和在上述非選擇字線4上設定的負電位(-1/4Vcc＝-0.2V)的絕對值相互相等的電位設定。
上述源極線6的選擇、非選擇，可以如圖8所示，根據(jù)比特線線群的選擇地址，即列解碼信號進行，也可以如圖9所示，根據(jù)字線群的選擇地址、即行解碼信號進行。
另外，對于截止漏電流，在100mV的電壓變化下，電流量相差1數(shù)位，非選擇字線的負電位設定，容許有100mV的電壓誤差，本發(fā)明包含在該容許誤差范圍內(nèi)的負電位設定。
然后，說明上述3種漏電流，即截止漏電流、柵極漏電流、以及GIDL漏電流對溫度的依賴性。
截止漏電流具有溫度依賴性，如果構成反相器的晶體管的周圍溫度上升1℃，該晶體管的閾值電位下降1mV，如果有70℃的溫度差，大約有10倍的截止漏電流變動。另一方面，柵極漏電流和GIDL漏電流的溫度依賴性小。因此，在室溫下如果這3者的漏電流具有大約相等的電流值，，在高溫時截止漏電流則其支配作用，因此需要優(yōu)先考慮削減截止漏電流。相反，在低溫時，截止漏電流比較小，柵極漏電流和GIDL漏電流成為支配作用，因此需要優(yōu)先考慮削減該柵極漏電流和GIDL漏電流。
為此，在本實施例中，如圖5所示，由NWL電壓源1對非選擇字線4的負電位Vng的設定、由HPR電壓源2對非選擇比特線5的預充電電位Vpr的設定、以及由OSN電壓源3對非選擇源極線6的正電位Vsn的設定，按照以下方法進行設定。即，在圖5中，在使用本實施例的SARM的手機電話機等便攜式機器中，具有通常動作模式、和比該模式對SRAM存儲頻度少(例如10％以下)的待機模式的2種模式，根據(jù)不同的模式，分為高溫時和常溫時，根據(jù)周圍溫度對非選擇字線4的負電位Vng的設定、和非選擇源極線6的正電位Vsn的設定進行變更。具體講，在動作模式和待機模式的兩方，非選擇字線4的負電位Vng，在低溫～室溫下設定成-1/4Vcc，而在高溫時設定成-1/3Vcc，使其絕對值變更成大值。對于非選擇源極線6的正電位Vsn也相同，在動作模式和待機模式的兩方，在低溫～室溫下設定成-1/4Vcc，而在高溫時設定成1/3Vcc，變更成大值。即，在高溫時，由于截止漏電流處于增大的狀況，非選擇字線4的負電位Vng的絕對值從|1/4Vcc|增大變更到|1/3Vcc|，限制截止漏電流。另外，在高溫時，晶體管的閾值電壓Vth下降，對于SRAM由于構成鎖存節(jié)點的反相器的過驅(qū)動量(Vcc-Vth)變大，非選擇源極線6的正電位Vsn按照該量增高設定，從1/4Vcc變更到1/3Vcc。
(第2實施例)然后，參照圖10說明本發(fā)明第2實施例的半導體集成電路。本實施例，涉及在上述第1實施例中說明的SRAM中字線驅(qū)動器的內(nèi)部構成。
在圖10中，15表示SRAM，在其內(nèi)部，圖中雖然未畫出，具有在上述圖2中已經(jīng)說明過的多個存儲器單元以及比特線，并且具有多個字線4(在該圖中只畫出了1條)。進一步，在SARM15中，包括從上述多個字線中選擇任一條的解碼器(解碼電路)16、和接收該解碼器16的輸出后驅(qū)動選擇字線4的字線驅(qū)動器(字線驅(qū)動電路)17。上述SARM15也可以由上述第1實施例所說明的SRAM構成。
另外，在該圖中，20表示第1邏輯電路，21表示第2邏輯電路，構成半導體電路。第1邏輯電路20包括多個具有作為高速動作用所形成的柵極氧化膜和閾值調(diào)整雜質(zhì)的低閾值電壓Vt1的晶體管Tr1，各晶體管Tr1由于具有低閾值電壓Vt1，雖然可以高速動作但漏電流比較多。另一方面，上述第2邏輯電路21包括多個具有作為通常動作(低速動作)用所形成的柵極氧化膜和閾值調(diào)整雜質(zhì)的高閾值電壓Vth的晶體管Tr2，各晶體管Tr2由于具有高閾值電壓Vth，漏電流比較少。
然后，上述SRAM15、第1以及第2邏輯電路20、21，和上述第1實施例相同，從0.5V～1.2V的低電壓電源接收電源供給。
然后，上述SRAM15的解碼器16，包括接由收解碼信號adec0～adec2的AND電路16a、和在其后段配置的反相器16b構成的NAND電路。上述反相器16b包括接收電源電壓的P通道型晶體管Qp1、N通道型晶體管Qn，該N通道型晶體管Qn，其源極線與接地電位Vss連接，由具有和上述高速動作的第1邏輯電路20中的低閾值電壓Vt1的晶體管Tr1大致同值的低閾值電壓Vt1的同種晶體管所構成。
另一方面，上述SRAM15的字線驅(qū)動器17，由接收上述解碼器16的反相器16b的輸出的反相器所構成，該反相器具有接收電源電壓的P通道型晶體管Qp2、和由N通道型晶體管構成的下拉晶體管Qndng。該下拉晶體管Qndng，其源極線與具有例如-0.2V的負電位的供給線Vng連接。上述負電位的供給線Vng，例如從圖1的NWL電壓源1供給負電壓。因此，上述字線驅(qū)動器17，在字線4的選擇時，電源電壓通過P通道型晶體管Qp2向字線4供給，而在字線4的非選擇時，該字線4通過下拉晶體管Qndng與負電位的供給線Vng連接，將非選擇字線4的電位下拉到負電位。
上述字線驅(qū)動器17的下拉晶體管Qndng，由具有和上述低速動作用的第2邏輯電路21中的高低閾值電壓Vth的晶體管Tr2大致同值的高閾值電壓Vth的同種晶體管所構成。
在本實施例中，具體講，解碼器16的晶體管Qn的低閾值電壓Vt1為Vt1＝0.25V，字線驅(qū)動器17的下拉晶體管Qndng的高閾值電壓Vth為Vth＝0.45V，負電位的供給線Vng的電位(稱為Vng)為Vng＝-0.2V。因此，下拉晶體管Qndng的高閾值電壓Vth(＝0.45V)設定成大于負電位的供給線Vng的電位的絕對值(＝0.2V)。進一步，對于解碼器16的晶體管Qn和下拉晶體管Qndng，其截止時的柵極-源極間電壓Vgs和閾值電壓之間的差(Vg-Vss-Vt1)、(Vg-Vng-Vth)均設定成-0.25V，該兩晶體管Qn1、Qndng的截止漏電流值相等。
在本實施例中，圖10所示字線驅(qū)動器17的內(nèi)部構成，和不將字線4下拉到負電位的通常的字線驅(qū)動器的構成相比，在晶體管個數(shù)以及布局面積上完全可以相同實現(xiàn)。圖10所示構成不能在現(xiàn)有技術的字線負電位設定驅(qū)動器中采用的理由是，因為需要準備負電位差具有不同閾值電壓的2種晶體管。即，在現(xiàn)有技術中設定的字線的負電位，和接地電位相比由于至少需要有-0.5V～-1.5V以上的電位差，一般采用電平轉(zhuǎn)換電路實現(xiàn)負電位的字線下拉電路，這樣，引起晶體管數(shù)量的增加和面積的增加。特別是，這樣的現(xiàn)有技術，在有SRAM和ROM等混載的情況下，在需要縮小解碼器等周邊電路而提高存儲器單元占有率的半導體存儲器中是不能使用的技術。
但是，在本實施例中，電源電壓Vcc在0.5V～1.2V的范圍，由于比較低，非選擇字線4所需要的負電位、例如當Vcc＝1.0V時，為-1/3Vcc(＝約-0.3V)～-1/4Vcc(＝約-0.25V)，即使不準備在半導體存儲器以外的半導體電路中不能使用的具有高閾值電壓的晶體管，使用本來在高速動作用的邏輯電路20中的低閾值電壓(＝0.25V)的晶體管Tr1、和在低速動作用的邏輯電路21中的高閾值電壓(＝0.45V)的晶體管Tr2，就可以確保其電位差(＝-0.2V)，可以將非選擇字線4的負電位設定成-0.2V。
另外，在本實施例中，在低速動作用的邏輯電路22中的晶體管Tr2的高閾值電壓雖然為0.45V，而由于高電壓(1.5V～3.3V)用的厚膜晶體管的閾值電壓也可以到達0.6V的程度，也可以將非選擇字線4的負電位設定成-0.35V。當然，如果變更晶體管中的各種閾值調(diào)整雜質(zhì)的濃度，在現(xiàn)實的范圍內(nèi)在2種晶體管的閾值電壓之間可以實現(xiàn)任意的電位差。
另外，在本實施例中，字線驅(qū)動器17的下拉晶體管Qndng，雖然采用和低速動作的邏輯電路21中的高低閾值電壓Vth的晶體管Tr2同種(具有大致同值的高閾值電壓)的晶體管所構成，此外，作為模擬電路或者I/O電路的構成晶體管存在高電壓(1.5V～3.3V)用的厚膜晶體管時，也可以采用具有和該厚膜晶體管的高閾值電壓大致同值的高閾值電壓的晶體管構成。
(字線驅(qū)動器的變形例)
圖11表示上述圖10所示的字線驅(qū)動器17的變形例。
該圖的字線驅(qū)動器17′和圖10的字線驅(qū)動器17的不同點在于，不僅是1個下拉晶體管Qndng，而是和該晶體管并列配置另一下拉晶體管Qnds。
上述下拉晶體管Qndng，圖10所示下拉晶體管Qndng同樣，由具有和低速動作用的邏輯電路21中的高低閾值電壓Vth的晶體管Tr2大致同值的高閾值電壓Vth的晶體管所構成，其源極線與負電位Vng(＝-0.2V)的供給線連接。另一方面，另一下拉晶體管Qnds，由具有和高速動作用的邏輯電路20中的低閾值電壓Vt1的晶體管Tr1大致同值的低閾值電壓Vt1的晶體管所構成，其源極線與接地線連接。
因此，在本變形例中，在將字線4從電源電位Vcc下拉時，首先，由下拉晶體管Qnds將字線4的電位主導性下拉到接地電平Vss，然后，經(jīng)過數(shù)倍的時間將字線4的電位由另一方的下拉晶體管Qndng主導性下拉到負電位Vng(＝-0.2V)電平上。
理想上，在兩者下拉晶體管Qnds、Qndng變成導通的時刻上希望設置延遲，即使不一定設置延遲，通過使兩下拉晶體管在大小上不同，使兩下拉晶體管之間在電流能力上具有明顯的差異，例如通過使一方的下拉晶體管Qndng的柵極長度比另一方的下拉晶體管Qnds要大，或者柵極寬度比另一方的下拉晶體管Qnds要小，可以起到上述作用。
(第3實施例)最后，說明本發(fā)明的第3實施例。本實施例，作為半導體存儲裝置在ROM中使用。
在ROM中，由于與一條比特線連接的存儲器單元的數(shù)量比較多，在非選擇字線和比特線之間的單元晶體管的柵極漏電流的影響變得比較大。如已經(jīng)說明的那樣，如果使將非選擇字線的負電位比較深(絕大值為大值)，雖然限制了截止漏電流，在要將比特線選擇性預充電電源電壓時，比特線-字線之間的電位差超過電源電壓，而增大了柵極漏電流。其結果，預充電后的比特線的電位，不是本來的源極線，而是拉到多個非選擇字線的負電位，大幅度下降，引起讀出數(shù)據(jù)的誤動作。另外，如果源極線的電位過高，GIDL漏電流從漏極部向基板流動漏電流，同樣，降低比特線的預充電電位。
以上表明，在ROM中，保持圖12所示的電位關系是非常重要的。在該圖中，選擇比特線的預充電電位、非選擇字線以及選擇字線的電位、非選擇源極線以及選擇源極線的電位，和已經(jīng)說明的圖9相同。非選擇比特線的預充電電位為0V。
如以上說明的那樣，依據(jù)本發(fā)明之1～13、20～22所述發(fā)明的半導體存儲裝置，由于可以在有效限制截止漏電流的同時，也能有效限制柵極漏電流以及GIDL漏電流，可以對表示數(shù)據(jù)的單元電流和柵極漏電流進行明確區(qū)分，可以按照所希望的速度并且正確進行數(shù)據(jù)的讀出，同時在SRAM中可以限制從保持“H”數(shù)據(jù)的存儲節(jié)點向基板的漏電流，按照所希望的情況良好進行數(shù)據(jù)的讀出。
特別是，依據(jù)本發(fā)明之4所述發(fā)明的半導體存儲裝置，將非選擇源極線的電位設定成和非選擇字線的電位的絕對值大致相等的正電位，可以更進一步有效限制截止漏電流。
進一步，本發(fā)明之9～12所述發(fā)明的半導體存儲裝置，由于向非選擇字線供給的負電位、和向非選擇源極線供給的正電位根據(jù)半導體存儲裝置的周圍溫度變更，盡管其周圍溫度變化，也可以有效限制截止漏電流、柵極漏電流以及GIDL漏電流。
此外，本發(fā)明之14～19所述發(fā)明的半導體存儲裝置，在非選擇字線上設定的負電位的絕對值和現(xiàn)有技術相比，設定成小值時，字線驅(qū)動電路和現(xiàn)有技術的字線驅(qū)動電路相比，可以由較少個數(shù)的晶體管構成，可以縮小布局面積。
權利要求
1.一種半導體存儲裝置，包括當被選擇時依賴存儲數(shù)據(jù)而產(chǎn)生單元電流的多個存儲器單元；為了從所述多個存儲器單元中訪問特定的存儲器單元的數(shù)據(jù)而選擇的多個字線以及多個比特線；供給相當于所述多個存儲器單元的數(shù)據(jù)的高電位側(cè)的電壓的電源；向所述多個字線施加電位的字線電位供給源；以及向所述多個比特線施加預充電電位的預充電電位供給源，其特征是由所述預充電電位供給源向所述多個比特線中的非選擇比特線供給的預充電電位設定成比所述電源的電壓要低的電位，由所述字線電位供給源向所述多個字線中非選擇字線供給的電位設定成給定負電位，并且由所述預充電電位供給源供給的非選擇比特線的預充電電位、和由所述字線電位供給源供給的非選擇字線的電位之間的絕對值的合計值，設定成低于所述電壓的電壓值。
2.根據(jù)權利要求1所述的半導體存儲裝置，其特征是所述預充電電位供給源供給的非選擇比特線的預充電電位，設定成低于所述電源電壓的一半值的電壓值。
3.根據(jù)權利要求1所述的半導體存儲裝置，其特征是所述預充電電位供給源向所述多個比特線中選擇比特線供給的預充電電位，設定成比所述預充電電位供給源向所述非選擇比特線供給的預充電電位要高，并且設定成所述電源電壓的一半值以上的電壓值。
4.根據(jù)權利要求1所述的半導體存儲裝置，其特征是構成所述多個存儲器單元的晶體管，由在常溫下單位柵極寬度的截止漏電流和柵極漏電流之間的電流量之差在2位數(shù)以內(nèi)的晶體管所構成。
5.根據(jù)權利要求1所述的半導體存儲裝置，其特征是所述電源電壓是0.5V～1.2V的電壓值。
6.根據(jù)權利要求1所述的半導體存儲裝置，其特征是由所述字線電位供給源向非選擇字線供給的負電位根據(jù)周圍溫度而變更。
7.根據(jù)權利要求6所述的半導體存儲裝置，其特征是由所述字線電位供給源向非選擇字線供給的負電位的絕對值，在高溫時為比常溫時大的大值。
8.一種半導體存儲裝置，包括當被選擇時依賴存儲數(shù)據(jù)而產(chǎn)生單元電流的多個存儲器單元；為了從所述多個存儲器單元中訪問特定的存儲器單元的數(shù)據(jù)而選擇的多個字線以及多個比特線；供給相當于所述多個存儲器單元的數(shù)據(jù)的高電位側(cè)的電壓的電源；施加所述多個存儲器單元的數(shù)據(jù)的低電位側(cè)的電位的多個源極線；向所述多個字線施加電位的字線電位供給源；向所述多個比特線施加預充電電位的預充電電位供給源；以及向所述多個源極線施加電位的源極線電位供給源，其特征是由所述預充電電位供給源向所述多個比特線中的非選擇比特線供給的預充電電位設定成比所述電源的電壓要低的電位，由所述字線電位供給源向所述多個字線中非選擇字線供給的電位設定成給定負電位，由所述源極電位供給源向所述多個源極線中非選擇源極線供給的電位設定給定正電位，并且由所述預充電電位供給源供給的非選擇比特線的預充電電位、和由所述字線電位供給源供給的非選擇字線的電位之間的絕對值的合計值，設定成低于所述電壓的電壓值，由所述字線電位供給源供給的非選擇字線的電位絕對值和由所述源極線電位供給源供給的非選擇源極線的電位絕對值，設定成相互大致相等的電位。
9.根據(jù)權利要求8所述的半導體存儲裝置，其特征是包括接收行地址、選擇所述多個字線中任一條的行解碼電路，所述多個源極線的選擇、非選擇，根據(jù)所述行地址進行。
10.根據(jù)權利要求8所述的半導體存儲裝置，其特征是包括接收列地址、選擇所述多個比特線中任一條的列解碼電路，所述多個源極線的選擇、非選擇，根據(jù)所述列地址進行。
11.根據(jù)權利要求8所述的半導體存儲裝置，其特征是由所述源極線電位供給源供給的非選擇源極線的正電位根據(jù)周圍溫度而變更。
12.根據(jù)權利要求11所述的半導體存儲裝置，其特征是由所述源極線電位供給源供給的非選擇源極線的正電位，在高溫時為比常溫時大的大值。
13.根據(jù)權利要求6所述的半導體存儲裝置，其特征是半導體存儲裝置在具有通常動作模式和待機模式的便攜式機器中使用，根據(jù)周圍溫度的電位的變更，按照所述便攜式機器的通常動作模式和待機模式分別進行。
14.根據(jù)權利要求11所述的半導體存儲裝置，其特征是半導體存儲裝置在具有通常動作模式和待機模式的便攜式機器中使用，根據(jù)周圍溫度的電位的變更，按照所述便攜式機器的通常動作模式和待機模式分別進行。
15.一種半導體集成電路，包括具有多個存儲器單元、為了從所述多個存儲器單元中訪問特定的存儲器單元的數(shù)據(jù)而選擇的多個字線以及多個比特線、選擇所述多個字線中的任一個的解碼電路、以及接收所述解碼電路的輸出而驅(qū)動選擇字線的字線驅(qū)動電路、的半導體存儲器；和具有低閾值電壓的晶體管以及高閾值電壓的晶體管的半導體電路，其特征是，所述半導體存儲器的解碼電路，具有其源極線與接地電位連接的晶體管，所述晶體管由和所述半導體電路所具有的低閾值電壓的晶體管同種的低閾值電壓晶體管所構成，所述半導體存儲器的字線驅(qū)動電路，具有下拉所述字線的電位的源極線與負電位的供給線連接的下拉晶體管，所述下拉晶體管具有和所述半導體電路所具有的高閾值電壓的晶體管同種的高閾值電壓晶體管。
16.根據(jù)權利要求15所述的半導體集成電路，其特征是所述字線驅(qū)動電路的下拉晶體管的高閾值電壓的絕對值，是和所述負電位的供給線的電位絕對值相等的值或者更大的大值。
17.根據(jù)權利要求15所述的半導體集成電路，其特征是所述字線驅(qū)動電路的下拉晶體管，由源極線與接地線連接的低閾值電壓的晶體管、和源極線與所述負電位的供給線連接的高閾值電壓的晶體管的并列電路所構成。
18.根據(jù)權利要求15所述的半導體集成電路，其特征是在所述半導體電路中，所述低閾值電壓的晶體管，是具有作為構成雖然高漏電流但可高速動作的邏輯電路的晶體管用而形成的柵極氧化膜或閾值調(diào)整雜質(zhì)的晶體管，所述高閾值電壓的晶體管，是具有作為構成雖然低速動作但漏電流低的邏輯電路的晶體管用而形成的柵極氧化膜或閾值調(diào)整雜質(zhì)的晶體管，
19.根據(jù)權利要求15所述的半導體集成電路，其特征是在所述半導體電路中，所述低閾值電壓的晶體管，是具有作為構成邏輯電路的晶體管用而形成的柵極氧化膜或閾值調(diào)整雜質(zhì)的晶體管，所述高閾值電壓的晶體管，是具有作為構成模擬電路或者I/O電路的晶體管用而形成的柵極氧化膜或閾值調(diào)整雜質(zhì)的晶體管
20.根據(jù)權利要求15所述的半導體集成電路，其特征是向所述半導體存儲器以及所述半導體電路供給的電源電壓是0.5V～1.2V的電壓值。
21.根據(jù)權利要求1所述的半導體存儲裝置，其特征是半導體存儲器裝置是SRAM。
22.根據(jù)權利要求8所述的半導體存儲裝置，其特征是半導體存儲器裝置是SRAM。
23.根據(jù)權利要求1所述的半導體存儲裝置，其特征是半導體存儲器裝置是ROM。
24.一種半導體集成電路，包括權利要求1所述的半導體存儲裝置；和具有低閾值電壓的晶體管以及高閾值電壓的晶體管的半導體電路，其特征是所述半導體存儲裝置的字線電位供給源向非選擇字線供給的負電位的絕對值，是和所述半導體電路的晶體管的高閾值電壓的絕對值相等的值或者更小的小值。
全文摘要
一種半導體存儲裝置，多個比特線(5)中非選擇比特線的預充電電位，由HPR電壓源(2)設定成比確定存儲在存儲器單元中的數(shù)據(jù)高電位側(cè)的電位的電源電壓(Vcc)(0.5V～1.2V范圍內(nèi)的低電壓，例如0.8V)要低的電位(例如1/2Vcc＝0.4V)。多個字線(4)中非選擇字線的電位，由NWL電壓源設定成給定負電位(例如－1/4Vcc＝－0.2V)。上述非選擇比特線的預充電電位(0.4V)非選擇字線的負電位(－0.2V)的絕對值的合計值，設定成低于電源電壓(Vcc)(0.8V)。從而在半導體存儲裝置中，在有效限制多個存儲器單元的截止漏電流的同時、可以有效限制柵極漏電流以及GIDL漏電流。
文檔編號H01L21/70GK1479313SQ0314754
公開日2004年3月3日 申請日期2003年7月22日 優(yōu)先權日2002年7月24日
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