專利名稱：電容元件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及利用反應(yīng)速度法(reaction rate-determining)來形成鐵電(ferroelectric)薄膜的情況的電容元件及其制造方法，尤其涉及能提供在100nm以下的膜厚的下部電極上特性偏差較小的鐵電存儲器(以下稱為FeRAM)的電容元件及其制造方法。
背景技術(shù)：
FeRAM是具有高速改寫、改寫次數(shù)多的特點的非易失性存儲器，隨著高集成化的發(fā)展，迫切要求存儲單元微細(xì)化，尤其要求構(gòu)成存儲單元的電容元件的縱向(表示厚度方向)和橫向(表示與厚度方向相垂直的水平方向)的微細(xì)化。為了微細(xì)化，對縱向(厚度方向)需要使構(gòu)成電容元件的下部電極、鐵電薄膜和上部電極實現(xiàn)薄膜化，對橫向(水平方向)需要使電容元件實現(xiàn)立體化。
無論縱向還是橫向都需要薄膜化，所以，為了形成鐵電薄膜，需要采用能把膜厚控制到很薄的反應(yīng)速度法，例如，反應(yīng)有機金屬化學(xué)氣相淀積法(MOCVD法)來成膜。例如，對于DRAM用的電容元件，公開了利用MOCVD法來形成下部電極(Ru)、鐵電薄膜BST(Ba、Sr)TiO3)的制造方法(特開2000-822658號公報)。
但是，在使下部電極薄膜化達(dá)到100nm以下的情況下，若利用像MOCVD法這樣的表面反應(yīng)速度法來形成鐵電薄膜，則由于構(gòu)成鐵電薄膜的金屬原子向下部電極擴散，而產(chǎn)生鐵電薄膜的成分隨膜厚變化的現(xiàn)象。
例如，圖8所示是作為鐵電薄膜在利用MOCVD法對SBT(SrBi2Ta2O9)進(jìn)行成膜的情況下的對Pt下部電極的膜厚依存性、即對下部電極膜厚的SBT的成分變化的曲線。在圖8中，黑色圓圈表示Bi的成分，白色圓圈表示Sr的成分。如圖8所示，在下部電極膜厚為100nm以上的區(qū)域內(nèi)，鐵電薄膜的成分在下部電極不隨膜厚而變化。但是若下部電極膜厚為100nm以下，則Bi金屬原子向下部電極Pt中的擴散達(dá)到飽和，隨下部電極膜厚的減小，SBT中的Bi成分增大。換句話說，在下部電極膜厚為100nm以下的電容元件中，若下部電極膜厚變化，則SBT成分也變化，其結(jié)果，表示電容元件的極化特性變化。而且，圖8的縱坐標(biāo)中，所謂“用Ta＝2標(biāo)準(zhǔn)化”是指對成分比重新計算，使SBT(SrBi2Ta2O9)的Ta2的元素比率達(dá)到2。而且，下述的圖4的縱坐標(biāo)中的“用Ta＝2標(biāo)準(zhǔn)化”也是同樣的意思。
并且，為了防止構(gòu)成鐵電薄膜的金屬原子擴散，公開了在下部電極上配備金屬氧化物層的方法(特開平5-226715號)，但電極結(jié)構(gòu)更復(fù)雜，在實際使用上有問題。

發(fā)明內(nèi)容
本發(fā)明是為解決上述問題而提出的，其目的在于提供一種能減小鐵電薄膜的成分偏差的電容元件及其制造方法。
為解決上述問題，本發(fā)明的電容元件，由形成在基片上的下部電極、鐵電薄膜和上部電極構(gòu)成，其特征在于上述鐵電薄膜由用反應(yīng)速度法成膜的鐵電薄膜構(gòu)成，上述下部電極的膜厚為100nm以下，而且上述下部電極膜厚的偏差為10％以內(nèi)。
本發(fā)明的電容元件的制造方法，其特征在于，包括以下工序在基片上形成絕緣膜的工序；在上述絕緣膜的一部分上形成深度為100nm以下的槽部的工序；在包括上述槽部的上述絕緣膜上形成第1導(dǎo)電膜的工序；對上述第1導(dǎo)電膜表面進(jìn)行研磨，僅在上述槽部內(nèi)留下上述第1導(dǎo)電膜，這樣來形成下部電極的工序；在包括上述下部電極上的上述絕緣膜上，用反應(yīng)速度法來形成鐵電薄膜的工序；以及在上述鐵電薄膜上形成上部電極的工序。
本發(fā)明的電容元件，上述鐵電薄膜是用反應(yīng)速度法成膜的鐵電薄膜，上述下部電極的膜厚為100nm以下，而且，上述下部電極膜厚的偏差為10％以內(nèi)(這意味著該膜的任意部分的膜厚都在預(yù)定值的±10％的范圍內(nèi))。上述下部電極的膜厚優(yōu)選為10nm以上。下面的下部電極的上述膜厚范圍表示薄膜較薄而且厚度均勻，這樣則鐵電薄膜的成分偏差能夠減小，可以提供采用具有鐵電薄膜的電容元件的FeRAM的特性偏差能夠減小的可靠性高的電容元件。也就是說，下部電極的膜厚薄且厚度均勻，就能減小鐵電薄膜的成分偏差，減小電容元件的特性偏差。
并且，也可以在基片上形成凸型或凹型的下部電極。通過采用這種結(jié)構(gòu)，能夠提供如下的可靠性高的電容元件，即使是適合于橫向尺寸微細(xì)化的立體型也能在應(yīng)用于FeRAM的情況下，減小鐵電薄膜的成分偏差所造成的FeRAM特性偏差。
再者，在本發(fā)明的電容元件中，上述下部電極優(yōu)選形成在包括金屬氧化物的導(dǎo)電性多層膜上。采用這種結(jié)構(gòu)，一方面能具有氧化阻擋層膜，另一方面能減小鐵電薄膜的成分偏差所造成的FeRAM特性偏差。也就是說，因為有阻擋層膜，所以，一方面在形成鐵電薄膜時進(jìn)行熱處理的情況下，能防止接觸插塞(contact plug)等導(dǎo)電體的氧化等，防止導(dǎo)電性降低，另一方面，在用于FeRAM的情況下，能減小由鐵電薄膜成分偏差所造成的存儲特性偏差，因此，能提供可靠性更高的電容元件。
并且，在本發(fā)明的電容元件中，上述鐵電薄膜優(yōu)選包含Bi。在包含Bi的鐵電薄膜中，能減小Bi成分等所造成的鐵電薄膜成分偏差，所以，能減小采用具有鐵電薄膜的電容元件的FeRAM的特性偏差，因此能提供可靠性高的電容元件。
并且，在本發(fā)明的電容元件中，與上述鐵電薄膜相連接的下部電極，優(yōu)選由包含貴金屬的膜構(gòu)成。包含貴金屬的膜在電容元件的制造工序的熱處理中不會氧化，即使在與鐵電體相連接進(jìn)行設(shè)置的情況下，也能保持穩(wěn)定的界面電阻值，所以，能提供電氣特性優(yōu)良的電容元件。上述包含貴金屬的膜優(yōu)選從白金(Pt)、銥(Ir)、釕(Ru)、金(Au)、銀(Ag)、鈀(Pd)膜、包含這些金屬的合金膜和包含這些金屬的氧化膜中選擇的至少一種膜。
并且，若采用本發(fā)明的電容元件的制造方法，則能形成厚度為100nm以下的下部電極而沒有厚度偏差。所以，能減小鐵電薄膜成分的偏差，其結(jié)果，可以制成能減小采用具有鐵電薄膜的電容元件的FeRAM的特性偏差的可靠性高的電容元件。
再者，在本發(fā)明的電容元件的制造方法中，優(yōu)選包括以下工序在基片上形成絕緣膜的工序；在上述絕緣膜的一部分上形成寬度為100nm以下的槽部的工序；在包括上述槽部內(nèi)的上述絕緣膜上形成第1導(dǎo)電膜的工序；對上述第1導(dǎo)電膜表面進(jìn)行研磨，僅在上述槽部內(nèi)留下上述第1導(dǎo)電膜，這樣來形成下部電極的工序；通過除去上述絕緣膜表面的一部分而使上述下部電極的至少一部分從上述絕緣膜中露出的工序；在包括上述露出的下部電極表面在內(nèi)的上述絕緣膜上，用反應(yīng)速度法來形成鐵電薄膜的工序；以及在上述鐵電薄膜上形成上部電極的工序。通過采用這種結(jié)構(gòu)，即使是適合于橫向尺寸微細(xì)化的立體型，也能形成厚度為10nm以上、100nm以下的下部電極而沒有厚度偏差。所以鐵電薄膜的成分偏差能夠減小，其結(jié)果能提供一種采用具有鐵電薄膜的電容元件的FeRAM的特性偏差能夠減小的可靠性的電容元件的制造方法。
并且，在本發(fā)明的電容元件的制造方法中，優(yōu)選以多個上述槽部為基礎(chǔ)來形成上述下部電極。通過采用這種結(jié)構(gòu)，能夠形成厚度為10nm以上、100nm以下的下部電極而無厚度偏差，同時，能增大立體型的電容元件的電容面積。
再者，在本發(fā)明的電容元件的制造方法中，優(yōu)選把上述下部電極形成在包含金屬氧化物的導(dǎo)電性多層膜上。通過采用這種結(jié)構(gòu)，能夠形成厚度均勻一致的10nm以上、100nm以下的下部電極，同時能具有酸化阻擋層性能。也就是說，因為有阻擋層膜，所以，一方面在形成鐵電薄膜時進(jìn)行熱處理的情況下，能防止接觸插塞等導(dǎo)電體的氧化等，防止導(dǎo)電性降低，另一方面，在用于FeRAM的情況下，能減小由鐵電薄膜成分偏差所造成的FeRAM特性偏差，因此，能提供可靠性更高的電容元件的制造方法。
并且，在本發(fā)明的電容元件的制造方法中，上述鐵電薄膜優(yōu)選包含Bi。采用這種結(jié)構(gòu)，在包含Bi的鐵電薄膜中，能減小Bi成分等所造成的鐵電薄膜成分偏差，所以，能減小采用具有該鐵電薄膜的電容元件的FeRAM的特性偏差，因此能提供可靠性高的電容元件的制造方法。
在本發(fā)明中，把下部電極的厚度控制在10nm以上、100nm以下是為了便于電容元件的微細(xì)化、高集成化。同時，厚度越薄，與鄰接層等的材質(zhì)的差異所造成的應(yīng)力(變形所產(chǎn)生的應(yīng)力)也越小，效果良好。雖然與本發(fā)明沒有直接關(guān)系，但對下部電極的厚度的下限沒有特別限制，只要其厚度能發(fā)揮電極的作用即可。
所謂用反應(yīng)速度法成膜是指，在某一基片上(在本發(fā)明中相當(dāng)于下部電極)淀積形成由特定材料構(gòu)成膜而成膜的情況下，將通過反應(yīng)而形成膜的原料氣體供給到基片上，在基片表面上進(jìn)行反應(yīng)，反應(yīng)物淀積在基片上形成薄膜，所以，這種成膜方法的成膜速度取決于原料氣體的反應(yīng)速度，在基片上原料氣體反應(yīng)的結(jié)果是反應(yīng)物的膜形成在基片上。在本發(fā)明中，該反應(yīng)速度法優(yōu)選上述MOCVD法。作為不是反應(yīng)速度法的成膜方法，是把預(yù)先反應(yīng)而形成的材料堆積到基片上的成膜方法，例如具有代表性的濺射法、溶膠凝膠法等。MOCVD法的理想條件是，成膜溫度300℃～450℃、壓力13.3Pa～665Pa(0.1～5Torr)的范圍。利用MOCVD法來制作鐵電薄膜是較好的，因為容易控制使其成為厚度10nm以上、100nm以下的下部電極的薄膜。
如上所述，本發(fā)明的電容元件，能夠提供可以減小FeRAM特性偏差的可靠性高的電容元件。并且，本發(fā)明的電容元件的制造方法能夠形成均勻厚度的厚度10nm以上、100nm以下的下部電極。所以，能夠使鐵電薄膜的成分偏差減小，其結(jié)果，采用具有鐵電薄膜的電容元件的FeRAM的特性偏差也減小，能夠制造可靠性高的電容元件。


圖1是本發(fā)明第1實施方式的電容元件的剖面圖。
圖2A～E是本發(fā)明第1實施方式的電容元件的制造方法的工序說明剖面圖。
圖3是本發(fā)明第2實施方式的電容元件的剖面圖。
圖4是本發(fā)明第2實施方式的電容元件的特定測量點的鐵電薄膜SBT的成分的曲線圖。
圖5是本發(fā)明第3實施方式的電容元件的剖面圖。
圖6A～F是本發(fā)明第3實施方式的電容元件的制造方法的工序說明剖面圖。
圖7是本發(fā)明第4實施方式的電容元件的剖面圖。
圖8是本發(fā)明第4實施方式的電容元件的下部電極膜厚不同時SBT(SrBi2Ta2O9)的成分變化的曲線圖。
具體實施例方式
為了便于理解本發(fā)明，例舉實施方式更具體地說明本發(fā)明。但本發(fā)明并非僅限于這些實施方式所述的內(nèi)容。
以下參照附圖，詳細(xì)說明本發(fā)明的第1實施方式。圖1是表示第1實施方式的電容元件的剖面圖，11是Si基片，12是氧化硅膜等絕緣膜，13是由多晶硅(PS)或鎢(W)等構(gòu)成的接觸插塞，14是氧化硅膜等絕緣膜，15是由Pt構(gòu)成的下部電極，16是由SBT(SrBi2Ta2O9)構(gòu)成的鐵電薄膜，17是由Pt構(gòu)成的上部電極。下部電極15的膜厚為50nm，而且膜厚偏差控制在10％以內(nèi)。通過這樣對下部電極進(jìn)行膜厚控制，在利用MOCVD法來制作鐵電薄膜16的情況下，能夠在電容元件內(nèi)和電容元件之間對構(gòu)成鐵電薄膜16的Bi金屬向Pt下部電極15中的擴散量進(jìn)行控制，所以，能夠減小電容元件的特性偏差。
圖2A～E是表示圖1中的第1實施方式的電容元件的制造方法的工序說明剖面圖。圖2A～E表示制造方法的主要工序，11是Si基片，12是硅氧化膜等絕緣膜，13是由多晶硅(PS)或鎢(W)等構(gòu)成的接觸插塞，14是硅氧化膜等絕緣膜，25是形成在絕緣膜14上的槽，15是由Pt構(gòu)成的下部電極，16是由SBT構(gòu)成的鐵電薄膜，17是由Pt構(gòu)成的上部電極。
首先，形成絕緣膜12，在制作集成電路的Si基片11的絕緣膜12內(nèi)，埋入接觸插塞13(圖2A)。接著，在淀積厚度50nm以下的絕緣膜14之后，在形成下部電極的區(qū)域內(nèi)利用光刻法和干腐蝕法(通常的半導(dǎo)體器件的制造方法中所采用的光刻法和干腐蝕法)，形成深度50nm的槽25(圖2B)。第3，利用濺射法、CVD法或電鍍法把下部電極15埋入到槽25內(nèi)(圖2C)。第4，利用化學(xué)機械研磨法(CMP法)來對下部電極15進(jìn)行研磨，把下部電極15埋入到槽25中(圖2D)。最后，利用MOCVD法來淀積鐵電薄膜16之后，利用濺射法、CVD法或電鍍法來形成上部電極17(圖2E)。而且，以下利用MOCVD法來淀積鐵電薄膜16時的條件是原料采用BiPh3和Sr[Ta(OEt)5(OC2H4OMe)]2(其中，Ph表示苯基、Et表示乙烷基、Me表示甲基)，溫度300℃～600℃，壓力13.33Pa(0.1Torr)～1333Pa(10Torr)。
若采用本實施方式，則下部電極15的厚度由槽25的厚度來控制。另一方面，槽25的厚度由絕緣膜14的厚度來控制，所以，利用絕緣膜14的成膜方法(光刻法和干腐蝕法)能使偏差達(dá)到10％以內(nèi)。也就是說，能夠?qū)崿F(xiàn)下部電極15的厚度100nm以下，而且其偏差在10％以內(nèi)。
其結(jié)果，能夠獲得SBT成分偏差小，電容元件的特性偏差小的電容元件。
以下參照附圖，詳細(xì)說明本發(fā)明的第2實施方式。
圖3是表示本發(fā)明電容元件的剖面圖，在圖3中，31是Si基片，32是硅氧化膜等絕緣膜，33是多晶硅(PS)或鎢(W)等構(gòu)成的接觸插塞，34是硅氧化膜等絕緣膜，35是由Pt構(gòu)成的下部電極，36是由SBT構(gòu)成的鐵電薄膜，37是由Pt構(gòu)成的上部電極，38是深度300nm的凹部。
圖3所示的電容元件的制造方法，除一部分工序外，大致上與前面的第1實施方式的圖2中說明的方法相同。不同之處是凹部38的形成較深，下部電極35沒有把凹部38完全填埋起來，而是沿著凹部38的底面部1、側(cè)面部2和絕緣膜34的上面部，利用濺射法或CVD法形成了下部電極35。
在圖3中，下部電極35的膜厚為100nm以下而且膜厚偏差控制在10％以內(nèi)。這樣，通過對下部電極進(jìn)行膜厚控制，在用MOCVD法來制作鐵電薄膜36的情況下，能夠在電容元件內(nèi)或電容元件之間對構(gòu)成鐵電薄膜36的Bi金屬向Pt下部電極35中的擴散量進(jìn)行控制，所以，能夠減小電容元件的特性偏差。
實際上，把由Pt構(gòu)成的下部電極35的膜厚設(shè)定為50±2nm(膜厚偏差8％)，利用MOCVD法在450℃的溫度下制作由SBT構(gòu)成的60nm厚的鐵電薄膜36之后，淀積由Pt構(gòu)成的50nm厚的上部電極37，在800℃下進(jìn)行1分鐘的高溫急速加熱(RTA快速熱退火)。在此，所謂RTA是指按照10℃/秒～100℃/秒的升溫速度加熱到溫度600℃～800℃。
圖4表示在圖3的點1(凹部的底面部)、2(凹部的側(cè)面部)處測量鐵電薄膜36的成分的結(jié)果曲線。在圖4中，黑色圓圈表示Bi的成分，白色圓圈表示Sr成分。如圖4所示，下部電極35的膜厚偏差控制在8％，所以，可以看出，Bi成分幾乎沒有變化，作為SBT的化學(xué)式成分(SrBi2Ta2O9)，基本上控制在2.0的元素比率。
以下參照附圖，詳細(xì)說明本發(fā)明的第3實施方式。
圖5表示本發(fā)明的電容元件的剖面圖，在圖5中，41是Si基片，42是硅氧化膜等絕緣膜，43是多晶硅(PS)或鎢(W)等構(gòu)成的接觸插塞，43a是該接觸插塞43的上部擴展部，44是硅氧化膜等絕緣膜，45是由Pt構(gòu)成的下部電極，46是由SBT構(gòu)成的鐵電薄膜，47是由Pt構(gòu)成的上部電極。
在圖5中，下部電極45的寬度控制在40nm，而且寬度偏差控制在10％以內(nèi)。這樣，在下部電極不是像圖1那樣向水平方向擴展，而是像圖5那樣向垂直方向擴展的情況下，上述的下部電極45的寬度表示電極的膜厚。這樣對下部電極進(jìn)行膜厚控制，在利用MOCVD法來制作鐵電薄膜46的情況下，能夠在電容元件內(nèi)和電容元件之間對構(gòu)成鐵電薄膜46的Bi金屬向Pt下部電極45中的擴散量進(jìn)行控制，所以，能夠減小電容元件的特性偏差。
圖6是表示圖5所示的本發(fā)明的電容元件的制造方法的剖面工序圖。圖6A～F表示制造方法的主要工序。41是Si基片，42是硅氧化膜等絕緣膜，43是多晶硅(PS)或鎢(W)等構(gòu)成的接觸插塞，43a是該接觸插塞43的上部擴展部，44是硅氧化膜等絕緣膜，55是形成在絕緣膜44上的槽，45是由Pt構(gòu)成的下部電極，46是由SBT構(gòu)成的鐵電薄膜，47是由Pt構(gòu)成的上部電極。
第1，形成絕緣膜42，在制作集成電路的Si基片41的絕緣膜42內(nèi)，埋入接觸插塞43(圖6A)。第2，淀積絕緣膜44之后，在形成下部電極的區(qū)域內(nèi)利用光刻法和干腐蝕法形成寬度100nm以下的槽55(圖6B)。寬度40nm的槽55是圖6B的槽55的橫向?qū)挾葹?00nm以下的例子。在此情況下槽55形成許多個，使槽底部位置與接觸插塞43的上部擴展部43a相接。第3，利用濺射法、CVD法或電鍍法把下部電極45埋入到槽55內(nèi)(圖6C)。第4，利用化學(xué)機械研磨法(CMP法)來對下部電極45進(jìn)行研磨，把下部電極45埋入到槽55中(圖6D)。第5，利用干腐蝕法和濕腐蝕法，把下部電極45周圍的絕緣膜44的一部分除去，使下部電極45的一部分露出形成凸?fàn)?圖6E)。最后，利用MOCVD法在上面全面淀積鐵電薄膜46之后，再在其上面形成上部電極47(圖6F)。而且，以下利用MOCVD法來淀積鐵電薄膜46時的條件是原料采用BiPh3和Sr[Ta(OEt)5(OC2H4OMe)]2(其中，Ph表示苯基、Et表示乙烷基、Me表示甲基)，溫度300℃～600℃，壓力13.33Pa(0.1Torr)～1333Pa(10Torr)。
若采用本實施方式，則下部電極45的寬度相當(dāng)于下部電極的厚度，該寬度由槽55的寬度來控制。另一方面，槽55的寬度利用對絕緣膜44進(jìn)行光刻和干腐蝕的通常的半導(dǎo)體器件制造方法來形成，所以寬度偏差很容易控制在10％以內(nèi)。也就是說，很容易實現(xiàn)下部電極56的寬度在100nm以下，而且其偏差在10％以內(nèi)。其結(jié)果，SBT成分偏差小，能夠獲得電容元件特性偏差小的電容元件。并且，該電容元件為立體型，能增大電容元件的電容面積。
以下參照附圖，詳細(xì)說明本發(fā)明的第4實施方式。圖7是表示本發(fā)明電容元件的剖面圖，在圖7中，61是Si基片，62是硅氧化膜等絕緣膜，63是多晶硅(PS)或鎢(W)等構(gòu)成的接觸插塞，64是TiAIN的第1阻擋金屬，65是由Ir的第2阻擋金屬，66是IrO的金屬氧化物，67是硅氧化膜等絕緣膜，68是由Pt構(gòu)成的下部電極，69是由SBT構(gòu)成的鐵電薄膜，70是由Pt構(gòu)成的上部電極。
圖7所示的電容元件的制造方法，除一部分工序外，大致上與前面的第3實施方式的圖6A～F中說明的方法相同。不同之處是在圖6A～F中，存在接觸插塞43的上部擴展部43a，但在本實施方式中，也可以沒有這一部分，取而代之包括形成如下的導(dǎo)電性多層膜的工序，該導(dǎo)電性多層膜包含由TiAIN的第1阻擋金屬64、Ir第2阻擋金屬65、IrO金屬氧化物膜66構(gòu)成的金屬氧化物。而且，TiAIN的第1阻擋金屬64利用濺射法或MOCVD法來形成，Ir的第2阻擋金屬65利用濺射或MOCVD法來形成，IrO的金屬氧化物66也利用濺射或MOCVD法來形成。
在圖7中，下部電極68形成在包含金屬氧化物的導(dǎo)電性多層膜上，即3層氧化阻擋層(64、65、66)上，所以能夠完全防止在鐵電薄膜69結(jié)晶化時氧向接觸插塞63內(nèi)擴散，防止接觸插塞63氧化，能夠使接觸插塞63和下部電極68之間的接觸電阻保持穩(wěn)定。
并且，下部電極68利用和上述第3實施方式相同的方法把寬度控制在100nm以下，而且把寬度偏差控制在10％以內(nèi)。這樣，通過對下部電極進(jìn)行膜厚控制，在用MOCVD法來制作鐵電薄膜69的情況下，能夠在電容元件內(nèi)或電容元件之間對構(gòu)成鐵電薄膜69的Bi金屬向Pt下部電極68中的擴散量進(jìn)行控制，所以，能夠減小電容元件的特性偏差。
再者，該電容元件是立體型，能夠增大電容元件的電容面積。
而且，在上述第1～第4實施方式中，下部電極也可以是包含貴金屬的膜，所述包括貴金屬的膜是從白金(Pt)、銥(Ir)、釕(Ru)、金(Au)、銀(Ag)、鈀(Pd)膜、包含這些貴金屬的合金膜和包含這些貴金屬的氧化物中選擇出的至少一種膜。
再者，鐵電薄膜采用了SBT，但也可以采用在SBT中摻雜Nb等金屬材料，(Bi4-x、Lax)Ti3O12(其中0.25≤X≤1.25)等包含Bi的其他材料，或者(Pb、Zr)TiO3等包含Pb的材料。
并且，第4實施方式所示的第1阻擋金屬64，第2阻擋金屬65和金屬氧化物66也可以位于第1或第2實施方式的下部電極的下面。
再者，第1阻擋金屬64、第2阻擋金屬65和金屬氧化物66的材料并非分別僅限于TiAIN、Ir和IrO，也可以是其他氧阻擋材料和氫阻擋材料。
并且，并非僅限于第1阻擋金屬64、第2阻擋金屬65和金屬氧化物66這3層，也可以是2層以下或4層以上。
而且，在上述第1～第4實施方式中，用半導(dǎo)體基片作為基片進(jìn)行了說明。但并非僅限于形成在半導(dǎo)體基片上的情況，如果是使用鐵電薄膜的電容元件，那么對于形成在其他基片上的情況也同樣成立。
權(quán)利要求
1.一種電容元件，由形成在基片上的下部電極、鐵電薄膜和上部電極構(gòu)成的電容元件，其特征在于所述鐵電薄膜由用反應(yīng)速度法成膜的鐵電薄膜構(gòu)成，所述下部電極的膜厚為100nm以下，而且所述下部電極膜厚的偏差為10％以內(nèi)。
2.如權(quán)利要求1所述的電容元件，其特征在于所述鐵電薄膜是包含Bi的鐵電薄膜。
3.如權(quán)利要求1所述的電容元件，其特征在于所述鐵電薄膜是從SBT(SrBi2Ta2O9)、在SBT中摻雜了Nb金屬的物質(zhì)、(Bi4-x、Lax)Ti3O12(其中0.25≤X≤1.25)、以及(Pb、Zr)TiO3中被選出的至少一種材料。
4.如權(quán)利要求1所述的電容元件，其特征在于反應(yīng)速度法是反應(yīng)有機金屬化學(xué)氣相淀積法(MOCVD法)。
5.如權(quán)利要求1所述的電容元件，其特征在于所述下部電極形成為凸形或凹形。
6.如權(quán)利要求1所述的電容元件，其特征在于所述下部電極形成在包含金屬氧化物的導(dǎo)電性多層膜上。
7.如權(quán)利要求1所述的電容元件，其特征在于與所述鐵電薄膜相接的下部電極是包含貴金屬的膜。
8.如權(quán)利要求7所述的電容元件，其特征在于所述包含貴金屬的膜是從白金(Pt)、銥(Ir)、釕(Ru)、金(Au)、銀(Ag)、鈀(Pd)膜、包含這些貴金屬的合金膜和包含這些貴金屬的氧化物中被選擇出的至少一種膜。
9.一種電容元件的制造方法，其特征在于，包括以下工序在基片上形成絕緣膜的工序；在所述絕緣膜的一部分上形成深度為100nm以下的槽部的工序；在包括所述槽部內(nèi)的所述絕緣膜上形成第1導(dǎo)電膜的工序；對所述第1導(dǎo)電膜表面進(jìn)行研磨，僅在所述槽部內(nèi)留下所述第1導(dǎo)電膜，這樣來形成下部電極的工序；在包括所述下部電極上的所述絕緣膜上，用反應(yīng)速度法來形成鐵電薄膜的工序；以及在所述鐵電薄膜上形成上部電極的工序。
10.如權(quán)利要求9所述的電容元件的制造方法，其特征在于在形成所述下部電極的工序和形成所述鐵電薄膜的工序之間包括這樣的工序，即通過除去所述絕緣膜表面的一部分，使所述下部電極的至少一部分露出在所述絕緣膜上的工序。
11.如權(quán)利要求9所述的電容元件的制造方法，其特征在于把所述下部電極形成在多個所述槽部上。
12.如權(quán)利要求9所述的電容元件的制造方法，其特征在于把所述下部電極形成在包含金屬氧化物的導(dǎo)電性多層膜上。
13.如權(quán)利要求9所述的電容元件的制造方法，其特征在于所述鐵電薄膜是包含Bi的鐵電薄膜。
14.如權(quán)利要求9所述的電容元件的制造方法，其特征在于所述鐵電薄膜是從SBT(SrBi2Ta2O9)、在SBT中摻雜Nb金屬的物質(zhì)、(Bi4-x、Lax)Ti3O12(其中0.25≤X≤1.25)、以及(Pb、Zr)TiO3中被選出的至少一種材料。
15.如權(quán)利要求9所述的電容元件的制造方法，其特征在于所述反應(yīng)速度法是反應(yīng)有機金屬化學(xué)氣相淀積法(MOCVD法)。
16.如權(quán)利要求9所述的電容元件的制造方法，其特征在于所述下部電極形成為凸形或凹形。
17.如權(quán)利要求9所述的電容元件的制造方法，其特征在于與所述鐵電薄膜相接的下部電極是包含貴金屬的膜。
18.如權(quán)利要求17所述的電容元件的制造方法，其特征在于所述包括貴金屬的膜是從白金(Pt)、銥(Ir)、釕(Ru)、金(Au)、銀(Ag)、鈀(Pd)膜、包含這些貴金屬的合金膜和包含這些貴金屬的氧化物中選擇出的至少一種膜。
全文摘要
本發(fā)明提供一種電容元件及其制造方法。本發(fā)明的電容元件，由形成在基片(11)上的下部電極(15)、鐵電薄膜(16)和上部電極(17)構(gòu)成，其特征在于鐵電薄膜(16)用反應(yīng)速度法進(jìn)行成膜，下部電極(15)的膜厚為100nm以下，而且下部電極(15)的膜厚的偏差為10％以內(nèi)。因此，能提供鐵電薄膜成分偏差減小了的電容元件及其制造方法。
文檔編號H01L21/8246GK1484312SQ03127518
公開日2004年3月24日 申請日期2003年8月6日 優(yōu)先權(quán)日2002年8月7日
發(fā)明者藤井英治, 伊東豐二, 二 申請人:松下電器產(chǎn)業(yè)株式會社