專利名稱：半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及一種半導體存儲裝置及其操作方法，特別涉及一種單層多晶硅(single-poly)非易失性存儲器(Non-Volatile Memory，以下簡稱為NVM)，其具有可與CMOS邏輯工藝相容、低耗電、高寫入效率、高數(shù)據(jù)維持能力(data retention ability)以及高密度等諸多優(yōu)點。
背景技術：
非易失性存儲器，其具有切斷電源仍能保有存儲器內容的優(yōu)點，早已成為許多的資訊、通訊及消費性電子產品中的必要元件。而隨著小體積便攜式電子產品例如個人數(shù)字助理(personal digital assistant，PDA)或移動電話的需求日益增加，同時包括有EPROM、快閃存儲器及邏輯電路的嵌入式芯片(embedded chip)或系統(tǒng)整合芯片(system on a chip，SOC)的需求也隨之提高。為此，EPROM將來勢必朝著CMOS工藝相容、低耗電、高寫入效率、低成本以及高數(shù)據(jù)維持能力、高密度的方向發(fā)展，才能符合日后產品的需求。其中，針對非易失性存儲器的數(shù)據(jù)維持能力，由于元件的尺寸越來越小，相對的浮置柵極氧化層的厚度也需要越來越薄，造成儲存于浮置柵極中的載流子，例如空穴或者電子，容易流失。
圖1為現(xiàn)有單層多晶硅存儲器單元10的剖面示意圖。如圖1所示，現(xiàn)有單層多晶硅存儲器單元10包括有一NMOS結構28以及一PMOS結構30，兩者藉由一絕緣場氧化層24隔開。NMOS結構28形成于一P型襯底12上，包括有一第一浮置柵(floating gate)32、一N+源極摻雜區(qū)14及一N+漏極摻雜區(qū)16。PMOS結構30形成于一N型離子阱18上，包括有一第二浮置柵34、一P+源極摻雜區(qū)20及一P+漏極摻雜區(qū)22。此外，在緊鄰P+源極摻雜區(qū)20一側注入有一重度摻雜(heavily doped)N型溝道阻擋區(qū)(channel stopregion)38，此N型溝道阻擋區(qū)38位于第二浮置柵34的下方。第一浮置柵極32及第二浮置柵極34并藉由一浮置柵導線36相連接，使第一浮置柵32及第二浮置柵極34維持相同電位。當?shù)谝桓≈脰?2相應于一控制柵電壓而產生相對應的電位時，第二浮置柵34將由于浮置柵導線36的連接而具有與第一浮置柵32相同的電位，并藉以吸引經由P+源極摻雜區(qū)20及N型溝道阻擋區(qū)38的耗盡區(qū)所產生的加速電子而將電子拘束于第二浮置柵34中。
現(xiàn)有單層多晶硅存儲器單元10具有如下的缺點。首先，現(xiàn)有單層多晶硅存儲器單元10由一PMOS晶體管30及一NMOS晶體管28所構成，所占芯片單位面積較大；其次，現(xiàn)有單層多晶硅存儲器單元10需要額外的N型溝道阻擋區(qū)38；再者，現(xiàn)有單層多晶硅存儲器單元10須以浮置柵導線36將第一浮置柵32及第二浮置柵34電連接；此外，在NMOS結構28以及PMOS結構30之間需要有場氧化層24隔離。由上可知，現(xiàn)有單層多晶硅存儲器單元10消耗芯片面積過大，加上結構復雜，因此增加工藝成本及困難度，而猶待進一步改善。

發(fā)明內容
據(jù)此，本發(fā)明的主要目的即在于提供一種單層多晶硅電可編程邏輯元件，以解決上述問題。
本發(fā)明的另一目的在于提供一種單層多晶硅NVM元件，其可與標準CMOS工藝相容且具有較高的數(shù)據(jù)維持能力。
在本發(fā)明的優(yōu)選實施例中，公開了一種電可編程邏輯元件，包括有一P型襯底；一N型阱，設于該P型襯底中；一PMOS選擇晶體管，形成于該N型阱上，該PMOS選擇晶體管包括有一選擇柵極，施以一字線電壓，一第一P+源極摻雜區(qū)，施以一源極線電壓，以及一第一P+漏極摻雜區(qū)；以及一PMOS浮置柵極晶體管，形成于該N型阱上，并串接該PMOS選擇晶體管，該PMOS浮置柵極晶體管包括有一N+摻雜浮置柵、一電連接該第一P+漏極摻雜區(qū)的第二P+源極摻雜區(qū)，以及一第二P+漏極摻雜區(qū)，施以一位線電壓，且該第二P+源極摻雜區(qū)以及該第二P+漏極摻雜區(qū)定義一浮置柵極P型溝道。在進行寫入操作時，溝道熱電子注入該P+摻雜浮置柵中，而與該P+摻雜浮置柵內的自由空穴再結合，以產生固定的負離子電荷，可藉此改善該電可編程邏輯元件的數(shù)據(jù)維持能力。


為讓本發(fā)明的上述目的、特征、和優(yōu)點能更明顯易懂，下文特舉一優(yōu)選實施例，并配合附圖，作詳細說明如下，圖中圖1為現(xiàn)有單層多晶硅存儲器單元的剖面示意圖；圖2(a)為本發(fā)明電可編程邏輯元件(EPLD)的剖面示意圖；圖2(b)為圖2(a)電可編程邏輯元件的上視示意圖；圖3為本發(fā)明電可編程邏輯元件進行寫入操作的示意圖；圖4為PMOS晶體管在不同漏極對N型阱偏壓(Vd＝VBL-VNW)條件下柵電壓對柵電流的曲線圖；圖5為本發(fā)明另一優(yōu)選實施例的剖面示意圖；以及圖6為本發(fā)明P+多晶硅柵極電子注入的能帶圖。
附圖中的附圖標記說明如下10 單層多晶硅存儲器單元12 P型襯底14 N+源極摻雜區(qū) 16 N+漏極摻雜區(qū)18 N型離子阱 20 P+源極摻雜區(qū)22 P+漏極摻雜區(qū) 24 場氧化層28 NMOS晶體管 30 PMOS晶體管32 第一浮置柵 34 第二浮置柵36 浮置柵導線 38 N型溝道阻擋區(qū)100 電可編程邏輯元件 101 PMOS晶體管102 PMOS晶體管 110 N型阱201 P+源極摻雜區(qū) 202 P+摻雜區(qū)203 P+漏極摻雜區(qū) 301 選擇柵極302 P+摻雜多晶硅浮置柵600 電可編程邏輯元件601 N+源極摻雜區(qū) 602 N+摻雜區(qū)603 N+漏極摻雜區(qū) 610 P型阱801 NMOS晶體管 802 NMOS晶體管901 選擇柵極902 N+摻雜多晶硅浮置柵700 N型半導體襯底 1000 P型半導體襯底
具體實施例方式
請參閱圖2(a)以及圖2(b)，其中圖2(a)為本發(fā)明電可編程邏輯元件(EPLD)100的剖面示意圖，圖2(b)為圖2(a)電可編程邏輯元件100的上視示圖。如圖2(a)以及圖2(b)所示，電可編程邏輯元件100包括有一PMOS晶體管101及一PMOS晶體管102經由一共用P+摻雜區(qū)202串接于PMOS晶體管101。PMOS晶體管101及PMOS晶體管102形成于一N型阱110上。N型阱110可形成于一P型半導體襯底1上。PMOS晶體管101包括有一選擇柵極301、P+源極摻雜區(qū)201、與PMOS晶體管102共用的P+摻雜區(qū)202。PMOS晶體管102是一浮置柵晶體管，其包括有一P+摻雜多晶硅浮置柵302、一P+漏極摻雜區(qū)203、與PMOS晶體管101共用的P+摻雜區(qū)202。P+摻雜區(qū)202同時作為PMOS晶體管101的漏極以及PMOS晶體管102的源極，藉以形成兩串接的晶體管。本發(fā)明的浮置柵302由單層多晶硅所形成，其上方并未，也不需要，形成有控制電極。
如圖2(a)中所示，PMOS晶體管101另包括有一柵氧化層301a，設置于選擇柵301下方，PMOS晶體管102另包括有浮置柵氧化層302a，設于浮置柵302下方。PMOS晶體管102的P+漏極摻雜區(qū)203與一位線(未顯示)電連接，藉以提供電可編程邏輯元件100一位線信號。由于本發(fā)明的電可編程邏輯元件100操作在低電壓下，浮置柵氧化層302a及柵氧化層301a可與邏輯電路中的柵極氧化層厚度相同，抑或視需要而增加厚度。不論何者，本發(fā)明的電可編程邏輯元件100結構均可相容于標準CMOS半導體工藝。
請參閱圖3，圖3為本發(fā)明電可編程邏輯元件100進行寫入操作的示意圖。如圖3所示，在進行寫入操作時，PMOS晶體管101的選擇柵極301施以一字線電壓VSG，使位于邏輯柵極301下方的P溝道開啟。PMOS晶體管101的P+源極摻雜區(qū)201施以一源極線電壓VSL。N型阱110施加一阱電壓VNW。PMOS晶體管102的P+漏極摻雜區(qū)203施以一位線電壓VBL。PMOS晶體管102的浮置柵302為浮置狀態(tài)。由于浮置柵302可藉由電容耦合效應獲得一低電壓，而將浮置柵302下方的P型溝道打開，熱電子由溝道空穴的碰撞產生，并經耗盡區(qū)的電場加速越過浮置柵氧化層302a，被捕陷于浮置柵302中。
請參閱圖4，圖4為PMOS晶體管102在不同漏極對N型阱110偏壓(Vd＝VBL-VNW)條件下浮置柵電壓對柵電流的曲線圖。如圖4所示，在偏壓Vd為-5V條件下，浮置柵302藉由電容耦合效應獲得約-1～-2V低電壓VFG(VFG為位線電壓VBL、N型阱電壓VNW、以及施于PMOS晶體管102的P+源極摻雜區(qū)202的電壓共同貢獻而成)，此時，PMOS晶體管102的溝道剛剛開啟，而柵極電流已接近最大值。換句話說，在本發(fā)明的操作模式下，柵極電流對漏極電流的比值(Ig/Id)較大，因此，在進行編程操作時可獲較好的效能。
請參閱圖6，圖6為本發(fā)明P+多晶硅柵極電子注入的能帶圖。本發(fā)明的另一特色在于PMOS晶體管102的浮置柵302為P+摻雜，建議優(yōu)選摻雜濃度約為1.0×1019至1.5×1019cm-3之間(摻雜硼)。由于P+摻雜多晶硅浮置柵302有許多自由空穴(free holes)，熱電子注入多晶硅浮置柵302后，會先與自由空穴復合(recombine)，藉此由游離化受體(ionized acceptor)產生負的離子電荷(negative ion charge)。由于這些負離子電荷，與自由電子不相同，無法自由活動，且距離多晶硅-氧化層界面較遠，因此不易流失，因此能達到長期儲存數(shù)據(jù)以及提高存儲器數(shù)據(jù)維持能力的目的。
請參閱圖5，圖5為本發(fā)明另一優(yōu)選實施例的剖面示意圖。如圖5所示，電可編程邏輯元件600包括有一NMOS晶體管801及一NMOS晶體管802經由一共用N+摻雜區(qū)602串接于NMOS晶體管801。NMOS晶體管801及NMOS晶體管802形成于一P型阱610上。P型阱610可形成于一N型半導體襯底700上。NMOS晶體管801包括有一選擇柵極901、N+源極摻雜區(qū)601、與NMOS晶體管802共用的N+摻雜區(qū)602，作為漏極。NMOS晶體管802是一浮置柵晶體管，其包括有一N+摻雜多晶硅浮置柵902、一N+漏極摻雜區(qū)603、與PMOS晶體管801共用的P+摻雜區(qū)602。N+摻雜區(qū)602同時作為NMOS晶體管801的漏極以及NMOS晶體管802的源極，藉以形成兩串接的晶體管。本發(fā)明的浮置柵902由單層多晶硅所形成，其上方并未，也不需要，形成有控制電極。NMOS晶體管802的浮置柵902為N+摻雜。由于N+摻雜多晶硅浮置柵902有許多自由電子(free electrons)，熱空穴注入多晶硅浮置柵902后，會先與自由電子復合(recombine)，藉此產生正的離子電荷(positive ion charge)。由于這些正離子電荷，與自由空穴不相同，無法自由活動，且距離多晶硅-氧化層界面較遠，因此不易流失，因此同樣能達到長期儲存數(shù)據(jù)以及提高存儲器數(shù)據(jù)維持能力的目的。
據(jù)上所述，與現(xiàn)有技術相比，本發(fā)明電可編程邏輯元件可在低電壓下操作，且由于本發(fā)明的獨特設計使得PMOS晶體管102在溝道剛剛開啟時，柵電流Ig已接近最大值，在本發(fā)明的操作模式下，柵電流對漏極電流的比值(Ig/Id)較大，因此具有省電省能的優(yōu)點，并在編程時可獲致較佳的效能，而節(jié)省編程的時間。由于本發(fā)明運用兩PMOS晶體管串接，可以大幅減少芯片的使用面積，使得本發(fā)明可運用于高密度存儲器領域。再者，本發(fā)明結構簡單，可與傳統(tǒng)的CMOS邏輯工藝相容，更降低了制作成本，并因此適合應用于整合單一芯片(system-on-a-chip，SOC)領域。且，若寫入操作采用溝道熱電子注入，則利用P+摻雜多晶硅浮置柵，若寫入操作采用熱空穴注入，則利用N+摻雜多晶硅浮置柵，由于離子電荷可以儲存數(shù)據(jù)的時間較長，因此可以明顯提高存儲器數(shù)據(jù)維持能力。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求書所作的均等變化與修飾，皆應屬本發(fā)明專利的涵蓋范圍。
權利要求
1.一種電可編程邏輯元件，包括有一P型襯底；一N型阱，設于該P型襯底中；一PMOS選擇晶體管，形成于該N型阱上，該PMOS選擇晶體管包括有一選擇柵極，施以一字線電壓，一第一P+源極摻雜區(qū)，施以一源極線電壓，以及一第一P+漏極摻雜區(qū)；以及一PMOS浮置柵極晶體管，形成于該N型阱上，并串接該PMOS選擇晶體管，該PMOS浮置柵極晶體管包括一P+摻雜浮置柵、一電連接該第一P+漏極摻雜區(qū)的第二P+源極摻雜區(qū)，以及一第二P+漏極摻雜區(qū)，施以一位線電壓，且該第二P+源極摻雜區(qū)以及該第二P+漏極摻雜區(qū)定義一浮置柵極P型溝道。
2.如權利要求1所述的電可編程邏輯元件，其中該PMOS選擇晶體管另包括一柵氧化層，設置于該選擇柵極之下。
3.如權利要求1所述的電可編程邏輯元件，其中該PMOS浮置柵極晶體管另包括有一浮置柵氧化層，設置于該P+摻雜浮置柵之下。
4.如權利要求1所述的電可編程邏輯元件，其中在進行寫入操作時，溝道熱電子注入該P+摻雜浮置柵中，而與該P+摻雜浮置柵內的自由空穴復合，以產生固定的負離子電荷，可藉此改善該電可編程邏輯元件的數(shù)據(jù)維持能力。
5.一種非易失性存儲器單元，包括有一MOS選擇晶體管，包括有一選擇柵極，電連接一字線，一第一源極摻雜區(qū)，電連接一源極線，以及一第一漏極摻雜區(qū)；以及一MOS浮置柵極晶體管，串接該MOS選擇晶體管，該MOS浮置柵極晶體管包括有一浮置柵、一電連接該第一漏極摻雜區(qū)的第二源極摻雜區(qū)，以及一第二漏極摻雜區(qū)，電連接一位線，且該第二源極摻雜區(qū)以及該第二漏極摻雜區(qū)定義一浮置柵極溝道；其中當該MOS浮置柵極晶體管經由溝道熱電子模式寫入時，該MOS浮置柵極晶體管的浮置柵摻雜P型雜質，當該MOS浮置柵極晶體管經由溝道熱空穴模式寫入時，該MOS浮置柵極晶體管的浮置柵摻雜N型雜質。
6.如權利要求5所述的非易失性存儲器單元，其中該MOS選擇晶體管另包括有一柵氧化層，設置于該選擇柵極之下。
7.如權利要求5所述的非易失性存儲器單元，其中該MOS浮置柵極晶體管另包括有一浮置柵氧化層，設置于該浮置柵極之下。
8.如權利要求5所述的非易失性存儲器單元，其中該非易失性存儲器單元相容于標準CMOS工藝。
全文摘要
本發(fā)明公開了一種半導體存儲裝置。該裝置中的非易失性存儲器單元包括有一MOS選擇晶體管，包括有一選擇柵極，電連接一字線，一第一源極摻雜區(qū)，電連接一源極線，以及一第一漏極摻雜區(qū)；以及一MOS浮置柵極晶體管，串接該MOS選擇晶體管，該MOS浮置柵極晶體管包括有一浮置柵、一電連接該第一漏極摻雜區(qū)的第二源極摻雜區(qū)，以及一第二漏極摻雜區(qū)，電連接一位線，且該第二源極摻雜區(qū)以及該第二漏極摻雜區(qū)定義一浮置柵極溝道；其中當該MOS浮置柵極晶體管經由溝道熱電子模式寫入時，該MOS浮置柵極晶體管的浮置柵摻雜P型雜質，當該MOS浮置柵極晶體管經由溝道熱空穴模式寫入時，該MOS浮置柵極晶體管的浮置柵是摻雜N型雜質。
文檔編號H01L27/105GK1534786SQ0310851
公開日2004年10月6日 申請日期2003年3月28日 優(yōu)先權日2003年3月28日
發(fā)明者徐清祥, 沈士杰, 何明洲 申請人:力旺電子股份有限公司