專利名稱：積層電容工藝與結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種積層電容的工藝與結(jié)構(gòu)，尤其涉及一種利用高速物理金屬沉積的方式，以形成多層電極層，并利用介電材料涂覆的方式，以形成多層介電層，而電極層與介電層相互交替堆疊，以構(gòu)成一積層電容的工藝與結(jié)構(gòu)。
背景技術(shù)：
由于半導(dǎo)體技術(shù)的發(fā)展，使得半導(dǎo)體構(gòu)裝的產(chǎn)品在市場需求提高下，不斷發(fā)展出更精密、更先進(jìn)的電子元件。以目前的半導(dǎo)體技術(shù)而言，比如倒裝片構(gòu)裝的技術(shù)、積層基板的設(shè)計(jì)以及無源元件的設(shè)計(jì)等，均在半導(dǎo)體產(chǎn)業(yè)中占有不可或缺的地位。以倒裝片/焊球陣列(Flip-Chip/Ball Grid Array，F(xiàn)C/BGA)封裝結(jié)構(gòu)為例，芯片配置于封裝基板的表面上，并且芯片與封裝基板電連接，而封裝基板為多層圖案化線路層以及多層絕緣層集合而成，其中圖案化線路層可經(jīng)由光刻蝕刻的方式加以定義而成，而絕緣層配置于相鄰二圖案化線路層之間。此外，為了得到更好的電特性，封裝基板的表面上還配置有電容、電感以及電阻等無源元件，其可藉由封裝基板的內(nèi)部線路，而電連接于芯片以及其他電子元件。
在無源元件的設(shè)計(jì)上，由于芯片在高速運(yùn)算下，會產(chǎn)生高熱，且芯片所產(chǎn)生的熱能會傳至封裝基板上，并且傳至無源元件上。為了使無源元件即使在高溫的環(huán)境下，也不會影響其電特性，因此必須設(shè)計(jì)具有耐高溫以及高穩(wěn)定性的無源元件，而積層陶瓷電容(Laminated ceramic capacity)即是其中一例。
現(xiàn)有積層陶瓷電容主要由多層陶瓷介電層(Ceramic dielectric layer)與多層金屬層(Metallic layer)堆疊而成，其中陶瓷介電層由高介電常數(shù)的材料如鈦酸鋇(barium titanate)所組成，而金屬層由如銀、銀鈀合金的導(dǎo)電材料所組成，且多層金屬層形成多個正、負(fù)極交替的內(nèi)電極(internal electrode)，而內(nèi)電極與陶瓷介電層構(gòu)成一電容結(jié)構(gòu)，其兩側(cè)還配置有一對端部電極(terminalelectrode)，分別電連接正、負(fù)極的內(nèi)電極，而端部電極的表面可形成一表面金屬層如鎳，以防止端部電極氧化。
此外，現(xiàn)有積層電容的工藝包括下列步驟首先，進(jìn)行陶瓷生胚(greentape)的工藝，是將電介質(zhì)粉末(dielectric powder)如鈦酸鋇與有機(jī)粘結(jié)劑(organic binder)均勻混合，以形成一陶瓷生胚。接著，進(jìn)行金屬漿印刷(metalpaste printing)的工藝，其利用網(wǎng)版印刷的方式將金屬粉末與有機(jī)粘結(jié)劑轉(zhuǎn)印在陶瓷生胚上，以形成一金屬層，之后再將上述陶瓷生胚經(jīng)過堆疊(stacking)、壓合(pressing)的步驟，而形成多層陶瓷介電層以及金屬層的結(jié)構(gòu)，接著再將此積層結(jié)構(gòu)在1100度～1500度的燒結(jié)溫度下進(jìn)行共燒(sinter)，并將已燒結(jié)的陶瓷介電層與金屬層的結(jié)構(gòu)兩側(cè)形成一對端部電極，最后再進(jìn)行一次燒結(jié)，以固化此對端部電極，如此即完成積層電容的工藝。
值得注意的是，在上述的共燒過程中，有機(jī)溶劑在高溫?zé)Y(jié)時(shí)會蒸發(fā)去除，使得陶瓷介電層與金屬層的原體積縮小，而影響陶瓷介電層與金屬層的結(jié)合性，并且陶瓷介電層與金屬層的厚度無法均勻一致，因而無法控制積層電容的電容值在標(biāo)準(zhǔn)范圍內(nèi)。另外，在共燒過程中，金屬層的熱膨脹系數(shù)與陶瓷介電層的熱膨脹系數(shù)不同，且金屬層的最佳燒結(jié)溫度也不同于陶瓷介電層的最佳燒結(jié)溫度，因此在無法控制諸多變數(shù)的情況下，積層電容內(nèi)部會因燒結(jié)時(shí)所產(chǎn)生的龜裂、空隙、裂縫以及翹曲等脫層(delaminate)的現(xiàn)象，因而嚴(yán)重地影響其標(biāo)準(zhǔn)電容值。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提出一種積層電容工藝與結(jié)構(gòu)，其中積層電容工藝可在常溫的狀態(tài)下進(jìn)行，以使介電層與電極層的厚度可均勻一致，且介電層與電極層之間的接合性好，可以有效控制積層電容的電容值在標(biāo)準(zhǔn)范圍內(nèi)。
為實(shí)現(xiàn)本發(fā)明的上述目的，提出一種積層電容工藝，包括下列步驟(1)提供一襯底層；(2)形成圖案化的一第一掩模層于襯底層的表面；(3)以高速物理金屬沉積的方式，形成一第一電極層于第一掩模層所暴露出的襯底層的表面；(4)移除第一掩模層；(5)以介電材料涂覆的方式，形成一第一介電層于第一電極層及襯底層之上；(6)形成圖案化的一第二掩模層于第一介電層的表面；(7)以高速物理金屬沉積的方式，形成一第二電極層于該第二掩模層所暴露出的該第一介電層的表面，其中第二電極層及第一電極層至少部分重疊；最后(8)移除第二掩模層。
依照本發(fā)明的積層電容工藝，上述的步驟將可形成兩個電極層(2)。若重復(fù)上述的步驟(2)～步驟(4)一次，則可形成三個電極層(2+1)。若重復(fù)至少一次上述的步驟(2)～步驟(8)，將可形成偶數(shù)個電極層(2N，N為大于1的自然數(shù))，此時(shí)再重復(fù)一次步驟(2)～步驟(4)，則可形成奇數(shù)個電極層(2N+1)。
依照本發(fā)明的積層電容工藝，還包括步驟(9)以介電材料涂覆的方式，形成一第二介電層于這些第二電極層及這些第一介電層的個別最頂層之上；(10)形成一對端部電極于這些第一電極層及這些第二電極層的兩側(cè)，并分別電連接于這些第一電極層及這些第二電極層；以及(11)形成一表面金屬層于此對端部電極的所暴露出的表面。
為實(shí)現(xiàn)本發(fā)明的上述目的，提出一種積層電容，主要由多個電極層以及至少一介電層所構(gòu)成。其中，意任兩個相鄰的電極層部分重疊，且任意兩個相鄰的電極層的相對水平偏移量小于100微米。此外，介電層配置介于任意兩個相鄰的電極層之間，且介電層的厚度均勻比率可維持在±10％左右。


為讓本發(fā)明的上述目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉兩個優(yōu)選實(shí)施例，并配合附圖，作詳細(xì)說明如下，其中圖1A～1H依序示出本發(fā)明第一實(shí)施例的一種積層電容工藝的剖面流程圖；以及圖2A～2H示出本發(fā)明第二實(shí)施例的一種積層電容工藝的剖面流程圖。
附圖中的附圖標(biāo)記說明如下100、200積層電容 110、210襯底層120、220第一掩模層222第一掩模介電層224第一可去除薄膜 130a、230a第一電極層140、240介電層140a、140b覆蓋層150、250第二掩模層252第二掩模介電層254第二可去除薄膜130b、230b第二電極層
160a、160b、260a、260b端部電極170、270表面金屬層具體實(shí)施方式
第一實(shí)施例圖1A～圖1 H依次繪示本發(fā)明第一實(shí)施例的一種積層電容工藝的剖面流程圖。
請參考圖1A，首先提供一襯底層110，而襯底層110的材料可為一介電材料。接著，利用貼附(attach)薄膜或旋涂(spin coating)有機(jī)材料的方式，在襯底層110的表面上形成圖案化的一第一掩模層120，接著請參考圖1B，以高速物理金屬沉積的方式，在第一掩模層120所暴露出的襯底層110的表面上，形成一第一電極層130a，而高速物理金屬沉積技術(shù)，例如有金屬噴射法(metal spray)或高速粒子固化法(high speed particle consolidation)等金屬沉積技術(shù)(metal deposition technology)，其中金屬噴射法更例如有電弧熔射法(arc spray)、等離子體噴射法(plasma spray)、火焰熔射法(flamespray)、高速氧氣燃料噴射法(high velocity oxygen fuel spray)、陰極電弧離子濺鍍法(cathode arc ion plating)等。接著將第一掩模層120除去，如此即可得到圖1C的結(jié)構(gòu)。
請參考圖1D，利用介電材料涂覆的方式，在第一電極層130a以及襯底層110上形成一介電層140，接著在介電層140的表面上形成圖案化的一第二掩模層150，所不同的是，第二掩模層150與第一掩模層120分別對應(yīng)位于襯底層110的兩側(cè)，接著請參考圖1E，再以高速物理金屬沉積的方式，在第二掩模層150所暴露出的介電層140的表面上，形成一第二電極層130b，且第二電極層130b與第一電極層130a至少部分重疊，而重疊的面積以及間距決定第一、二電極層130a、130b之間的電容值。接著，將第二掩模層150去除，而得到圖1F的結(jié)構(gòu)。由以上的工藝可知，假設(shè)相鄰二電極層之間的重疊面積為A而間距為d，藉由重疊面積A以及間距d可計(jì)算出相鄰二電極層的電容量C，其計(jì)算公式為C＝Ck*A/d，Ck為電容系數(shù)。值得注意的是，利用本發(fā)明的積層電容工藝，由于不需要現(xiàn)有的燒結(jié)步驟，故介電層140的厚度不會改變，且其厚度均勻比例可保持在±10％左右，即厚度約在標(biāo)準(zhǔn)厚度(約25微米)的90％～110％的范圍內(nèi)。此外，本發(fā)明利用高速物理沉積的方式所形成的第一、第二電極層130a、130b的面積固定，且比現(xiàn)有利用網(wǎng)版印刷來得精確，故相鄰二電極層130a、130b之間重疊定位的偏移量可小于100微米，因此重疊面積A可維持在標(biāo)準(zhǔn)值左右。
請參考圖1G，除了上述提供襯底層110的步驟外，本發(fā)明可藉由重復(fù)圖1A～圖1F的工藝，以得到圖1G所示的積層電容100的結(jié)構(gòu)，其由多層第一電極層130a、多層第二電極層130b以及多層介電層140所構(gòu)成。其中，第一電極層130a、介電層140、第二電極層130b、介電層140可依序堆疊在襯底層110上，以形成多層第一、第二電極層130a、130b與介電層140交錯排列的結(jié)構(gòu)，且第一電極層130a可為偶數(shù)層或奇數(shù)層，第二電極層130b可為偶數(shù)層或奇數(shù)層，如此積層電容100的標(biāo)準(zhǔn)電容值可藉由第一、第二電極層130a、130b的層數(shù)加以定義而成。此外，積層電容100的頂面以及底面還可分別覆蓋一定厚度以及硬度的覆蓋層140a、140b，以保護(hù)積層電容100不會受外力破壞。其中，覆蓋層140a為上述的襯底層110所構(gòu)成，而覆蓋層140b同樣以介電材料涂覆的方式，形成于積層電容100結(jié)構(gòu)的最頂端。
請參考圖1H，在積層電容100的兩側(cè)還形成一對端部電極160a、160b，并分別電連接于第一電極層130a及第二電極層130b，而端部電極160a、160b形成的方式包括金屬粉末噴敷或涂覆。接著，還可選擇性地形成一表面金屬層170于端部電極160a、160b的所暴露出的表面，其中表面金屬層170可為鎳/金復(fù)合層(Ni/Au layer)、焊料層(solder layer)或無鉛焊料層(leadfree solder layer)等復(fù)合材料層或單一材料層，而形成表面金屬層170于端部電極160a、160b的表面的方法例如為電鍍法或浸漬法(dipping)等。值得注意的是，由于銅很容易受到氧化，所以當(dāng)端部電極160a、160b的材料為銅時(shí)，包覆于端部電極160a、160b的表面的表面金屬層170，可有效地預(yù)防端部電極160a、160b的表面受到氧化。
第二實(shí)施例圖2A～2H依序示出本發(fā)明第二實(shí)施例的一種積層電容工藝的剖面流程圖。
請參考圖2A，首先提供一襯底層210，而襯底層210的材料可為一介電材料。接著，在襯底層210的表面上形成圖案化的一第一掩模層220，其中第一掩模層220包括一第一掩模介電層222及一第一可去除薄膜224，而第一掩模介電層222及第一可去除薄膜224依序堆疊于襯底層210上。接著請參考圖2B，以高速物理金屬沉積的方式，全面性形成一第一電極層230a于第一掩模層220所暴露出的襯底層210的表面及第一可去除薄膜224的表面，由于高速物理金屬沉積技術(shù)已在第一實(shí)施例中得以敘述，在此不再多作贅述。接著去除第一可去除薄膜224，而連帶除去位于第一可去除薄膜224的表面的部分第一電極層230a，以得到圖2C所示的結(jié)構(gòu)。
請參考圖2D，利用介電材料涂覆的方式，在第一電極層230a以及第一掩模介電層222上形成一介電層240，接著在介電層240的表面上形成圖案化的一第二掩模層250，其中第二掩模層250包括一第二掩模介電層252及一第二可去除薄膜254，而第二掩模介電層252及第二可移除薄膜254依序堆疊于介電層240上。所不同的是，第二掩模層250與第一掩模層220分別對應(yīng)位于襯底層210的兩側(cè)。接著請參考圖2E，以高速物理金屬沉積的方式，全面性形成一第二電極層230b于第二掩模層250所暴露出的介電層240的表面及第二可去除薄膜254的表面。接著去除第二可去除薄膜254，而連帶去除位于第二可去除薄膜254的表面的部分第二電極層230b，其中第二電極層230b與第一電極層230a至少部分重疊，以得到圖2F所示的結(jié)構(gòu)。
同樣，本發(fā)明的第二實(shí)施例可藉由重復(fù)圖2A～圖2F的工藝至少一次，以得到圖2G所示的積層電容200的結(jié)構(gòu)。此外，積層電容200的兩側(cè)還形成一對端部電極260a、260b，并分別電連接于第一電極層230a及第二電極層230b，接著還可選擇性地形成一表面金屬層270于此對端部電極260a、260b的所暴露出的表面，以預(yù)防端部電極260a、260b的表面受到氧化，如此可得到圖2H所示的積層電容200的結(jié)構(gòu)。
由上述的說明可知，本發(fā)明的積層電容的工藝不同于現(xiàn)有積層電容的工藝，故在半導(dǎo)體的應(yīng)用上亦有突破之處。特別是現(xiàn)有積層電容的工藝與封裝基板的工藝分別進(jìn)行，之后再將積層電容配置于封裝基板上，而本發(fā)明的積層電容的工藝的不同之處，在于可將封裝基板的表面作為襯底層，接著進(jìn)行上述圖1A～1G(或圖2A～2G)的工藝于封裝基板上，等到完成上述的積層電容的工藝后，再進(jìn)行后續(xù)階段的封裝基板的工藝。如此積層電容不限定配置于封裝基板的表面，也可埋設(shè)于封裝基板的內(nèi)部，而成為封裝基板的內(nèi)嵌(embedded)無源元件。
再者，本發(fā)明利用高速物理金屬沉積技術(shù)所涂覆的金屬粉末的外徑尺寸較大，故可大幅縮短工藝周期，且電極層與介電層之間接合性好，不易產(chǎn)生空孔(void)、脫層(delamination)的現(xiàn)象，故可控制積層電容的電容值在標(biāo)準(zhǔn)范圍內(nèi)。
綜上所述，本發(fā)明的積層電容工藝至少具有下列優(yōu)點(diǎn)1.本發(fā)明的積層電容工藝不需要現(xiàn)有的燒結(jié)步驟，故介電層的厚度不會改變，且其厚度均勻比率可保持在±10％左右，且利用高速物理沉積的方式所形成的電極層的面積固定，比現(xiàn)有利用網(wǎng)版印刷來得精確，故相鄰二電極層之間重疊定位的偏移量可小于100微米。
2.本發(fā)明的積層電容工藝，可將封裝基板的表面作為襯底層，接著依序形成第一電極層、介電層及第二電極層于封裝基板上，等到完成積層電容的工藝后，再進(jìn)行后續(xù)的封裝基板的工藝。
3.本發(fā)明的積層電容工藝，利用高速物理金屬沉積的方式來形成多層電極層，并利用介電材料涂覆的方式來形成多層介電層，而電極層與介電層交替堆疊以構(gòu)成一積層電容，其中利用高速物理金屬沉積技術(shù)所涂覆的金屬粉末的外徑尺寸較大，故可大幅縮短工藝周期，且電極層與介電層之間接合性好，不易產(chǎn)生空孔(void)、脫層(delamination)的現(xiàn)象，故有助于積層電容提供更穩(wěn)定的電容值。
雖然本發(fā)明已以兩個優(yōu)選實(shí)施例公開如上，但是其并非用以限定本發(fā)明，在不脫離本發(fā)明的精神和范圍的情況下，本領(lǐng)域技術(shù)人員可作各種更改與潤飾，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以所附權(quán)利要求所確定的為準(zhǔn)。
權(quán)利要求
1.一種積層電容工藝，至少包括下列步驟(1)提供一襯底層；(2)形成圖案化的一第一掩模層于該襯底層的表面，其中該第一掩模層包含至少一層的結(jié)構(gòu)；(3)以高速物理金屬沉積的方式，形成一第一電極層于該第一掩模層所暴露出的該襯底層的表面；(4)去除該第一掩模層的至少一層的結(jié)構(gòu)；(5)以介電材料涂覆的方式，形成一第一介電層于該第一電極層及該襯底層之上；(6)形成圖案化的一第二掩模層于該第一介電層的表面，其中該第二掩模層包含至少一層的結(jié)構(gòu)；(7)以高速物理金屬沉積的方式，形成一第二電極層于該第二掩模層所暴露出的該第一介電層的表面，其中該第二電極層及該第一電極層至少部分重疊；(8)去除該第二掩模層的至少一層的結(jié)構(gòu)；以及(9)以介電材料涂覆的方式，形成一第二介電層于該第二電極層及該第一介電層之上。
2.如權(quán)利要求1所述的積層電容工藝，還包括重復(fù)至少一次步驟(2)～步驟(5)，其中該些第一電極層與該第二電極層至少部分重疊。
3.如權(quán)利要求1所述的積層電容工藝，還包括重復(fù)至少一次步驟(2)～步驟(9)，其中該些第一電極層與該些第二電極層至少部分重疊。
4.如權(quán)利要求3所述的積層電容工藝，還包括重復(fù)一次步驟(2)～步驟(5)，其中該些第一電極層及該些第二電極層至少部分重疊。
5.如權(quán)利要求1所述的積層電容工藝，還包括一步驟(10)形成一對端部電極于該些第一電極層及該些第二電極層的兩側(cè)，并分別電連接于該些第一電極層及該些第二電極層。
6.如權(quán)利要求5所述的積層電容工藝，還包括一步驟(11)形成一表面金屬層于該對端部電極的所暴露出的表面。
7.如權(quán)利要求6所述的積層電容工藝，其中該表面金屬層為鎳/金復(fù)合層及焊料層其中之一。
8.如權(quán)利要求1所述的積層電容工藝，其中該高速物理金屬沉積的方式為高速粒子固化法、電弧熔射法、等離子體噴射法、火焰熔射法、高速氧氣燃料噴射法及陰極電弧離子濺鍍法其中之一。
9.如權(quán)利要求1所述的積層電容工藝，其中在步驟(2)時(shí)，該第一掩模層包括一第一掩模介電層及一第一可去除薄膜，而該第一掩模介電層及該第一可去除薄膜依序堆疊于該襯底層之上，且在步驟(4)時(shí)，去除該第一掩模層的該第一可去除薄膜，但保留該第一掩模介電層。
10.如權(quán)利要求1所述的積層電容工藝，其中在步驟(6)時(shí)，該第二掩模層包括一第二掩模介電層及一第二可去除薄膜，而該第二掩模介電層及該第二可去除薄膜依序堆疊于該第一介電層之上，且在步驟(8)時(shí)，去除該第二掩模層的該第二可去除薄膜，但保留該第一掩模介電層。
全文摘要
本發(fā)明公開了一種積層電容工藝與結(jié)構(gòu)，先提供一襯底層，并利用高速物理金屬沉積方式以形成多層電極層，并利用介電材料涂覆的方式以形成多層介電層，而電極層與介電層相互交替堆疊，以構(gòu)成一積層電容結(jié)構(gòu)。此外，電極層的兩側(cè)形成一對端部電極，此對端部電極分別與電極層電連接，而端部電極所暴露出的表面形成一表面金屬層，可預(yù)防端部電極的表面受到氧化。如此，電極層與介電層之間的接合性可改善，而介電層的厚度均勻比率可維持在±10％之間，且相鄰二電極層的相對偏移量可小于100微米，以達(dá)到所需的積層電容的標(biāo)準(zhǔn)電容值。
文檔編號H01G4/30GK1431668SQ0310344
公開日2003年7月23日 申請日期2003年1月30日 優(yōu)先權(quán)日2003年1月30日
發(fā)明者何昆耀, 宮振越 申請人:威盛電子股份有限公司