專利名稱：半導(dǎo)體電路制造的多層多晶硅瓦片結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及如權(quán)利要求1所述的半導(dǎo)體器件的制造方法。
“芯片上系統(tǒng)”(SOC)的制造是目前特大規(guī)模集成電路技術(shù)的一個(gè)挑戰(zhàn)。在這樣一個(gè)芯片上系統(tǒng)中，原來分開制造的器件結(jié)構(gòu)合并到一個(gè)單芯片上。這允許例如模擬，雙極，(非易失性)存儲(chǔ)器和邏輯CMOS等技術(shù)合并到一個(gè)很小的半導(dǎo)體面積上。為制造芯片上系統(tǒng)的這些技術(shù)結(jié)合需要更先進(jìn)的工藝技術(shù)。通常，作為選擇，基本技術(shù)的主流工藝會(huì)被擴(kuò)展，嵌入一個(gè)或者多個(gè)其他技術(shù)作為選項(xiàng)。CMOS技術(shù)需要單層多晶硅制造技術(shù)，但是其他技術(shù)例如模擬，雙極和(非易失性)存儲(chǔ)器則需要多層多晶硅制造技術(shù)。
在單層多晶硅器件結(jié)構(gòu)(作為基本技術(shù)，例如CMOS技術(shù))中嵌入多層多晶硅器件結(jié)構(gòu)(作為選擇技術(shù)，例如雙極技術(shù))會(huì)引起許多與制造技術(shù)相關(guān)的問題。
主要問題與芯片上系統(tǒng)的多層多晶硅和單層多晶硅區(qū)域間的層間電介質(zhì)區(qū)域不平坦有關(guān)。
不平坦會(huì)引起與光刻步驟中的小聚焦深度有關(guān)的問題。例如由于光刻步驟的小聚焦深度，抗蝕劑的不均勻性可能導(dǎo)致關(guān)鍵尺寸的變動(dòng)。
同時(shí)，在反應(yīng)離子刻蝕(RIE)工藝中，與較厚電介質(zhì)區(qū)域中的接觸開口相比，不平坦可能引起較薄電介質(zhì)區(qū)域的接觸開口的過刻蝕。
從US5,281,555中可知，通過在層間電介質(zhì)區(qū)域引入虛擬多晶硅物體可以減小層間電介質(zhì)區(qū)域的臺(tái)階差異。通過在層間電介質(zhì)中制造這些虛擬多晶硅物體，使得多層多晶硅和單層多晶硅之間的臺(tái)階差異變得不再陡峭。陡度的降低確保阻止制造過程中層間電介質(zhì)區(qū)域上產(chǎn)生的不希望的階梯殘留形成。US5,281,555中公開的方法僅適用于局部減小臺(tái)階差異，而不適用于整個(gè)芯片區(qū)域的平坦化。
在DE 197 57 417中公開了通過在靠近包含例如CMOS結(jié)構(gòu)的中心區(qū)域的周邊區(qū)域引入虛擬物體提高平坦度的方法。這里虛擬物體(層)用于防止在例如位于接觸下面的柵極中的接觸開口的過刻蝕。與US5,281,555相似，DE 197 57 417的這種方法也只適用于局部降低臺(tái)階差異。
在US5,281,555和DE 197 57 417中的虛擬物體必須放置在一些特殊位置來局部地解決上述技術(shù)相關(guān)問題。這需要設(shè)計(jì)階段的特殊注意。同時(shí)形成在特定位置需要制作過程的額外步驟。
而且當(dāng)可選技術(shù)只用于芯片上系統(tǒng)的很小區(qū)域時(shí)，在單個(gè)芯片上系統(tǒng)上合并多層多晶硅和單層多晶硅技術(shù)會(huì)引發(fā)額外的問題。涉及可選技術(shù)的工藝步驟一定要仔細(xì)優(yōu)化，以避免例如抗蝕劑的不均勻性，(刻蝕)選擇比的降低和與多晶硅RIE工藝過程中終點(diǎn)檢測(cè)相關(guān)的問題。
本發(fā)明的目的是降低在組合多晶硅技術(shù)(可能包含不同的層數(shù))中與不平坦相關(guān)問題的發(fā)生。同時(shí)降低在使用該組合多晶硅技術(shù)制造器件時(shí)與反應(yīng)離子刻蝕相關(guān)問題的發(fā)生，并克服與由可選技術(shù)形成的區(qū)域相關(guān)的工藝參數(shù)的大幅度變動(dòng)也是本發(fā)明的目的。
在第一優(yōu)選實(shí)施例中，本發(fā)明涉及在半導(dǎo)體襯底上制造半導(dǎo)體器件的方法，其中包含使用基本技術(shù)的第一電子電路和至少一個(gè)使用第一可選技術(shù)的第二電子電路，第一和第二電子電路充當(dāng)芯片上系統(tǒng)的功能部件，此方法包括以下步驟●使用至少第一導(dǎo)電層制造第一電子電路，該導(dǎo)電層是通過對(duì)第一導(dǎo)電層暴露部分實(shí)施反應(yīng)離子刻蝕來構(gòu)圖的；●使用至少第二導(dǎo)電層制造第二電子電路，該導(dǎo)電層是通過對(duì)至少第二導(dǎo)電層暴露部分實(shí)施反應(yīng)離子刻蝕形成的；●提供至少一個(gè)虛擬結(jié)構(gòu)；該方法中包含以下步驟●使用至少一個(gè)虛擬導(dǎo)電層提供至少一個(gè)虛擬結(jié)構(gòu)，該虛擬導(dǎo)電層與至少第二導(dǎo)電層之一使用相同工藝步驟形成；●至少將至少一個(gè)虛擬導(dǎo)電層的一部分暴露出來以獲得至少一個(gè)虛擬導(dǎo)電層的暴露部分，在對(duì)至少第二導(dǎo)電層之一實(shí)施反應(yīng)離子刻蝕的同時(shí)，也進(jìn)行對(duì)至少一個(gè)虛擬導(dǎo)電層的暴露部分的反應(yīng)離子刻蝕；而且本發(fā)明涉及上述在半導(dǎo)體襯底上制造半導(dǎo)體器件的方法，本方法進(jìn)一步包括以下步驟●用通過電介質(zhì)層與至少第二導(dǎo)電層分隔開來的至少第三導(dǎo)電層制造第二電子電路，該第三導(dǎo)電層是通過對(duì)至少第三導(dǎo)電層暴露部分實(shí)施反應(yīng)離子刻蝕形成的；本方法中包含以下步驟●用與至少第二和至少第三導(dǎo)電層之一使用相同工藝步驟形成的至少一個(gè)虛擬導(dǎo)電層提供至少一個(gè)虛擬結(jié)構(gòu)；●將至少一個(gè)虛擬導(dǎo)電層的至少一部分暴露出來以獲得至少一個(gè)虛擬導(dǎo)電層的暴露部分，在對(duì)至少第二和第三導(dǎo)電層之一實(shí)施反應(yīng)離子刻蝕的同時(shí)，也進(jìn)行至少一個(gè)虛擬導(dǎo)電層暴露部分的反應(yīng)離子刻蝕。
通過提供包含多層多晶硅的虛擬結(jié)構(gòu)，可以改變?cè)趯?shí)際芯片上系統(tǒng)中包含不同層數(shù)的組合多晶硅技術(shù)的相應(yīng)面積之間的總比率，在這樣的方法下，由可選技術(shù)將處理的面積大小可以在使用固定刻蝕率和選擇比及準(zhǔn)確可靠的終點(diǎn)檢測(cè)的RIE工藝限制范圍內(nèi)改變。
同時(shí)由于使用固定刻蝕率和選擇比的RIE工藝的改進(jìn)，使得根據(jù)本發(fā)明的制造半導(dǎo)體器件的方法有利地減小具有不同多晶硅層的區(qū)域之間層間電介質(zhì)區(qū)域的整體不平坦。本發(fā)明的方法使得包括在具有不同多晶硅層區(qū)域之間的這些層間電介質(zhì)區(qū)引入虛擬多晶硅物體的現(xiàn)有方法可以被忽略。
而且由于虛擬結(jié)構(gòu)可以放置在開始未被芯片上系統(tǒng)占據(jù)的半導(dǎo)體襯底上的任何位置，根據(jù)本發(fā)明制造半導(dǎo)體器件的方法對(duì)設(shè)計(jì)階段引入的要求與現(xiàn)有技術(shù)的要求相比相對(duì)寬松。
在第二優(yōu)選實(shí)施方案中，本發(fā)明涉及如上所述的方法，其中在半導(dǎo)體襯底還包含使用第二可選技術(shù)的至少一個(gè)第三電子電路，至少第三電子電路包含與至少一個(gè)虛擬導(dǎo)電層使用相同工藝步驟制成的至少第四導(dǎo)電層，至少第三電子電路將作為芯片上系統(tǒng)的另一個(gè)功能部分，該方法包含在對(duì)至少一個(gè)虛擬導(dǎo)電層實(shí)施反應(yīng)離子刻蝕的同時(shí)對(duì)第四導(dǎo)電層的至少一部分實(shí)施反應(yīng)離子刻蝕的步驟。
而且本發(fā)明涉及如上所述制造的半導(dǎo)體器件，其中虛擬結(jié)構(gòu)被放置在仍未被芯片上系統(tǒng)占據(jù)的半導(dǎo)體襯底上。
下面通過參照一些附圖對(duì)本發(fā)明進(jìn)行解釋，這些附圖僅以示例為目的，并不限制所附權(quán)利要求書中所限定的保護(hù)范圍。


圖1是在對(duì)可選技術(shù)的小開口區(qū)域?qū)嵤┓磻?yīng)離子刻蝕(RIE)期間，基本技術(shù)和可選技術(shù)合并部分的剖面圖。
圖2a和圖2b是根據(jù)本發(fā)明使用兩個(gè)多晶硅層在單一工藝下制造兩種器件/技術(shù)的典型結(jié)構(gòu)剖面示意圖和芯片布圖。
圖3a和圖3b分別是根據(jù)本發(fā)明第一優(yōu)選實(shí)施例，示出在第一柵氧化和第一多晶硅淀積并限定抗蝕劑層圖形后，虛擬結(jié)構(gòu)及兩種器件/技術(shù)剖面示意圖。
圖4a和圖4b分別是第一多晶硅層構(gòu)圖后，虛擬結(jié)構(gòu)及兩種技術(shù)的剖面示意圖。
圖5a和圖5b分別是在淀積多晶硅間(inter-poly)電介質(zhì)層和第二多晶硅層并完成抗蝕劑層構(gòu)圖后，虛擬結(jié)構(gòu)及兩種技術(shù)的剖面示意圖。
圖6a和圖6b分別是在使用RIE構(gòu)圖第二多晶硅層并完成抗蝕劑層構(gòu)圖步驟后，虛擬結(jié)構(gòu)及兩種技術(shù)的剖面示意圖。
圖7a和圖7b分別是在構(gòu)圖基本技術(shù)后，虛擬結(jié)構(gòu)及兩種技術(shù)的剖面示意圖。
圖8a和圖8b分別是單個(gè)虛擬結(jié)構(gòu)和多個(gè)虛擬結(jié)構(gòu)的俯視示意圖。
圖9a和圖9b是使用三個(gè)多晶硅層在同一工藝下制造三種器件/技術(shù)的典型結(jié)構(gòu)剖面示意圖和芯片布圖示意圖。
圖10a和圖10b分別是根據(jù)本發(fā)明第二優(yōu)選實(shí)施例，在第一柵氧化和第一多晶硅淀積后，虛擬結(jié)構(gòu)及三種器件/技術(shù)的剖面示意圖。
圖11a和圖11b分別是第一多晶硅層構(gòu)圖后，虛擬結(jié)構(gòu)及三種器件/技術(shù)的剖面示意圖。
圖12a和圖12b分別是在第二柵氧化和第二多晶硅層淀積并完成抗蝕劑層構(gòu)圖后，虛擬結(jié)構(gòu)及三種器件/技術(shù)的剖面示意圖。
圖13a和圖13b分別是在使用RIE工藝構(gòu)圖第二多晶硅層后，虛擬結(jié)構(gòu)及三種器件/技術(shù)的剖面示意圖。
圖14a和圖14b分別是在淀積第二多晶硅間電介質(zhì)層和形成抗蝕劑層圖形后，虛擬結(jié)構(gòu)及三種器件/技術(shù)的剖面示意圖。
圖15a和圖15b分別是在對(duì)多晶硅間電介質(zhì)層和多晶硅層實(shí)施反應(yīng)離子刻蝕之后，虛擬結(jié)構(gòu)及三種器件/技術(shù)的剖面示意圖。
圖16a和圖16b分別是在淀積第三多晶硅層和形成抗蝕劑層圖形后，虛擬結(jié)構(gòu)及三種器件/技術(shù)的剖面示意圖。
圖17a和圖17b分別是用第一可選技術(shù)構(gòu)圖雙層多晶硅結(jié)構(gòu)和形成抗蝕劑層圖形后，虛擬結(jié)構(gòu)及三種器件/技術(shù)的剖面示意圖。
圖18a和圖18b分別是用第二可選技術(shù)構(gòu)圖單層多晶硅結(jié)構(gòu)和限定抗蝕劑層圖形后，虛擬結(jié)構(gòu)及三種器件/技術(shù)的剖面示意圖。
圖19a和圖19b分別是在基本技術(shù)圖形形成后，虛擬結(jié)構(gòu)及三種器件/技術(shù)的最終剖面示意圖。
圖20a和圖20b分別是單個(gè)虛擬結(jié)構(gòu)和多個(gè)虛擬結(jié)構(gòu)的俯視示意圖。
上述與現(xiàn)有技術(shù)相比，涉及到將基本技術(shù)和一個(gè)或多個(gè)可選技術(shù)相結(jié)合的半導(dǎo)體器件的工藝步驟必須仔細(xì)進(jìn)行優(yōu)化，以避免例如平坦度的損失，(刻蝕)選擇比的降低和在多晶硅RIE處理過程中與終點(diǎn)檢測(cè)相關(guān)的問題。參照?qǐng)D1對(duì)小區(qū)域上平面結(jié)構(gòu)的反應(yīng)離子刻蝕(RIE)進(jìn)行解釋。應(yīng)當(dāng)注意的是在附圖1-20中所示的各個(gè)結(jié)構(gòu)的尺寸并不是按照實(shí)際尺寸繪制的。
圖1是在對(duì)可選技術(shù)的小開口區(qū)域?qū)嵤┓磻?yīng)離子刻蝕(RIE)期間，基本技術(shù)和可選技術(shù)合并部分的剖面示意圖。
在襯底30上形成包含基本技術(shù)的區(qū)域A和包含可選技術(shù)的區(qū)域B。區(qū)域A包含第一構(gòu)圖多晶硅層31。區(qū)域B也包含第一多晶硅層31，同時(shí)包含第二多晶硅層33和多晶硅間電介質(zhì)層32。在區(qū)域A和區(qū)域B上淀積抗蝕劑層34。抗蝕劑層34在區(qū)域B上構(gòu)圖用于刻蝕可選技術(shù)結(jié)構(gòu)。
由于可選技術(shù)的開口區(qū)域很小(例如在這個(gè)例子中大約占整個(gè)芯片面積的10％)，刻蝕的副產(chǎn)物數(shù)目較小，與之相應(yīng)，涉及測(cè)量副產(chǎn)物數(shù)目的終點(diǎn)檢測(cè)信號(hào)也相對(duì)比較弱。由于終點(diǎn)信號(hào)與處理面積成比例，RIE工藝的終點(diǎn)檢測(cè)變得不準(zhǔn)確和不可靠。如該領(lǐng)域技術(shù)人員所知的那樣，不準(zhǔn)確和不可靠的終點(diǎn)檢測(cè)會(huì)導(dǎo)致器件特性的過刻蝕(或者刻蝕不足)。
而且對(duì)于芯片上系統(tǒng)的面積覆蓋低于10％的可選技術(shù)部分和面積超過90％的基本技術(shù)部分，刻蝕率和選擇比隨著實(shí)際處理面積變化非常大(這是由于該領(lǐng)域技術(shù)人員所熟知的“負(fù)載效應(yīng)”)。對(duì)于可選技術(shù)面積覆蓋在約10％-90％之間的情況，刻蝕率和選擇比基本不變。在這個(gè)范圍內(nèi)，終點(diǎn)檢測(cè)也將準(zhǔn)確可靠。
如下面將解釋的那樣，本發(fā)明通過使用為了向相對(duì)較小的區(qū)域B提供包含可選技術(shù)附加區(qū)域的虛擬結(jié)構(gòu)，簡化了在單一制造工藝上合并可選技術(shù)和基本技術(shù)的過程。這樣相對(duì)于基本區(qū)域A，反應(yīng)離子刻蝕工藝將應(yīng)用于放大的可選技術(shù)區(qū)域。實(shí)際上，在包含許多反應(yīng)離子刻蝕步驟的制造工藝中，虛擬結(jié)構(gòu)可以增加必需的附加多晶硅區(qū)域到任何實(shí)施反應(yīng)離子刻蝕工藝步驟的小多晶硅區(qū)域。如果需要，虛擬結(jié)構(gòu)同樣可以增加附加多晶硅區(qū)域到基本技術(shù)的小暴露區(qū)域。
虛擬結(jié)構(gòu)環(huán)繞附加區(qū)域使得被刻蝕的虛擬結(jié)構(gòu)面積和被刻蝕的初始面積在整個(gè)面積的約10％-90％范圍內(nèi)。
需要的虛擬結(jié)構(gòu)附加區(qū)域可以通過在芯片上系統(tǒng)可選技術(shù)實(shí)際區(qū)域刻蝕抗蝕劑層圖形時(shí)掩模的透光率得到。此處透光率可以定義為相對(duì)于芯片上系統(tǒng)總面積沒有被抗蝕劑層圖形覆蓋的芯片上系統(tǒng)的開口區(qū)域的百分比。
通過可選技術(shù)掩模的透光率，可以計(jì)算出虛擬結(jié)構(gòu)的修正面積。在虛擬結(jié)構(gòu)中，形成與可選技術(shù)層結(jié)構(gòu)相似的層結(jié)構(gòu)，將與實(shí)際可選技術(shù)同時(shí)實(shí)施RIE工藝。虛擬結(jié)構(gòu)的開口面積使得在RIE工藝中暴露材料總面積在該工藝準(zhǔn)確可靠的終點(diǎn)檢測(cè)要求范圍內(nèi)。借助根據(jù)本發(fā)明虛擬結(jié)構(gòu)，很容易在單一工藝下混合基本技術(shù)和可選技術(shù)，并克服上述缺點(diǎn)。
而且虛擬結(jié)構(gòu)對(duì)淀積工藝形成例如層間電介質(zhì)層也非常有用。在這樣的淀積工藝下，虛擬結(jié)構(gòu)的曝光允許形成均勻厚度的平坦層間電介質(zhì)層。該領(lǐng)域的技術(shù)人員所熟知的那樣，在一些技術(shù)(例如雙極技術(shù))中，多晶硅層之間這種層間電介質(zhì)層是不需要的。
圖2a和圖2b分別是根據(jù)本發(fā)明使用兩個(gè)多晶硅層在同一工藝下制造兩種器件/技術(shù)的典型結(jié)構(gòu)剖面示意圖和芯片布圖示意圖。
典型結(jié)構(gòu)包含按照兩種技術(shù)所占面積典型比例示意性地分成兩個(gè)模塊1，2的兩種器件/技術(shù)。
模塊1代表基本技術(shù)，占據(jù)整個(gè)芯片上系統(tǒng)的主要部分。模塊2代表可選技術(shù)，占據(jù)芯片上系統(tǒng)的小面積。
模塊1包含基本單多晶硅技術(shù)，模塊2包含作為可選技術(shù)的雙多晶硅技術(shù)。圖2a中所示的是典型結(jié)構(gòu)剖面圖。在襯底3上形成淺槽隔離(STI)4。在模塊1中形成包含第一柵隔離5和第一多晶硅層6的單多晶硅結(jié)構(gòu)。在模塊2的表面形成包含第一多晶硅層6、層間電介質(zhì)層7和第二多晶硅層8的雙多晶硅結(jié)構(gòu)。
在圖2b的芯片布圖示意圖中，描述兩種技術(shù)的相對(duì)面積。模塊1代表基本技術(shù)。模塊2代表占據(jù)例如小于10％的相對(duì)較小面積的可選技術(shù)。
值得注意的是雖然這里只描述使用多晶硅層，非晶硅同樣可以替換使用。
而且如接下來要解釋的那樣，第二多晶硅層8的厚度可以與第一多晶硅層6的厚度不同。
在接下來的圖3-8中，如圖2a和圖2b所示結(jié)構(gòu)的形成將按照連續(xù)的工藝步驟進(jìn)行解釋。
在圖3-8中，元件使用與圖2a和圖2b中的元件相同的參照數(shù)字。
圖3a和圖3b分別是根據(jù)本發(fā)明第一優(yōu)選實(shí)施方案，在形成第一柵氧化物5和第一多晶硅淀積6并形成抗蝕劑層圖形后，虛擬結(jié)構(gòu)25及兩種器件/技術(shù)的剖面示意圖。
在圖2a和圖2b中的典型結(jié)構(gòu)中，由于可選模塊2的面積很小，在單一制造工藝中制造模塊1和模塊2時(shí)，對(duì)可選技術(shù)的RIE工藝會(huì)比較復(fù)雜。因此根據(jù)本發(fā)明形成虛擬結(jié)構(gòu)25，這樣通過增加一個(gè)附加開口區(qū)域到小面積的模塊2上，改善當(dāng)暴露于RIE工藝下時(shí)小面積的模塊2的刻蝕結(jié)果。在半導(dǎo)體晶片上，除基本技術(shù)(模塊1)和可選技術(shù)(模塊2)之外，還在襯底3上形成虛擬區(qū)域(模塊25)。
這樣在對(duì)可選技術(shù)區(qū)域(模塊2)實(shí)施RIE時(shí)的暴露區(qū)域可以足夠的大，使得可以提供具有足夠強(qiáng)度的準(zhǔn)確可靠的終點(diǎn)檢測(cè)信號(hào)(在單一工藝下同時(shí)對(duì)模塊2和部分虛擬結(jié)構(gòu)25進(jìn)行RIE)。
在襯底3上，STI4形成在模塊1、模塊2和模塊25上面，且注入所需要的阱。同時(shí)形成第一柵氧化層5。在柵氧化層5上面使用本領(lǐng)域技術(shù)人員所熟知的淀積工藝淀積第一多晶硅層6。在淀積第一多晶硅層6后，施加抗蝕劑層9。抗蝕劑層9構(gòu)圖在模塊1區(qū)域和模塊2區(qū)域上，作為形成如圖2a和圖2b所示結(jié)構(gòu)的第一步。
在模塊2上的抗蝕劑層圖形里形成開口區(qū)域10A。在模塊25的抗蝕劑層9中構(gòu)圖開口區(qū)域10B，提供可以與模塊2中的開口區(qū)域10A同時(shí)暴露于反應(yīng)離子刻蝕工藝下的附加多晶硅區(qū)域。絡(luò)模塊2的區(qū)域(可選技術(shù))增加虛擬模塊25的區(qū)域10B，這樣RIE工藝的終點(diǎn)檢測(cè)變得準(zhǔn)確可靠。作為附加區(qū)域所需的區(qū)域10B的大小可以通過用于在模塊1和模塊2上定義抗蝕劑層圖形的透光率獲得(間接地)。透光率可以定義為半導(dǎo)體晶片的整體區(qū)域(掩模投射在)上開口區(qū)域10A的百分比。開口區(qū)域10B增加到開口區(qū)域10A上，以增加透光率使之達(dá)到10％-90％范圍。
圖4a和圖4b分別是第一多晶硅層構(gòu)圖后，虛擬結(jié)構(gòu)25及兩種技術(shù)的剖面示意圖。
在反應(yīng)離子刻蝕工藝和去除抗蝕劑層9之后，模塊1的第一多晶硅層6已經(jīng)被構(gòu)圖，同時(shí)模塊25的區(qū)域10B也被打開。由于反應(yīng)離子刻蝕工藝終點(diǎn)檢測(cè)的改善，模塊2和虛擬模塊25的刻蝕工藝都停止在作為刻蝕停止點(diǎn)的第一柵氧化層5。
圖5a和圖5b分別是在淀積多晶硅間電介質(zhì)層7和第二多晶硅層8并完成抗蝕劑層構(gòu)圖后，虛擬結(jié)構(gòu)25及兩種技術(shù)的剖面示意圖。
在圖4a和圖4b所示結(jié)構(gòu)的頂部，淀積包含例如氧化硅層(氧化物，SiO2)，氧化物-氮化物雙層(ON)或者氧化物-氮化物-氧化物多層(ONO)的多晶硅間電介質(zhì)層7，形成與下層結(jié)構(gòu)的隔離。多晶硅間電介質(zhì)層7覆蓋第一多晶硅層6的表面和側(cè)壁。然后在多晶硅間電介質(zhì)層7上淀積第二多晶硅層8。
接下來在第二多晶硅層8上面形成抗蝕劑層13。為了形成模塊1中需要的結(jié)構(gòu)(圖2a和圖2b)對(duì)抗蝕劑層13進(jìn)行構(gòu)圖。在虛擬結(jié)構(gòu)25上對(duì)抗蝕劑層進(jìn)行構(gòu)圖，使其第二多晶硅層8上的抗蝕劑層覆蓋區(qū)域擴(kuò)大模塊1和模塊2中的第二多晶硅層8的抗蝕劑層覆蓋區(qū)域，以在接下來的RIE工藝中得到準(zhǔn)確可靠的終點(diǎn)檢測(cè)。暴露出下層材料的抗蝕劑層13的開口區(qū)域又一次與模塊2上的抗蝕劑層13(如掩模定義的那樣)開口區(qū)域相關(guān)聯(lián)，以得到在RIE工藝過程中面積在整個(gè)芯片面積約10％-90％范圍內(nèi)的暴露區(qū)域。RIE工藝后就完成了模塊2的結(jié)構(gòu)。
多晶硅層8的厚度與第一多晶硅層6的厚度不同。由于RIE工藝僅作用在多晶硅層8上并停止在多晶硅間電介質(zhì)層7或者第一柵隔離層5，在現(xiàn)有技術(shù)中可選技術(shù)和基本技術(shù)合并的過刻蝕(或者刻蝕不足)將不會(huì)發(fā)生。
圖6a和圖6b分別是在使用RIE構(gòu)圖第二多晶硅層8并完成抗蝕劑層構(gòu)圖步驟后，虛擬結(jié)構(gòu)25及兩種技術(shù)的剖面示意圖。
在如圖5a和圖5b所示的RIE工藝后，模塊2的結(jié)構(gòu)已經(jīng)完成。在虛擬結(jié)構(gòu)25中，第二多晶硅層8形成如圖所示的結(jié)構(gòu)。在通過RIE工藝形成的模塊1、模塊2和模塊25中的結(jié)構(gòu)的頂部施加抗蝕劑層11。然后構(gòu)圖抗蝕劑層使得模塊25的開口區(qū)域暴露層7擴(kuò)充模塊1的開口區(qū)域從而在接下來的RIE工藝中實(shí)現(xiàn)可靠的終點(diǎn)檢測(cè)。由于模塊1代表基本技術(shù)(占據(jù)芯片上系統(tǒng)主要面積)，模塊1的開口區(qū)域可能足夠大，不需要虛擬結(jié)構(gòu)25的附加區(qū)域暴露在RIE工藝下。需要限定用于暴露于RIE工藝的虛擬結(jié)構(gòu)25上的面積將取決于曝光出的模塊1的實(shí)際面積。
最后，圖7a和圖7b分別是在構(gòu)圖模塊1中的基本技術(shù)后，虛擬結(jié)構(gòu)25及兩種技術(shù)的剖面示意圖。
由于在RIE工藝過程中存在虛擬結(jié)構(gòu)25，終點(diǎn)檢測(cè)可以可靠的進(jìn)行，且RIE工藝可以停止在第一柵氧化層5。因此通過提供虛擬結(jié)構(gòu)25使得在單一制造工藝中制造基本技術(shù)/可選技術(shù)合并結(jié)構(gòu)成為可行。
圖8a和圖8b分別是單個(gè)虛擬結(jié)構(gòu)25和多重虛擬結(jié)構(gòu)25的俯視示意圖。
雖然其他形狀也同樣可行，但是如圖8a和圖8b分別所示的那樣，單個(gè)虛擬結(jié)構(gòu)25和多重虛擬結(jié)構(gòu)25是瓦片狀的，最優(yōu)地為長方形或者正方形。虛擬結(jié)構(gòu)25的不同層(第一柵氧化層5，第一多晶硅層6和第二多晶硅層8)的最終尺寸要根據(jù)模塊1和模塊2中的初始結(jié)構(gòu)處理過程中在各個(gè)層上增加附加區(qū)域的需要而定。虛擬結(jié)構(gòu)25中層6和8各自表面積之間的實(shí)際比例是模塊1和模塊2結(jié)構(gòu)中存在的層6和8各自面積的函數(shù)。值得重視的是這樣的虛擬結(jié)構(gòu)25的實(shí)際形成將依賴于模塊1和模塊2上的器件結(jié)構(gòu)以及這些模塊的這些器件結(jié)構(gòu)占據(jù)的實(shí)際面積與襯底3總面積的比值。
值得注意的是除了在圖8a中所示的單個(gè)虛擬結(jié)構(gòu)25，多重虛擬結(jié)構(gòu)25也可以按照?qǐng)D8b所示的進(jìn)行使用。與單個(gè)虛擬結(jié)構(gòu)25一樣，圖8b中的虛擬結(jié)構(gòu)25的總面積也與模塊1和模塊2中初始結(jié)構(gòu)工藝過程中各個(gè)層需要的附加面積有關(guān)。
此外，虛擬結(jié)構(gòu)瓦狀物25可以位于半導(dǎo)體晶片上任意可行的位置。瓦狀物可以靠近單個(gè)芯片上系統(tǒng)，或者也可以并入芯片區(qū)域內(nèi)。還可以位于半導(dǎo)體晶片上的特別指定區(qū)域，遠(yuǎn)離包含芯片上系統(tǒng)的實(shí)際管芯。虛擬結(jié)構(gòu)瓦狀物25必要時(shí)也可位于劃線內(nèi)或鍵合焊盤、接觸焊盤區(qū)下面。(然后，接觸焊盤區(qū)將形成于虛擬結(jié)構(gòu)瓦狀物的頂部。)此外需要注意的是虛擬結(jié)構(gòu)瓦狀物25可以具有不同的尺寸，以使每個(gè)虛擬結(jié)構(gòu)瓦狀物25能夠適應(yīng)不同大小的可利用的區(qū)域。
圖9a和圖9b是使用三個(gè)多晶硅層在同一工藝下制造三種器件/技術(shù)的典型結(jié)構(gòu)剖面示意圖和芯片布圖示意圖。
圖9a和9b中的典型結(jié)構(gòu)包含一個(gè)基本技術(shù)1和兩個(gè)可選技術(shù)2，12。在圖中以模塊1代表基本技術(shù)，也就是單層多晶硅技術(shù)。模塊2代表第一可選技術(shù)此可選技術(shù)示意性地表示雙層多晶硅技術(shù)器件。模塊12代表第二可選技術(shù)。
模塊1包含第一柵氧化層5和第一多晶硅層6。
模塊2包含第二柵氧化層17、第二多晶硅層8、多晶硅間電介質(zhì)7和第三多晶硅層16。
模塊12包含第三柵氧化層20和第二多晶硅層8。
模塊1、2和12形成于半導(dǎo)體襯底3之上，并通過淺槽隔離4相互隔離。
此外，基本技術(shù)1包含芯片上系統(tǒng)的最大面積。模塊2和12只占用芯片上系統(tǒng)的小部分面積。
圖10a和圖10b分別是根據(jù)本發(fā)明第二優(yōu)選實(shí)施方案，在第一柵氧化和第一多晶硅淀積后，虛擬結(jié)構(gòu)26及三種器件/技術(shù)的剖面示意圖。
提供虛擬結(jié)構(gòu)26，以便在需要時(shí)給將被反應(yīng)離子刻蝕工藝刻蝕的區(qū)域增加附加區(qū)域。
第一柵氧化層5形成于襯底3上(利用本領(lǐng)域中已知的氧化或淀積工藝)。第一多晶硅層6形成于第一柵氧層5的頂部。
在第一多晶硅層6的頂部涂敷抗蝕劑層14。構(gòu)圖抗蝕劑層14使得模塊2所在區(qū)域暴露出來。這樣，在虛擬結(jié)構(gòu)26表面，抗蝕劑層14內(nèi)的區(qū)域15暴露出來，從而增加第一多晶硅層6的面積。區(qū)域15的尺寸選取要滿足其中第一多晶硅層6暴露于RIE工藝的模塊12和區(qū)域15的總面積能夠使得RIE工藝具有準(zhǔn)確可靠的終點(diǎn)檢測(cè)。
圖11a和圖11b分別是構(gòu)圖第一多晶硅層后，虛擬結(jié)構(gòu)26及三種器件/技術(shù)的剖面示意圖。
圖12a和圖12b分別是在第二柵氧化物形成和第二多晶硅層淀積并完成阻擋構(gòu)圖后，虛擬結(jié)構(gòu)26及三種器件/技術(shù)的剖面圖示意圖。
在模塊2的開口區(qū)域頂部和第一多晶硅層6的頂部淀積第二隔離層17。(模塊2區(qū)域中的第一柵氧化層5已經(jīng)在之前步驟中使用本領(lǐng)域中已知辦法除去)此第二隔離層17可以為，例如，二氧化硅層。
在后續(xù)的淀積過程中，第二多晶硅層8淀積在位于模塊1，2，12和虛擬結(jié)構(gòu)26之上的第二隔離層17的頂部。
接下來，抗蝕劑層18淀積在第二多晶硅層8之上。通過光刻步驟，對(duì)抗蝕劑層18進(jìn)行構(gòu)圖以覆蓋模塊2的全部面積和虛擬結(jié)構(gòu)26的部分面積。
虛擬結(jié)構(gòu)26的開口面積的選取取決于以下方式在對(duì)模塊12和模塊1內(nèi)的第二多晶硅層8刻蝕時(shí)，RIE工藝可以獲得可靠、準(zhǔn)確的終點(diǎn)檢測(cè)。
圖13a和圖13b分別是在使用RIE工藝構(gòu)圖第二多晶硅層后，虛擬結(jié)構(gòu)及三種器件/技術(shù)的剖面示意圖。
經(jīng)過如圖12a和12b描述的RIE工藝后，模塊12的區(qū)域和模塊1的區(qū)域內(nèi)的第二多晶硅層8被除去。由于終點(diǎn)檢測(cè)的準(zhǔn)確性，刻蝕停止于模塊12和模塊1內(nèi)的第二隔離層17。在虛擬結(jié)構(gòu)26上，第二多晶硅層8的暴露部分也被除去。在虛擬結(jié)構(gòu)26的特別區(qū)域內(nèi)，第二隔離層17作為刻蝕停止層。
在虛擬結(jié)構(gòu)26上，多晶硅間隔物19形成于由第一多晶硅層6構(gòu)成的模塊的邊緣。作為本領(lǐng)域技術(shù)人員所知的，除其他因素以外，多晶硅隔離物19的實(shí)際形狀取決于應(yīng)用的RIE工藝的實(shí)際參數(shù)。在模塊2和虛擬結(jié)構(gòu)26上，(部分)第二多晶硅層8依然存在。
圖14a和圖14b分別是在淀積第二多晶硅間電介質(zhì)層20和阻擋圖形21后，虛擬結(jié)構(gòu)26及三種器件/技術(shù)的剖面圖示意圖。
第二隔離層17通過選擇工藝被除去，導(dǎo)致所有多晶硅區(qū)域6，8暴露出來。后續(xù)步驟中，多晶硅間電介質(zhì)層20被選擇地淀積在模塊1，2，12和虛擬結(jié)構(gòu)26上暴露出的多晶硅區(qū)域上。
多晶硅間電介質(zhì)層20可以為二氧化硅層或OW或WO層。
接下來，晶片被旋涂抗蝕劑層21，并構(gòu)圖以除去模塊12上的抗蝕劑層21。
圖15a和圖15b分別是在對(duì)多晶硅間電介質(zhì)層20和多晶硅層6實(shí)施RIE之后，虛擬結(jié)構(gòu)26及三種器件/技術(shù)的剖面示意圖。
為在模塊12中形成第二可選技術(shù)，模塊12中的第一多晶硅層6和多晶硅間電介質(zhì)層20被通過RIE工藝除去。選用抗蝕劑剝離工藝除去抗蝕劑層21。
圖16a和圖16b分別是在淀積第三多晶硅層22和阻擋圖形23后，虛擬結(jié)構(gòu)26及三種器件/技術(shù)的剖面示意圖。
如圖15a和圖15b所示，第三柵氧化層31和第三多晶硅層22淀積于結(jié)構(gòu)1，2，12和26之上。第三柵氧化層31由例如二氧化硅組成。在可選技術(shù)模塊2內(nèi)，第三柵氧化層31形成于多晶硅間電介質(zhì)層20之上。依賴于實(shí)際的成型工藝，多晶硅間電介質(zhì)層20的厚度和成分在第三柵氧化層31形成后可以仍然保持不變。
接著，抗蝕劑層23被涂在半導(dǎo)體晶片上，并構(gòu)圖以確定模塊2中的其它結(jié)構(gòu)。
打開虛擬結(jié)構(gòu)26上的抗蝕劑層23以暴露出由第三多晶硅層22組成的附加區(qū)域32。這樣，將在后續(xù)RIE工藝下暴露的多晶硅區(qū)域?qū)⒆銐虼?，可以避免之前描述的RIE處理相對(duì)較小面積的缺點(diǎn)。
由于虛擬結(jié)構(gòu)26的開口面積32增加到模塊2的結(jié)構(gòu)面積中，RIE工藝可獲得良好結(jié)果，使可靠且準(zhǔn)確的終點(diǎn)檢測(cè)成為可能。
圖17a和圖17b分別是第一可選技術(shù)的雙層多晶硅結(jié)構(gòu)構(gòu)圖和制造抗蝕劑圖形后，虛擬結(jié)構(gòu)26及三種器件/技術(shù)的剖面示意圖。
圖16a和16b中所示結(jié)構(gòu)進(jìn)行RIE工藝后得到圖17a和17b中在模塊1，2，12和虛擬結(jié)構(gòu)26中的結(jié)構(gòu)。在模塊2中形成雙層多晶硅結(jié)構(gòu)。在虛擬結(jié)構(gòu)26中形成第二柵氧化層17的開口28。
為了進(jìn)一步處理，在晶片上限定抗蝕劑層圖形27?？刮g劑層27如所示那樣涂布并構(gòu)圖。模塊2內(nèi)的雙層多晶硅結(jié)構(gòu)8，20，22被抗蝕劑層27覆蓋。在模塊12內(nèi)，對(duì)抗蝕劑層27進(jìn)行構(gòu)圖形成第三多晶硅層22結(jié)構(gòu)。
在虛擬結(jié)構(gòu)26上抗蝕劑層27覆蓋部分結(jié)構(gòu)以減小其中將要刻蝕第三多晶硅層22的模塊12的面積和模塊1的面積。如果暴露于RIE工藝的實(shí)際面積超過例如晶片面積的90％的上限，則進(jìn)行這個(gè)步驟。
在后續(xù)RIE工藝中，第三多晶硅層22被除去。由于通過減少第三多晶硅層22的面積而獲得的可靠終點(diǎn)檢測(cè)，使得RIE工藝可以精確控制；由于模塊1和模塊12中的第三多晶硅層22厚度基本上相同，可以在模塊1和模塊12中得到準(zhǔn)確的刻蝕停止點(diǎn)。通過RIE工藝得到的結(jié)構(gòu)在圖18a和18b中表示。
圖18a和圖18b分別是第二可選技術(shù)的單層多晶硅結(jié)構(gòu)構(gòu)圖和限定抗蝕劑圖形29后，虛擬結(jié)構(gòu)26及三種器件/技術(shù)的剖面示意圖。
在圖18a和18b所示工藝步驟中，限定模塊1中的基本技術(shù)結(jié)構(gòu)。為達(dá)成這一目的，在晶片上涂抹抗蝕劑層29并構(gòu)圖，如圖18a和18b所示，以獲得模塊1和虛擬結(jié)構(gòu)26內(nèi)的開口區(qū)域。虛擬結(jié)構(gòu)26的開口區(qū)域起到減小模塊1開口面積的作用，使得將要進(jìn)行的RIE工藝可是被準(zhǔn)確地控制。
圖19a和圖19b分別是在基本技術(shù)結(jié)構(gòu)構(gòu)圖后，虛擬結(jié)構(gòu)26及三種器件/技術(shù)的最終剖面示意圖。
模塊1內(nèi)的基本器件構(gòu)圖后，完成了模塊2和模塊12中基本技術(shù)和兩個(gè)可選技術(shù)的形成。后續(xù)步驟中，可以淀積硅化物保護(hù)性隔離層，比如層間電介質(zhì)(ILD)和/或金屬間電介質(zhì)(IMD)，并且可形成接觸和互連(均未顯示)。
在圖19a和19b的剖面示意圖中，模塊2的可選技術(shù)包含在第二柵氧化物17之上的雙層多晶硅器件8，20，22。模塊12的可選技術(shù)包含在第三柵氧化物31之上的單層多晶硅器件22；模塊1的基本技術(shù)包含在第一柵氧化物5之上的單層多晶硅器件6。此處要注意的是，第一、第二和第三柵氧化物層5、17、31的厚度可以依照模塊1、2、12中各自不同的電子要求分別進(jìn)行調(diào)整。
為了補(bǔ)償模塊2和模塊12與模塊1相比相對(duì)較小的面積，虛擬結(jié)構(gòu)26提供了犧牲多晶硅區(qū)域以獲得準(zhǔn)確、可靠的RIE處理。
圖20a和圖20b分別是單個(gè)虛擬結(jié)構(gòu)26和多重虛擬結(jié)構(gòu)26的俯視示意圖。
虛擬結(jié)構(gòu)26可以由多種形狀組成，優(yōu)選地，采用矩形或正方形。例如，圖20a和20b中虛擬結(jié)構(gòu)26為正方形形狀。
虛擬結(jié)構(gòu)26的俯視圖顯示第一隔離層5、第一多晶硅層6、第三多晶硅層22和開口區(qū)域28。圖20a和20b虛擬結(jié)構(gòu)中的點(diǎn)線劃分出圖19a和19b中虛擬結(jié)構(gòu)26剖面圖中位于下方的結(jié)構(gòu)。虛擬結(jié)構(gòu)26的每個(gè)組成部分6、8、19、22、5、17、20、31的實(shí)際面積大小取決于限定芯片上系統(tǒng)的基本技術(shù)和可選技術(shù)的工藝步驟；這些技術(shù)的每個(gè)相關(guān)面積的大小；每個(gè)技術(shù)的每個(gè)組成部分的相關(guān)面積大小。因此應(yīng)當(dāng)理解為虛擬結(jié)構(gòu)26的實(shí)際形態(tài)將取決于模塊1、2、12的器件結(jié)構(gòu)，以及這些模塊中器件結(jié)構(gòu)所占實(shí)際面積與襯底3的總面積之比。
由于在RIE工藝中虛擬結(jié)構(gòu)26作為面積補(bǔ)償，虛擬結(jié)構(gòu)26的面積既可以是如圖20a所示單獨(dú)一塊，也可如圖20b所示分為許多更小的虛擬結(jié)構(gòu)26，虛擬結(jié)構(gòu)26可以有多種尺寸并被放置在晶片任意有效位置。
虛擬結(jié)構(gòu)26可以位于半導(dǎo)體晶片的多個(gè)位置上。虛擬結(jié)構(gòu)26可以靠近某個(gè)單一芯片上系統(tǒng)；也可以位于半導(dǎo)體襯底上特別指定區(qū)域遠(yuǎn)離包含芯片上系統(tǒng)的晶片。虛擬結(jié)構(gòu)26還可被并入芯片上系統(tǒng)區(qū)域。特別是當(dāng)大量不同尺寸的虛擬結(jié)構(gòu)26被采用時(shí)，可按如下方式分布小尺寸虛擬結(jié)構(gòu)位于芯片區(qū)域之內(nèi)，大尺寸的虛擬結(jié)構(gòu)位于芯片區(qū)域的外圍或半導(dǎo)體晶片上的某些其他位置。
需要注意根據(jù)本發(fā)明的虛擬結(jié)構(gòu)25，26可能包含除雙極、非易失和模擬之外的可選技術(shù)。此外，本發(fā)明并不限于利用多晶硅層形成器件，即，在可選技術(shù)中，可利用除多晶硅外的材料，例如非晶硅、鍺硅、III-V族化合物、金屬(如鋁、鎢、銅、鈦等)。因此，虛擬結(jié)構(gòu)25，26還可以進(jìn)一步包含為可選工藝或制造中的特殊工藝步驟特別設(shè)計(jì)的多種子類型。
權(quán)利要求
1.一種在半導(dǎo)體襯底(3)上制造半導(dǎo)體器件的方法，該半導(dǎo)體器件包含在第一基本技術(shù)下的第一電子電路(1)及在第一可選技術(shù)下的至少一個(gè)第二電子電路(2)，所述第一和第二電子電路(1，2)是芯片上系統(tǒng)的功能部分，所述方法包含步驟◆用至少第一導(dǎo)電層(6；6)制造所述第一電子電路(1)，通過對(duì)所述至少第一導(dǎo)電層(6；6)的暴露部分進(jìn)行反應(yīng)離子刻蝕對(duì)第一導(dǎo)電層進(jìn)行構(gòu)圖；◆用至少第二導(dǎo)電層(6；8)制造所述第二電子電路(2)，通過對(duì)所述至少第二導(dǎo)電層(6；8)的暴露部分進(jìn)行反應(yīng)離子刻蝕對(duì)第二導(dǎo)電層進(jìn)行構(gòu)圖；◆提供至少一個(gè)虛擬結(jié)構(gòu)(25；26)；其中該方法包含以下步驟◆給所述至少一個(gè)虛擬結(jié)構(gòu)(25；26)提供至少一個(gè)虛擬導(dǎo)電層(6；8)，所述虛擬導(dǎo)電層在與所述至少第二(6；8)導(dǎo)電層之一相同的處理步驟中制造；◆暴露所述至少一個(gè)虛擬導(dǎo)電層(6；8)的至少一部分以獲得所述至少一個(gè)虛擬導(dǎo)電層(6；8)的暴露部分，并在對(duì)所述至少第二(6；8)導(dǎo)電層的所述之一進(jìn)行反應(yīng)離子刻蝕的同時(shí)對(duì)所述至少一個(gè)虛擬導(dǎo)電層(6；8)的所述暴露部分進(jìn)行反應(yīng)離子刻蝕。
2.根據(jù)權(quán)利要求1中所述的，在半導(dǎo)體襯底(3)上制造半導(dǎo)體器件的方法，所述方法進(jìn)一步包含步驟◆用在所述至少第二導(dǎo)電層(6；8)上的至少第三導(dǎo)電層(8；22)制造所述第二電子電路(2)，通過對(duì)所述至少第三導(dǎo)電層(8；22)的暴露部分進(jìn)行反應(yīng)離子刻蝕而對(duì)其構(gòu)圖；其中該方法包含以下步驟◆給所述至少一個(gè)虛擬結(jié)構(gòu)(25；26)提供至少一個(gè)虛擬導(dǎo)電層(6；8；22)，虛擬導(dǎo)電層在與所述至少第二(6；8)導(dǎo)電層及至少第三(8；22)導(dǎo)電層之一相同的處理步驟中制造；◆暴露所述至少一個(gè)虛擬導(dǎo)電層(6；8；22)的至少一部分以獲得所述至少一個(gè)虛擬導(dǎo)電層(6；8；22)的暴露部分，在對(duì)至少第二(6；8)及第三(8；22)導(dǎo)電層的所述之一進(jìn)行反應(yīng)離子刻蝕的同時(shí)對(duì)所述至少一個(gè)虛擬導(dǎo)電層(6；8；22)的所述暴露部分進(jìn)行反應(yīng)離子刻蝕。
3.根據(jù)權(quán)利要求2中所述的，在半導(dǎo)體襯底(3)上制造半導(dǎo)體器件的方法，其特征為所述至少第三導(dǎo)電層(8；22)與所述至少第二導(dǎo)電層(6；8)由電介質(zhì)層(7；20)分開。
4.根據(jù)權(quán)利要求1，2或3中所述的方法，在預(yù)定襯底區(qū)域上實(shí)行，其中所述第二電子電路(2)覆蓋所述預(yù)定襯底區(qū)域的小于10％，優(yōu)選小于5％的區(qū)域。
5.根據(jù)上述任一權(quán)利要求所述的方法，其中所述虛擬結(jié)構(gòu)(25)包含第一虛擬導(dǎo)電層(6)和第二虛擬導(dǎo)電層(8)，該方法包含以下步驟◆暴露所述第一虛擬導(dǎo)電層(6)的至少一部分以獲得所述第一虛擬導(dǎo)電層(6)的第一暴露部分，在對(duì)所述第二導(dǎo)電層(6)進(jìn)行反應(yīng)離子刻蝕的同時(shí)對(duì)所述第一暴露部分進(jìn)行反應(yīng)離子刻蝕；◆暴露所述第二虛擬導(dǎo)電層(8)的至少一部分以獲得所述第二虛擬導(dǎo)電層(8)的第二暴露部分，在對(duì)所述第三導(dǎo)電層(8)進(jìn)行反應(yīng)離子刻蝕的同時(shí)對(duì)所述第二暴露部分進(jìn)行反應(yīng)離子刻蝕。
6.根據(jù)權(quán)利要求3或4中所述的方法，其中所述方法包含步驟◆為所述虛擬結(jié)構(gòu)(26)提供分別在與所述第二(8)導(dǎo)電層和所述第三(22)導(dǎo)電層相同的工藝步驟中制造的下虛擬導(dǎo)電層(8)和上虛擬導(dǎo)電層(22)，◆暴露所述上虛擬導(dǎo)電層(22)的至少一部分以獲得所述上虛擬導(dǎo)電層(22)的暴露部分，在對(duì)所述第二導(dǎo)電層(8)和第三導(dǎo)電層(22)進(jìn)行反應(yīng)離子刻蝕的同時(shí)對(duì)所述上虛擬導(dǎo)電層(22)的所述暴露部分及位于所述上虛擬導(dǎo)電層(22)的所述暴露部分下面的下所述虛擬導(dǎo)電層(8)進(jìn)行反應(yīng)離子刻蝕。
7.如權(quán)利要求6中所述的在半導(dǎo)體襯底(3)上制造半導(dǎo)體器件的方法，其特征為在所述虛擬結(jié)構(gòu)(26)中，所述下虛擬導(dǎo)電層(8)和所述上虛擬導(dǎo)電層(22)由多晶硅間電介質(zhì)層(20)分開。
8.根據(jù)權(quán)利要求6或7中所述的方法，其中所述半導(dǎo)體襯底也包括第二可選技術(shù)中的至少第三電子電路(12)，所述至少第三電子電路(12)具有與所述至少一個(gè)虛擬導(dǎo)電層(22)同一工藝步驟中制造的至少第四導(dǎo)電層(22)，所述至少第三電子電路(12)為所述芯片上系統(tǒng)的另外功能部分，該方法包含在對(duì)所述至少一個(gè)虛擬導(dǎo)電層(22)進(jìn)行反應(yīng)離子刻蝕的同時(shí)對(duì)所述第四導(dǎo)電層的至少一部分進(jìn)行反應(yīng)離子刻蝕的步驟。
9.根據(jù)上述任一權(quán)利要求所述的方法，其特征在于所述第一、第二、第三及第四導(dǎo)電層(6；8；22)的任一個(gè)為多晶硅層、非晶硅層、硅鍺層、鍺層或金屬層。
10.根據(jù)權(quán)利要求1制造的半導(dǎo)體器件，其特征在于所述虛擬結(jié)構(gòu)(25；26)被置于所述半導(dǎo)體襯底(3)上未被所述芯片上系統(tǒng)占用的位置上。
11.根據(jù)權(quán)利要求10制造的半導(dǎo)體器件，其特征在于所述虛擬結(jié)構(gòu)(25；26)排列成瓦片結(jié)構(gòu)。
12.根據(jù)權(quán)利要求11制造的半導(dǎo)體器件，其特征在于所述虛擬結(jié)構(gòu)(25；26)排列成多種瓦片結(jié)構(gòu)。
13.根據(jù)權(quán)利要求12制造的半導(dǎo)體器件，其特征在于所述多種瓦片結(jié)構(gòu)包含不同尺寸的所述瓦片結(jié)構(gòu)。
14.根據(jù)權(quán)利要求11，12或13制造的半導(dǎo)體器件，其特征在于所述虛擬結(jié)構(gòu)(25；26)的所述瓦片狀結(jié)構(gòu)具有正方形或矩形形狀。
15.根據(jù)上述任一權(quán)利要求制造的半導(dǎo)體器件，其特征在于所述虛擬結(jié)構(gòu)(25；26)的所述瓦片結(jié)構(gòu)基本上位于芯片區(qū)域內(nèi)。
16.根據(jù)上述任一權(quán)利要求制造的半導(dǎo)體器件，其特征在于所述虛擬結(jié)構(gòu)(25；26)的所述瓦片結(jié)構(gòu)基本上位于劃線內(nèi)。
17.根據(jù)上述任一權(quán)利要求制造的半導(dǎo)體器件，其特征在于所述虛擬結(jié)構(gòu)(25；26)的所述瓦片結(jié)構(gòu)基本上位于接觸焊盤區(qū)之下。
全文摘要
一種制造半導(dǎo)體器件的方法，該器件包括作為芯片上系統(tǒng)的功能部分的第一基本技術(shù)電子電路(1)和第二可選技術(shù)電子電路(2)，該方法通過以下步驟制造用通過對(duì)暴露層部分進(jìn)行反應(yīng)離子刻蝕(RIE)將其構(gòu)圖的第一導(dǎo)電層(6；6)制造第一電子電路(1)；用對(duì)部分暴露層部分進(jìn)行RIE將其構(gòu)圖的第二導(dǎo)電層(6；8)制造第二電子電路(2)；提供瓦片結(jié)構(gòu)(25；26)；為瓦片狀結(jié)構(gòu)(25；26)提供至少一個(gè)虛擬導(dǎo)電層(6；8)，虛擬導(dǎo)電層與第二導(dǎo)電層(6；8)在同一工藝步驟中制造；至少部分地暴露虛擬導(dǎo)電層(6；8)來獲得暴露的虛擬導(dǎo)電層部分，在對(duì)第二(6；8)導(dǎo)電層RIE的同時(shí)也對(duì)該暴露部分進(jìn)行RIE刻蝕。
文檔編號(hào)H01L21/3065GK1572020SQ02820458
公開日2005年1月26日 申請(qǐng)日期2002年10月16日 優(yōu)先權(quán)日2001年10月16日
發(fā)明者A·M·P·J·亨德里克斯, G·J·M·多爾曼斯, R·D·J·維哈爾 申請(qǐng)人:皇家飛利浦電子股份有限公司