專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，更具體地說(shuō)，涉及一種帶有SOI(硅絕緣體)襯底的半導(dǎo)體器件的結(jié)構(gòu)及器件隔離方法，該襯底帶有通過(guò)半導(dǎo)體襯底上的埋置(buried)氧化物膜而形成的單晶半導(dǎo)體層。
背景技術(shù)：
LSI對(duì)小型化和高密度生產(chǎn)的要求越來(lái)越高，且亞100nm代已經(jīng)到來(lái)了。另一方面，低功耗和高速運(yùn)行的要求也提高了。傳統(tǒng)的大塊襯底已很難滿足這些要求了。
形成在SOI襯底上的MISFET(金屬絕緣體半導(dǎo)體場(chǎng)效應(yīng)晶體管)被認(rèn)為是100nm代中的ULSI元件，由于源極和漏極區(qū)的結(jié)電容很小，相對(duì)于形成在大塊襯底上的傳統(tǒng)MISFET，其襯底偏置效應(yīng)很低且亞閾值特性很好。
SOI-MISFET被分成兩個(gè)工作模式完全耗盡(fully-depleted)SOI-MISFET(以下稱為FD型SOI-MISFET)和部分耗盡(partially-depleted)SOI-MISFET(以下稱為PD-SOI-MISFET)。在FD型SOI-MISFET中，SOI層的膜厚度比最厚的耗盡層(體區(qū)總是處于耗盡狀態(tài))薄，而在PD型SOI-MISFET中，SOI層的膜厚度比最厚的耗盡層厚。特別地，由于可以獲得陡峭的亞閾值特性，F(xiàn)D型SOI-MISFET被認(rèn)為可以作為具有低運(yùn)行電壓和優(yōu)良的超高速運(yùn)行速度的ULSI元件。在亞100nm代中的FD型SOI-MISFET中，SOI襯底上的硅層的膜厚度大約減至10nm或更薄。
下面將描述制造傳統(tǒng)SOI-MISFET的方法。
首先，將參考圖1A-2B的剖面圖描述在大塊襯底上的典型MISFET上應(yīng)用淺溝槽隔離技術(shù)(下文稱為STI)的情況(下文稱為第一傳統(tǒng)示例)。提供了帶有硅襯底51、埋置氧化物膜52和硅膜53的SOI襯底(圖1A)。依序淀積大約5nm厚的墊層(pad)氧化物膜54和大約120nm厚的限位(stopper)氮化物膜55。然后，通過(guò)使用光刻和反應(yīng)離子蝕刻(下文稱為RIE)方法，把限位氮化物膜55、墊層氧化物膜54和硅膜53構(gòu)圖成島狀，并形成器件隔離溝槽(圖1B)。隨后，淀積STI埋置絕緣膜57并使用化學(xué)機(jī)械拋光(下文稱為CMP)方法對(duì)STI埋置絕緣膜57進(jìn)行圖形生成(圖1C)。
接下來(lái)，利用熱磷酸濕蝕刻除去限位氮化物膜55和氟酸濕蝕刻除去墊層氧化物膜54，以暴露出硅膜53(圖1D)。此時(shí)，位于硅膜53下部分下的埋置氧化物膜52被過(guò)蝕刻了(59)。然后，形成單絕緣膜60和淀積多晶硅膜61，然后對(duì)其進(jìn)行圖形生成以形成柵電極(圖2A)。隨后，形成側(cè)壁絕緣膜63、源極區(qū)和漏極區(qū)64以及硅化物膜65以及淀積夾層絕緣膜66。然后，打開接觸孔和形成金屬布線67。因此，形成了MISFET(圖2B)。圖2C是示出MISFET的平面圖。圖1A-2B是沿圖2C中的A-A′線切開的MISFET剖面圖。
圖3A-3D是示出在日本專利申請(qǐng)(JP-A 2001-24202)中公開的用于形成器件隔離區(qū)的方法(下文稱為第二傳統(tǒng)示例)的剖面圖。依序在SOI襯底的硅膜的表面上淀積柵絕緣膜68和第一多晶硅膜70，其中，在硅襯底51上層疊埋置氧化物膜52和硅膜53。然后，使用相同的掩膜對(duì)第一多晶硅膜70、柵絕緣膜68和硅膜53進(jìn)行圖形生成(圖3A)。隨后，在整個(gè)表面上淀積STI埋置絕緣膜69和使用CMP方法對(duì)其進(jìn)行平坦化(圖3B)。
接下來(lái)，在整個(gè)表面上淀積第二多晶硅膜71和形成光刻膠掩膜圖形58(圖3C)。使用該掩膜圖形58，通過(guò)RIE方法對(duì)第二多晶硅膜71、第一多晶硅膜70和柵絕緣膜68進(jìn)行圖形生成。在此，第一多晶硅膜70起到柵電極70a的作用，而第二多晶硅膜71起到柵電極布線71a的作用，彼此相鄰的晶體管的柵電極通過(guò)布線71a連接。隨后，通過(guò)離子注入形成源極和漏極區(qū)64。因此，得到了圖3D的結(jié)構(gòu)。
在SOI-MISFET中，眾所周知，元件區(qū)的末端72的暴露會(huì)導(dǎo)致泄漏電流的流動(dòng)。但是，根據(jù)這種器件隔離方法，在其上面形成有該元件的硅膜53的側(cè)面被STI埋置絕緣膜69所覆蓋。因此，元件區(qū)的末端72沒(méi)有暴露出來(lái)且泄漏電流得到抑制(應(yīng)當(dāng)注意，生成泄漏電流的位置是與圖3D垂直的方向上的末端，但在圖3D中的示出是為了示出方便)。
在高密度生成中硅膜的一般膜厚度大約為10nm。但是，如果把STI結(jié)構(gòu)應(yīng)用到具有這種薄硅膜的SOI-MISFET中，在第一傳統(tǒng)示例中會(huì)出現(xiàn)以下所述的問(wèn)題。在形成圖1C中所述的形狀后，通過(guò)熱磷酸的濕蝕刻方法除去限位氮化物膜55和HF濕蝕刻方法進(jìn)一步除去墊層氧化物膜54。此時(shí)，同時(shí)還通過(guò)HF對(duì)STI埋置絕緣膜57進(jìn)行蝕刻。因此，如圖1D所示，硅膜53下的埋置氧化物膜52被過(guò)蝕刻了(圖1D中的數(shù)字59)。特別地，如果硅膜53厚度薄(例如10nm)，當(dāng)對(duì)墊層氧化物膜54進(jìn)行蝕刻時(shí)，在蝕刻中硅膜53側(cè)面上的整個(gè)STi埋置絕緣膜57很容易消失。因此，在硅膜53末端的下角內(nèi)非常容易出現(xiàn)過(guò)蝕刻59。
此外，形成柵絕緣膜60時(shí)硅膜53末端的下角上的埋置氧化物膜52被過(guò)蝕刻。然后，淀積多晶硅膜61。隨后，當(dāng)對(duì)多晶硅膜61進(jìn)行圖形生成時(shí)，殘余多晶硅膜62留在過(guò)蝕刻部分59內(nèi)(圖2A)。
如圖2C的平面圖所示，形成的殘余多晶硅膜62包圍有源區(qū)(島區(qū))。這使得殘余多晶硅膜62和多晶硅膜61在B-B′部位連接。此時(shí)，如果排列了兩個(gè)或多個(gè)互相平行的柵電極，柵電極會(huì)通過(guò)殘余多晶硅膜62互相之間發(fā)生短路。此外，在殘余多晶硅膜62和每個(gè)源極和漏極區(qū)64之間生成的電容作為與柵電容并聯(lián)的寄生電容。這給電路帶來(lái)了負(fù)載，從而降低了運(yùn)行速度。同樣，如果由于用于形成源極和漏極區(qū)64的離子注入而引起的損害導(dǎo)致柵絕緣膜60的絕緣特性下降，柵電極和每個(gè)源極和漏極區(qū)64之間可能通過(guò)殘余多晶硅膜62發(fā)生短路。
同樣，如果過(guò)蝕刻部分59的形成導(dǎo)致了元件末端的暴露，泄漏電流很容易在元件區(qū)的末端上(圖3D中的數(shù)字72)流動(dòng)。
此外，在第一傳統(tǒng)示例中，由于元件區(qū)的末端暴露，所以形成柵電極以覆蓋元件區(qū)的側(cè)面。因此，從柵電極施加到硅膜上的電場(chǎng)變強(qiáng)了。因此，小型化使逆窄溝道效應(yīng)(reverse narrow channel effect)變得嚴(yán)重，降低了閾值。
為了防止上述的過(guò)蝕刻，可以考慮嚴(yán)格控制用HF對(duì)墊層氧化物膜54的濕蝕刻，但實(shí)際上這種控制很難。此時(shí)，必須生成如圖4所示的階梯。這是由于墊層氧化物膜54的膜厚度比STI埋置絕緣膜57的厚度薄得多。同樣，如果為了除去該階梯繼續(xù)利用HF濕蝕刻，將會(huì)生成上述的過(guò)蝕刻部分。
在此，將參考圖5對(duì)生成該步驟所出現(xiàn)的問(wèn)題進(jìn)行描述。在存在該階梯的情況中，當(dāng)在形成柵絕緣膜60之后淀積多晶硅膜61(圖5A)和利用RIE方法蝕刻多晶硅膜61以形成柵電極時(shí)，會(huì)在該階梯中留下未蝕刻的多晶硅膜62(圖5B)。殘余多晶硅膜62會(huì)在多晶硅膜之間或柵電極和每個(gè)源極和漏極區(qū)之間引起短路。同樣，這個(gè)階梯會(huì)損壞在光刻步驟中用于形成柵電極的光刻膠的形狀。
同樣，在第二傳統(tǒng)示例中，如果為了得到如圖3B所示的結(jié)構(gòu)而利用CMP方法進(jìn)行拋光，第一多晶硅膜70會(huì)比STI埋置絕緣膜69拋得深，這是因?yàn)槎嗑Ч枘さ膾伖馑俾室话愦笥谘趸锬さ膾伖馑俾?。這引起了圖6A所示的階梯的形成。此外，第一多晶硅膜70在CMP方法中不能作為拋光操作的限位膜。因此，如果多晶硅膜為薄膜，可能出現(xiàn)多晶硅膜完全消失的情況(圖6B)。
順便說(shuō)一下，在日本專利申請(qǐng)(JP-A-平 11-74538)中公開了一種半導(dǎo)體器件。這種傳統(tǒng)示例的半導(dǎo)體器件帶有包含絕緣層的襯底。第一導(dǎo)電型半導(dǎo)體層形成在絕緣層上，其部分半導(dǎo)體層作為通道區(qū)。柵絕緣膜形成在半導(dǎo)體層的通道區(qū)上和柵電極形成在柵絕緣層上。第二導(dǎo)電型源極和漏極區(qū)分別形成在半導(dǎo)體層內(nèi)的通道區(qū)的兩側(cè)上。孔去除區(qū)形成在半導(dǎo)體層內(nèi)的一個(gè)區(qū)內(nèi)且該孔去除區(qū)鄰近于通道區(qū)和源極和漏極區(qū)中的至少一個(gè)，以及具有防止通道區(qū)內(nèi)生成的孔和電子對(duì)中的孔進(jìn)行積累的功能。
同樣，日本專利申請(qǐng)(JP-A 2001-24202)中公開了一種SOI器件。這種傳統(tǒng)示例的SOI器件包含由底層襯底、埋置氧化物膜和半導(dǎo)體層構(gòu)成的層疊結(jié)構(gòu)的SOI襯底。形成的氧化物膜與場(chǎng)區(qū)的半導(dǎo)體部分內(nèi)的埋置氧化物膜接觸，以確定有源區(qū)。每個(gè)柵電極圖形帶有只形成在有源區(qū)上的柵氧化物膜，且源極和漏極區(qū)形成柵電極圖形的兩側(cè)上的半導(dǎo)體層的有源區(qū)內(nèi)。柵電極線形成在柵電極圖形和場(chǎng)區(qū)上，以連接各自形成在對(duì)準(zhǔn)有源區(qū)上的柵電極圖形。
同樣，日本專利申請(qǐng)(JP-A-平 11-67895)中公開了一種半導(dǎo)體器件的隔離結(jié)構(gòu)。這種半導(dǎo)體器件的隔離結(jié)構(gòu)包括帶有有源區(qū)和場(chǎng)區(qū)的半導(dǎo)體襯底。埋置絕緣層形成在半導(dǎo)體襯底的有源區(qū)內(nèi)的預(yù)先設(shè)定的深度上和隔離層形成在半導(dǎo)體襯底的有源區(qū)內(nèi)比埋置絕緣層深的位置上。

發(fā)明內(nèi)容
因此，本發(fā)明的主題是解決上述問(wèn)題。因此，本發(fā)明的目標(biāo)是首先是不要暴露元件區(qū)末端，其次是不要生成殘余多晶硅，最后是不要損害或損失作為柵電極的多晶硅膜。
在本發(fā)明中，一種制造半導(dǎo)體器件的方法包括步驟(a)在絕緣膜的半導(dǎo)體層上順序形成柵絕緣膜、第一導(dǎo)電層和第一絕緣膜；(b)有選擇地除去半導(dǎo)體層、柵絕緣膜、第一導(dǎo)電層和第一絕緣膜以及形成器件隔離溝槽；(c)在器件隔離溝槽內(nèi)形成第二絕緣膜，其中第二絕緣膜的上表面高度與第一絕緣膜的上表面高度基本相同；(d)除去部分第二絕緣膜和第一絕緣膜，使暴露的第一導(dǎo)電層的上表面高度與第二絕緣膜的頂表面高度基本相同；以及(e)對(duì)第一導(dǎo)電層進(jìn)行圖形生成和形成柵電極。
在本發(fā)明中的制造半導(dǎo)體器件的方法中，通過(guò)使用RIE(反應(yīng)離子蝕刻)來(lái)進(jìn)行步驟(d)。
在本發(fā)明中的制造半導(dǎo)體器件的方法中，在步驟(d)中，使用RIE除去部分第二絕緣膜和使用濕蝕刻除去第一絕緣膜。
在本發(fā)明中的制造半導(dǎo)體器件的方法中，還包括在步驟(d)后用于在第一導(dǎo)電層上形成第二導(dǎo)電層的步驟(f)，且在步驟(e)中，對(duì)第一導(dǎo)電層和第二導(dǎo)電層進(jìn)行圖形生成，以形成柵電極和從柵電極拉出來(lái)的柵牽引線。
在本發(fā)明中，一種制造半導(dǎo)體器件的方法包括步驟；(g)在絕緣膜的半導(dǎo)體層上順序形成柵絕緣膜、第一導(dǎo)電層和第一絕緣膜；(h)有選擇地除去半導(dǎo)體層、柵絕緣膜、第一導(dǎo)電層和第一絕緣膜以及形成器件隔離溝槽；(i)在器件隔離溝槽內(nèi)形成第二絕緣膜，其中第二絕緣膜的上表面高度與第一絕緣膜的上表面高度基本相同；(j)除去第一絕緣膜和暴露第一導(dǎo)電層的表面；(k)在第一導(dǎo)電層和第二絕緣膜上淀積第二導(dǎo)電層；(l)對(duì)第二導(dǎo)電層進(jìn)行平坦化；以及(m)對(duì)第二導(dǎo)電層和第一導(dǎo)電層進(jìn)行圖形生成以及形成柵電極。
在本發(fā)明中的制造半導(dǎo)體器件的方法中，以第二絕緣膜作為限位膜通過(guò)使用CMP(化學(xué)機(jī)械拋光)來(lái)進(jìn)行步驟(l)。
在本發(fā)明中的制造半導(dǎo)體器件的方法中，還包括在步驟(l)后用于在第二導(dǎo)電層上形成第三導(dǎo)電層的步驟(n)，且在步驟(m)中，對(duì)第二導(dǎo)電層、第一導(dǎo)電層和第三導(dǎo)電層進(jìn)行圖形生成，以形成柵電極和從柵電極拉出來(lái)的柵牽引線。
在本發(fā)明中的制造半導(dǎo)體器件的方法中，進(jìn)行步驟(b)或(h)時(shí)，使第一導(dǎo)電層的側(cè)面和底面之間的角為鈍角。
在本發(fā)明中的制造半導(dǎo)體器件的方法中，進(jìn)行步驟(b)或(h)時(shí)，使第一導(dǎo)電層的側(cè)面和底面之間的角以及半導(dǎo)體層的側(cè)面和底面之間的角分別為鈍角。
在本發(fā)明中的制造半導(dǎo)體器件的方法中，進(jìn)行步驟(b)或(h)時(shí)，使第一導(dǎo)電層的側(cè)面和底面之間的角以及第一絕緣膜的側(cè)面和底面之間的角分別為鈍角。
在本發(fā)明中的制造半導(dǎo)體器件的方法中，進(jìn)行步驟(b)或(h)時(shí)，使第一導(dǎo)電層的側(cè)面和底面之間的角為直角。
在本發(fā)明中的制造半導(dǎo)體器件的方法中，步驟(b)或(h)包括在半導(dǎo)體層、柵絕緣膜、第一導(dǎo)電層和第一絕緣膜上進(jìn)行RIE的操作。
在本發(fā)明中的制造半導(dǎo)體器件的方法中，使用HBr-Cl2-O2-SF6系統(tǒng)氣體通過(guò)蝕刻操作來(lái)進(jìn)行步驟(b)或(h)。
在本發(fā)明中的制造半導(dǎo)體器件的方法中，在進(jìn)行步驟(b)或(h)中的蝕刻時(shí)，調(diào)節(jié)O2的流量以控制半導(dǎo)體層、柵絕緣膜、第一導(dǎo)電層和第一絕緣膜的各側(cè)的傾斜度。
在本發(fā)明中的制造半導(dǎo)體器件的方法中，步驟(c)或(i)包括通過(guò)使用CMP方法對(duì)第二絕緣膜進(jìn)行平坦化的步驟。
在本發(fā)明中的制造半導(dǎo)體器件的方法中，第一絕緣膜是硅氮化物膜而第二絕緣膜是硅氧化物膜。
在本發(fā)明中的制造半導(dǎo)體器件的方法中，第一導(dǎo)電層或第二導(dǎo)電層由多晶硅組成。
本發(fā)明的半導(dǎo)體器件是這樣一種半導(dǎo)體器件半導(dǎo)體層形成在絕緣膜上，其中，絕緣膜與用于形成柵電極的導(dǎo)電層沒(méi)有接觸，且所有形成在絕緣膜上的器件隔離絕緣膜與絕緣體接觸。
本發(fā)明的半導(dǎo)體器件是這樣一種半導(dǎo)體器件半導(dǎo)體層形成在絕緣膜上，其中，絕緣膜與用于形成柵電極的導(dǎo)電層沒(méi)有接觸，且器件隔離絕緣膜與用于形成柵電極的導(dǎo)電層沒(méi)有接觸。
本發(fā)明的半導(dǎo)體器件是這樣一種半導(dǎo)體器件半導(dǎo)體層形成在絕緣膜上，其中，該絕緣膜與用于形成柵絕緣膜的絕緣膜沒(méi)有接觸，且所有形成在該絕緣膜上的器件隔離絕緣膜與絕緣體接觸。
本發(fā)明的半導(dǎo)體器件是這樣一種半導(dǎo)體器件半導(dǎo)體層形成在絕緣膜上，其中，該絕緣膜與用于形成柵絕緣膜的絕緣膜沒(méi)有接觸，且器件隔離絕緣膜與用于形成柵電極的導(dǎo)電層接觸。
本發(fā)明的半導(dǎo)體器件是這樣一種半導(dǎo)體器件半導(dǎo)體層形成在絕緣膜上，其中，該半導(dǎo)體層與用于形成柵絕緣膜的絕緣膜沒(méi)有接觸，且所有形成在該絕緣膜上的器件隔離絕緣膜與絕緣體接觸。
本發(fā)明的半導(dǎo)體器件是這樣一種半導(dǎo)體器件半導(dǎo)體層形成在絕緣膜上，其中，該半導(dǎo)體層與用于形成柵絕緣膜的絕緣膜沒(méi)有接觸，且器件隔離絕緣膜與用于形成柵電極的導(dǎo)電層沒(méi)有接觸。
在本發(fā)明的一種半導(dǎo)體器件中，半導(dǎo)體層的底面和半導(dǎo)體層與器件隔離絕緣膜接觸的側(cè)面之間的角為鈍角。
在本發(fā)明的一種半導(dǎo)體器件中，器件隔離絕緣膜的上表面高度和柵電極的上表面高度基本相同。
在本發(fā)明的一種半導(dǎo)體器件中，柵電極帶有第一導(dǎo)電材料層和形成在第一導(dǎo)電材料層的上面部位的第二導(dǎo)電材料層。
在本發(fā)明的一種半導(dǎo)體器件中，柵電極的上表面高度和器件隔離絕緣膜的上表面高度基本相同。
在本發(fā)明的一種半導(dǎo)體器件中，半導(dǎo)體器件是SOI(硅絕緣體)器件，絕緣膜是埋置絕緣膜，且半導(dǎo)體層是硅膜。
本發(fā)明的一種半導(dǎo)體器件包括位于絕緣膜上帶有源漏極區(qū)和通道區(qū)且被構(gòu)圖成島形的半導(dǎo)體層；通過(guò)作為通道區(qū)的半導(dǎo)體層上部上的柵絕緣膜而形成的柵電極；以及位于絕緣膜上包圍半導(dǎo)體層的器件隔離絕緣膜，其頂表面從半導(dǎo)體層的上表面向上凸出，與器件隔離絕緣膜的側(cè)面接觸的柵電極的側(cè)面形成倒錐形。
在本發(fā)明的一種半導(dǎo)體器件中，半導(dǎo)體的側(cè)面形成倒錐形。
在本發(fā)明的一種半導(dǎo)體器件中，形成有柵電極牽引線，它與柵電極的上表面接觸且延伸在器件隔離絕緣膜的上表面上。
在本發(fā)明的一種半導(dǎo)體器件中，第一導(dǎo)電材料層構(gòu)成柵電極和形成在其上面的第二導(dǎo)電材料層。
在本發(fā)明的一種半導(dǎo)體器件中，器件隔離絕緣膜的上表面高度和柵電極的上表面高度基本相同。
在本發(fā)明的一種半導(dǎo)體器件中，絕緣膜和半導(dǎo)體層是SOI襯底的埋置絕緣膜和形成在其上面的硅膜。


圖1A是示出本發(fā)明中第一傳統(tǒng)示例的制造方法的步驟順序剖面圖；圖1B是示出本發(fā)明中第一傳統(tǒng)示例的制造方法的另一步驟順序剖面圖；圖1C是示出本發(fā)明中第一傳統(tǒng)示例的制造方法的再一步驟順序剖面圖；圖1D是示出本發(fā)明中第一傳統(tǒng)示例的制造方法的再一步驟順序剖面圖；圖2A是示出本發(fā)明中第一傳統(tǒng)示例的制造方法的再一步驟順序剖面圖；圖2B是示出本發(fā)明中第一傳統(tǒng)示例的制造方法的再一步驟順序剖面圖；圖2C是示出本發(fā)明中第一傳統(tǒng)示例的制造方法的平面圖；圖3A是示出本發(fā)明中第二傳統(tǒng)示例的制造方法的步驟順序剖面圖；圖3B是示出本發(fā)明中第二傳統(tǒng)示例的制造方法的另一步驟順序剖面圖；圖3C是示出本發(fā)明中第二傳統(tǒng)示例的制造方法的再一步驟順序剖面圖；圖3D是示出本發(fā)明中第二傳統(tǒng)示例的制造方法的再一步驟順序剖面圖；圖4是描述傳統(tǒng)示例中所存在的問(wèn)題的剖面圖；圖5A是描述第一傳統(tǒng)示例中所存在的問(wèn)題的步驟順序剖面圖；圖5B是描述第一傳統(tǒng)示例中所存在的問(wèn)題的另一步驟順序剖面圖；圖6A是描述第二傳統(tǒng)示例中所存在的問(wèn)題的步驟順序剖面圖；圖6B是描述第二傳統(tǒng)示例中所存在的問(wèn)題的另一步驟順序剖面圖；圖7A是示出本發(fā)明的第一實(shí)施例中的制造方法的步驟順序剖面圖；圖7B是示出本發(fā)明的第一實(shí)施例中的制造方法的另一步驟順序剖面圖；圖7C是示出本發(fā)明的第一實(shí)施例中的制造方法的再一步驟順序剖面圖；圖7D是示出本發(fā)明的第一實(shí)施例中的制造方法的另再一步驟順序剖面圖；圖8A是示出本發(fā)明的第一實(shí)施例中的制造方法的再一步驟順序剖面圖；圖8B是示出本發(fā)明的第一實(shí)施例中的制造方法的再一步驟順序剖面圖；圖8C是示出本發(fā)明的第一實(shí)施例中的制造方法的再一步驟順序剖面圖；圖8D是示出本發(fā)明的第一實(shí)施例中的制造方法的再一步驟順序剖面圖；圖9是示出蝕刻過(guò)程中正錐形和倒錐形的生成條件的視圖；圖10A是示出正錐形和倒錐形的部分生成原理的剖面圖；
圖10B是示出正錐形和倒錐形的另一部分生成原理的剖面圖；圖11是在RIE中硅氮化物膜和硅氧化物膜的蝕刻速度的對(duì)比圖；圖12A是示出本發(fā)明的第二實(shí)施例中的制造方法的步驟順序剖面圖；圖12B是示出本發(fā)明的第二實(shí)施例中的制造方法的另一步驟順序剖面圖；圖12C是示出本發(fā)明的第二實(shí)施例中的制造方法的再一步驟順序剖面圖；圖12D是示出本發(fā)明的第二實(shí)施例中的制造方法的再一步驟順序剖面圖；圖12E是示出本發(fā)明的第二實(shí)施例中的制造方法的再一步驟順序剖面圖；圖13A是示出本發(fā)明的第二實(shí)施例中的制造方法的再一步驟順序剖面圖；圖13B是示出本發(fā)明的第二實(shí)施例中的制造方法的再一步驟順序剖面圖；圖13C是示出本發(fā)明的第二實(shí)施例中的制造方法的再一步驟順序剖面圖；圖13D是示出本發(fā)明的第二實(shí)施例中的制造方法的再一步驟順序剖面圖；圖14是多晶硅和硅氧化物膜之間的對(duì)比圖；圖15A是示出本發(fā)明的第三實(shí)施例中的制造方法的步驟順序剖面圖；圖15B是示出本發(fā)明的第三實(shí)施例中的制造方法的另一步驟順序剖面圖；圖15C是示出本發(fā)明的第三實(shí)施例中的制造方法的再一步驟順序剖面圖；圖15D是示出本發(fā)明的第三實(shí)施例中的制造方法的再一步驟順序剖面圖；圖16A是示出本發(fā)明的第三實(shí)施例中的制造方法的再一步驟順序剖面圖；圖16B是示出本發(fā)明的第三實(shí)施例中的制造方法的再一步驟順序剖面圖；圖16C是示出本發(fā)明的第三實(shí)施例中的制造方法的再一步驟順序剖面圖；圖16D是示出本發(fā)明的第三實(shí)施例中的制造方法的再一步驟順序剖面圖；圖17A是示出本發(fā)明的第四實(shí)施例中的制造方法的步驟順序剖面圖；圖17B是示出本發(fā)明的第四實(shí)施例中的制造方法的另一步驟順序剖面圖；圖17C是示出本發(fā)明的第四實(shí)施例中的制造方法的再一步驟順序剖面圖；圖17D是示出本發(fā)明的第四實(shí)施例中的制造方法的再一步驟順序剖面圖；圖17E是示出本發(fā)明的第四實(shí)施例中的制造方法的再一步驟順序剖面圖；圖18A是示出本發(fā)明的第四實(shí)施例中的制造方法的再一步驟順序剖面圖；圖18B是示出本發(fā)明的第四實(shí)施例中的制造方法的再一步驟順序剖面圖；圖18C是示出本發(fā)明的第四實(shí)施例中的制造方法的再一步驟順序剖面圖；圖18D是示出本發(fā)明的第四實(shí)施例中的制造方法的再一步驟順序剖面圖；圖19A是示出本發(fā)明中對(duì)比示例的制造方法的步驟順序剖面圖；圖19B是示出本發(fā)明中對(duì)比示例的制造方法的另一步驟順序剖面圖；圖19C是示出本發(fā)明中對(duì)比示例的制造方法的再一步驟順序剖面圖；
圖20A是示出本發(fā)明中對(duì)比示例的制造方法的再一步驟順序剖面圖；圖20B是示出本發(fā)明中對(duì)比示例的制造方法的再一步驟順序剖面圖；圖20C是示出本發(fā)明中對(duì)比示例的制造方法的再一步驟順序剖面圖。
具體實(shí)施例方式
下面將參考附圖描述本發(fā)明的實(shí)施例。
(第一實(shí)施例)圖7A-7C是示出本發(fā)明的第一實(shí)施例的制造方法的剖面圖。
首先，如圖7A所示，準(zhǔn)備了由硅襯底11、埋置氧化物膜12和硅膜13組成的SOI襯底。在此，硅膜13的膜厚度很薄，只有10nm。依序在硅膜13上淀積柵絕緣膜14、第一多晶硅膜15和限位氮化物膜16(圖7B)。
接下來(lái)，對(duì)限位氮化物膜16、第一多晶硅膜15、柵絕緣膜14和硅膜13進(jìn)行蝕刻，以形成器件隔離溝槽，且使限位氮化物膜16的蝕刻末端平面為垂直且使第一多晶硅膜15、柵絕緣膜14和硅膜13的蝕刻末端平面為倒錐形平面(即，硅膜13的底平面和側(cè)平面之間的角為鈍角)。隨后，淀積STI埋置絕緣膜17且通過(guò)CMP方法對(duì)STI埋置絕緣膜17進(jìn)行平坦化(圖7C)。在這種情況中，形成在第一多晶硅膜15上的限位氮化物膜16在CMP步驟中起到限位膜的作用。因此，用于形成柵電極的第一多晶硅膜15在CMP步驟中永遠(yuǎn)不會(huì)受到損壞。
現(xiàn)在將描述用于在蝕刻步驟中形成倒錐形或正錐形的蝕刻末端平面的方法。圖9示出進(jìn)行蝕刻時(shí)在HBr-Cl2-O2-SF6系統(tǒng)混合氣體環(huán)境中錐角(θ)與SF6氣體的流量比(flow rate ratio)之間的關(guān)系。如圖9所示，在使用這種混合氣體的情況中，當(dāng)SF6氣體的流量比增加時(shí)，可以獲得正錐形的形狀，而當(dāng)SF6氣體的流量比降低時(shí)可以獲得倒錐形的形狀。
這個(gè)原因?qū)⒃谙挛闹薪忉?。圖10A和10B是示出當(dāng)在類似于圖9的HBr-Cl2-O2-SF6系統(tǒng)混合氣體環(huán)境中對(duì)硅層進(jìn)行蝕刻時(shí)的硅層的錐形形狀的示意圖。圖10A示出當(dāng)這種混合氣體中SF6氣體的流量比較低時(shí)所形成的錐形形狀，而圖10B示出當(dāng)SF6氣體的流量比較高時(shí)所形成的錐形形狀。
如果SF6氣體的流量比較低(圖10A)，在蝕刻操作的初始階段，在圖形末端上淀積蝕刻產(chǎn)品以形成側(cè)面保護(hù)膜。該側(cè)面保護(hù)膜具有保護(hù)硅層不受到蝕刻的作用，所以很難在靠近掩膜材料和硅層之間的邊界上進(jìn)行側(cè)面蝕刻。但是，在較低的區(qū)域內(nèi)沒(méi)有側(cè)面保護(hù)膜。因此，側(cè)面保護(hù)膜這種抗蝕刻的保護(hù)作用在較低的區(qū)域內(nèi)變得很弱，而側(cè)面蝕刻在硅層的較低的區(qū)域內(nèi)進(jìn)行。因此，最后得到了這種倒錐形(圖10A)。
相反，如圖10B所述，如果SF6氣體的流量比較高，在蝕刻操作中很難形成側(cè)面保護(hù)膜。因此，不存在這種側(cè)面保護(hù)膜抗蝕刻的保護(hù)作用，且從蝕刻操作的初始階段就進(jìn)行側(cè)面蝕刻，所以掩膜材料的較低區(qū)域被蝕刻的部分不斷增多。因此，最后得到了正錐形的形狀，其中，掩膜材料較低的區(qū)域內(nèi)的硅層的上面部分受到側(cè)面蝕刻的嚴(yán)重影響。
應(yīng)當(dāng)注意，與形成正錐形器件隔離溝槽的情況的對(duì)比將在后來(lái)進(jìn)行描述。
順便說(shuō)一下，在本實(shí)施例中，用于柵電極的第一多晶硅膜15和硅膜13在蝕刻過(guò)程中是倒錐形，以形成器件隔離溝槽。但是，即使只有第一多晶硅膜15是倒錐形，在形成柵電極部分時(shí)殘余多晶硅膜會(huì)受到保護(hù)。這是由于在形成柵電極部分時(shí)沒(méi)有對(duì)硅膜13進(jìn)行蝕刻。
同樣，在此，限位氮化物膜16也以垂直方向進(jìn)行蝕刻。但是，即使形成限位氮化物膜16以具有倒錐形，也不存在問(wèn)題。
接下來(lái)，如圖7D所示，除去限位氮化物膜16和部分STI埋置絕緣膜17，以暴露出第一多晶硅膜15。此時(shí)，為了使第一多晶硅膜15和STi埋置絕緣膜17的表面高度相同，通過(guò)相同速率條件的RIE對(duì)限位氮化物膜16和STI埋置絕緣膜17進(jìn)行蝕刻。因此，如圖7D所示，當(dāng)除去限位氮化物膜16時(shí)，第一多晶硅膜15和STI埋置絕緣膜17的表面高度相同。
下面將描述相同速率蝕刻方法的條件設(shè)置方法。圖11示出O2氣體的流量比與SiO2(STI埋置絕緣膜17)和Si3N4(限位氮化物膜16)的蝕刻速率之間的關(guān)系。這些數(shù)據(jù)是從使用CHF3-O2-Ar系統(tǒng)的混合氣體的蝕刻中得到的。從圖11中，可以看出隨著O2氣體流量比的升高，SiO2的蝕刻速率下降，而另一方面，Si3N4的蝕刻速率升高，在某特定一點(diǎn)上兩種蝕刻速率變得一樣。
應(yīng)當(dāng)注意，可以獲得如圖7D所示的狀態(tài)的蝕刻操作期望應(yīng)該在相同蝕刻速率的條件下進(jìn)行。但是，即使不能在完全相同的條件下進(jìn)行蝕刻，如果兩個(gè)蝕刻速率的差別處于20％的范圍內(nèi)，在實(shí)際使用不會(huì)出現(xiàn)特殊的問(wèn)題。
順便說(shuō)一下，在圖7C-7D的步驟中，如果通過(guò)使用熱磷酸除去限位氮化物膜16，STI埋置絕緣膜17向上凸出有限位氮化物膜16的厚度那么長(zhǎng)，產(chǎn)生了另一階梯。該階梯在形成柵電極的下一步驟中會(huì)損壞柵電極的形狀。但是，本實(shí)施例使用相同的蝕刻速率方法，以防止在第一多晶硅膜15和STI埋置絕緣膜17之間產(chǎn)生該階梯。因此，可以獲得非常準(zhǔn)確的圖形。
在此，對(duì)于除去該階梯的方法，除了相同蝕刻速率的方法外，下面的方法也很有效。在圖7C中，限位氮化物膜16和STI埋置絕緣膜17的上端通過(guò)CMP方法進(jìn)行平坦化。隨后，通過(guò)其速率快于限位氮化物膜16的RIE方法對(duì)STI埋置絕緣膜17進(jìn)行蝕刻，使得達(dá)到限位氮化物膜16的下部分的高度(圖8D)。然后，使用熱磷酸有選擇地除去限位氮化物膜16。
接下來(lái)，淀積第二多晶硅膜18，用于形成連接?xùn)烹姌O的柵布線(圖8A)。隨后，使用光刻和高密度等離子體蝕刻技術(shù)對(duì)第二和第一多晶硅膜進(jìn)行圖形生成，以產(chǎn)生由第一多晶硅膜15和第二多晶硅膜18構(gòu)成的柵電極和柵布線的層疊結(jié)構(gòu)(圖8B)。
接下來(lái)，使用化學(xué)氣相淀積(下文稱為CVD)方法在整個(gè)表面上形成80nm厚的氧化物膜。隨后，進(jìn)行各向異性干蝕刻，以在柵電極的側(cè)面上形成側(cè)壁絕緣膜20。然后，使用離子注入和熱處理來(lái)形成源極和漏極區(qū)21。隨后，使用濺射方法在整個(gè)表面淀積鈷膜，然后進(jìn)行熱處理以形成硅化物膜22。然后，除去沒(méi)有被硅化的鈷膜。在形成厚厚的夾層絕緣膜23后，形成接觸孔。使用濺射方法淀積由鋁等組成的金屬膜，對(duì)該金屬膜進(jìn)行圖形生成以形成金屬布線24(圖8C)。
在此，在其第二多晶硅膜18為平面的結(jié)構(gòu)上進(jìn)行用于形成柵電極的圖形生成(圖8A)。同樣，器件隔離溝槽為倒錐形。因此，在STI埋置絕緣膜17的側(cè)面上沒(méi)有留下多晶硅膜。此外，在柵電極和源極和漏極區(qū)21之間不會(huì)發(fā)生短路。同樣，由于STI埋置絕緣膜17相對(duì)于硅膜13具有凸出的結(jié)構(gòu)，硅膜的側(cè)面不被柵電極所覆蓋。從而，抑制了在使用傳統(tǒng)方法的STI隔離時(shí)成為問(wèn)題的逆窄溝道效應(yīng)。此外，在埋入STI埋置絕緣膜17后，不必進(jìn)行用于除去墊層氧化物膜(圖1C中的54)的HF工藝。因此，不像第一傳統(tǒng)示例的情況，STI埋置絕緣膜17不會(huì)減少或消失。因此，硅膜末端下的埋置氧化物膜12的過(guò)蝕刻不會(huì)發(fā)生，過(guò)蝕刻在使用很薄的膜SOI襯底的情況中是個(gè)一直存在的問(wèn)題。因此，不會(huì)生成殘余多晶硅膜(圖2A和2B中的符號(hào)62)。同樣，在柵電極之間以及柵電極和源漏極區(qū)之間不會(huì)發(fā)生短路。
(第二實(shí)施例)圖12A-13D是示出本發(fā)明的第二實(shí)施例的制造方法的剖面圖。首先，如圖12A所示，依序在由硅襯底11、埋置氧化物膜12和10nm厚的硅膜13構(gòu)成的SOI襯底上淀積柵絕緣膜14、第一多晶硅膜15和限位氮化物膜16(圖12B)。
接下來(lái)，有選擇地對(duì)限位氮化物膜16、第一多晶硅膜15、柵絕緣膜14和硅膜13進(jìn)行蝕刻，以形成器件隔離溝槽。此時(shí)，對(duì)限位氮化物膜16、第一多晶硅膜15和硅膜13的側(cè)面進(jìn)行蝕刻，使其具有倒錐形。隨后，淀積STI埋置絕緣膜17，且通過(guò)CMP方法對(duì)STI埋置絕緣膜17進(jìn)行平坦化(圖12C)。
接下來(lái)，使用熱磷酸除去限位氮化物膜16，以暴露第一多晶硅膜15的表面(圖12D)。隨后，淀積第二多晶硅膜18(圖12E)。此外，使用CMP方法對(duì)第二多晶硅膜18進(jìn)行平坦化(圖13A)。在CMP步驟中，STI埋置絕緣膜17可以用作限位膜。
在此，圖14示出在CMP步驟中多晶硅膜和二氧化硅膜(STI埋置絕緣膜)中的拋光量。從圖14中，可以看出多晶硅膜的拋光率(每分鐘的拋光量)大約是二氧化硅膜的拋光率的1.5倍，且當(dāng)使用CMP方法對(duì)多晶硅膜進(jìn)行拋光時(shí)，STI埋置絕緣膜可以用作限位膜。
接下來(lái)，淀積第三多晶硅膜25，以形成柵布線(圖13B)，使用光刻和高密度等離子體蝕刻技術(shù)對(duì)層疊多晶硅膜進(jìn)行圖形生成，以形成第三多晶硅膜25的柵布線和由第一多晶硅膜15和第二多晶硅膜18構(gòu)成的層疊結(jié)構(gòu)的柵電極(圖13C)。隨后，使用類似于第一實(shí)施例中所描述的方法來(lái)形成側(cè)壁絕緣膜20、源極和漏極區(qū)21以及硅化物膜22。淀積夾層絕緣膜23和形成金屬布線24，以完成MISFET(圖13D)。
在本實(shí)施例中，沒(méi)有使用相同的蝕刻速率方法。在保持前一步驟的狀態(tài)時(shí)就進(jìn)行下一步驟(圖12D)。但是，在淀積第二多晶硅膜18后，由于STI埋置絕緣膜17在下一CMP步驟中起到限位膜的作用，第二多晶硅膜18和STI埋置絕緣膜17之間的階梯被去除了(圖13A)。此外，在平面結(jié)構(gòu)上形成第三多晶硅膜25之后(圖13B)，進(jìn)行圖形生成以形成柵電極。因此，抑制了殘余多晶硅的產(chǎn)生。因此，可以獲得與第一實(shí)施例相同的效果。即，在柵電極和源漏極區(qū)之間以及柵電極之間不會(huì)發(fā)生短路。同樣，逆窄溝道效應(yīng)得到了預(yù)制，當(dāng)在傳統(tǒng)方法中使用STI隔離時(shí)它是個(gè)問(wèn)題。同樣，由于沒(méi)有進(jìn)行HF工藝，STI埋置絕緣膜17不會(huì)減少或消失。
(第三實(shí)施例)圖15A-16C是示出本發(fā)明的第三實(shí)施例的制造方法的剖面圖。本實(shí)施例是沒(méi)有給第一多晶硅膜15和硅膜13帶來(lái)倒錐形的形狀的方法。
如圖15A所示，依序在帶有硅襯底11、埋置氧化物膜12和硅膜13的SOI襯底上淀積柵絕緣膜14、第一多晶硅膜15和限位氮化物膜16(圖15B)。隨后，有選擇地對(duì)限位氮化物膜16、第一多晶硅膜15、柵絕緣膜14和硅膜13進(jìn)行蝕刻，以形成其側(cè)平面是垂直的器件隔離溝槽。然后，淀積STI埋置絕緣膜17，且通過(guò)CMP方法對(duì)其進(jìn)行平坦化(圖15C)。
接下來(lái)，使用相同蝕刻速率的方法除去限位氮化物膜16，對(duì)第一多晶硅膜15的頂表面和StI埋置絕緣膜17的頂表面進(jìn)行蝕刻，使它們的高度基本相同(圖15D)。同樣，不同于本方法，首先把STI埋置絕緣膜17蝕刻到限位氮化物膜16(圖16D)，然后可以通過(guò)熱磷酸除去限位氮化物膜16。此后，根據(jù)類似于第一實(shí)施例的方法進(jìn)行該工藝(圖16A和16B)，完成MISFET(圖16C)。
在該方法中，在形成柵電極時(shí)的多晶硅膜的殘余特性相對(duì)于第一實(shí)施例可能被認(rèn)為是有誤的，這是因?yàn)榈谝欢嗑Ч枘?5的錐角θ具有直角的形狀。但是，通過(guò)使用相同蝕刻速率的方法來(lái)對(duì)第一多晶硅膜15和STI埋置絕緣膜17進(jìn)行平坦化的方式，或者通過(guò)將STI埋置絕緣膜17蝕刻倒限位氮化物膜16的下端并將其除去、然后除去限位氮化物膜16并進(jìn)行平坦化的方式，本實(shí)施例抑制了殘余多晶硅的產(chǎn)生。
(第四實(shí)施例)圖17A-18D是示出本發(fā)明的第四實(shí)施例的制造方法的剖面圖。如圖17A所示，在帶有硅襯底11、埋置氧化物膜12和硅膜13的SOI襯底上依序淀積柵絕緣膜14、第一多晶硅膜15和限位氮化物膜16(圖17B)。隨后，有選擇地對(duì)限位氮化物膜16、第一多晶硅膜15、柵絕緣膜14和硅膜13進(jìn)行蝕刻，以形成其側(cè)面垂直的器件隔離溝槽。然后，淀積STI埋置絕緣膜17且通過(guò)CMP方法對(duì)其進(jìn)行平坦化(圖17C)。
接下來(lái)，使用熱磷酸除去限位氮化物膜16，以暴露出第一多晶硅膜15(圖17D)。
接下來(lái)，淀積第二多晶硅膜18(圖17E)，且使用CMP方法對(duì)第二多晶硅膜18進(jìn)行平坦化(圖18A)。在CMP步驟中，STI埋置絕緣膜17可以用作限位膜。
接下來(lái)，淀積用于柵布線的第三多晶硅膜25(圖18B)，使用光刻和高密度等離子體蝕刻技術(shù)對(duì)層疊多晶硅膜進(jìn)行圖形生成。因此，形成了第三多晶硅膜25的柵布線和由第一多晶硅膜15和第二多晶硅膜18構(gòu)成的層疊結(jié)構(gòu)的柵電極(圖18C)。此后，使用類似于第一實(shí)施例中所描述的方法來(lái)形成側(cè)壁絕緣膜20、源極和漏極區(qū)21以及硅化物膜22。淀積夾層絕緣膜23，形成接觸孔和金屬布線24，以及完成MISFET(圖18D)。
在該方法中，淀積第二多晶硅膜18之后，以STI埋置絕緣膜17作為限位膜，進(jìn)行CMP和平坦化操作。因此，可以獲得與第二實(shí)施例中所描述的相同效果。
下面將描述具體示例。
下面將參考圖7A-7D和圖8A-8D描述基于本發(fā)明的第一實(shí)施例的示例。首先，準(zhǔn)備了由硅襯底11、50-100nm厚的埋置氧化物膜12和10nm厚的硅膜13組成的SOI襯底(圖7A)。隨后，在形成具有1.5nm厚的柵絕緣膜14后，依序淀積分別為50nm厚的第一多晶硅膜15和50nm厚的限位氮化物膜16(圖7B)。
接下來(lái)，在利用光刻形成作為掩膜的抗蝕膜后，對(duì)限位氮化物膜16進(jìn)行蝕刻，使被蝕刻的側(cè)面垂直。隨后，依序把第一多晶硅膜15、柵絕緣膜14和硅膜13蝕刻成倒錐形，以形成器件隔離溝槽。
接下來(lái)，淀積由300nm厚的高密度等離子體氧化物膜組成的STI埋置絕緣膜17，且使用CMP方法對(duì)STI埋置絕緣膜17進(jìn)行平坦化(圖7C)。在此，在使用高純度膠態(tài)二氧化硅淤漿的CMP方法中，高密度等離子體氧化物膜的拋光速率等于或大于氮化物膜的拋光速率的5倍。因此，在STI埋置絕緣膜17的CMP拋光中，即使其膜厚度為50nm，限位氮化物膜16也足以起到限位膜的作用。
接下來(lái)，使用相同蝕刻速率條件的RIE對(duì)限位氮化物膜16和STI埋置絕緣膜17進(jìn)行蝕刻，以暴露第一多晶硅膜15。
接下來(lái)，為了形成柵布線，淀積具有100nm厚的第二多晶硅膜18(圖8A)。隨后，使用光刻和高密度等離子體蝕刻對(duì)層疊多晶硅膜進(jìn)行圖形生成。因此，形成了由第二多晶硅膜18組成的柵布線和由第一多晶硅膜15組成的柵電極的層疊結(jié)構(gòu)(圖8B)。
接下來(lái)，使用CVD方法在整個(gè)表面上淀積具有80nm厚的二氧化硅膜。然后，進(jìn)行各向異性蝕刻以形成側(cè)壁絕緣膜20。然后，使用離子注入和熱處理來(lái)形成源極和漏極區(qū)21。此時(shí)，作為源極和漏極區(qū)的形成條件，通過(guò)進(jìn)行例如能量為8keV劑量為4×1015離子/厘米-2的條件下的As+離子注入，在nMISFET區(qū)內(nèi)形成源極/漏極層，以及通過(guò)進(jìn)行例如能量為2keV劑量為5×1015離子/厘米-2的條件下的B+離子注入，在pMISFET區(qū)內(nèi)形成源極/漏極層。此外，在1010℃的溫度下進(jìn)行10秒鐘的激活處理(熱處理)。
此后，形成具有5nm厚的CoSi2硅化物膜22。隨后，形成500nm厚的夾層絕緣膜23。在接觸孔打開后，形成金屬布線24。然后，完成MISFET(圖8C)。
(第二示例)下面將參考圖12和13的步驟順序剖面圖描述基于本發(fā)明的第二實(shí)施例的另一示例。
首先，如圖12A所示，準(zhǔn)備了由硅襯底11、50-100nm厚的埋置氧化物膜12和10nm厚的硅膜13組成的SOI襯底。隨后，形成具有1.5nm厚的柵絕緣膜14，以及依序淀積分別為50nm厚的第一多晶硅膜15和50nm厚的限位氮化物膜16(圖12B)。
接下來(lái)，在利用光刻形成抗蝕膜后，以該抗蝕膜作為掩膜有選擇地把限位氮化物膜16、第一多晶硅膜15、柵絕緣膜14和硅膜13蝕刻成倒錐形，以形成器件隔離溝槽。隨后，淀積由300nm厚的高密度等離子體氧化物膜組成的STI埋置絕緣膜17，且使用CMP方法對(duì)STI埋置絕緣膜17進(jìn)行平坦化(圖12C)。
接下來(lái)，使用熱磷酸除去限位氮化物膜16，以暴露第一多晶硅膜15(圖12D)。隨后，淀積100nm厚的第二多晶硅膜18(圖12E)。此后，使用CMP方法對(duì)第二多晶硅膜18進(jìn)行平坦化(圖13A)。在此，當(dāng)對(duì)第二多晶硅膜18進(jìn)行平坦化時(shí)，STI埋置絕緣膜17起到限位膜的作用。
接下來(lái)，如圖13B所示，淀積100nm厚的第三多晶硅膜25，以形成柵布線。隨后，使用光刻和高密度等離子體蝕刻技術(shù)對(duì)層疊多晶硅膜進(jìn)行圖形生成。因此，形成了由第三多晶硅膜25組成的柵布線和由第二多晶硅膜18和第一多晶硅膜15的層疊結(jié)構(gòu)組成的柵電極(圖13C)。
接下來(lái)，使用CVD在整個(gè)表面上淀積具有80nm厚的二氧化硅膜。然后，進(jìn)行各向異性蝕刻以形成側(cè)壁絕緣膜20。然后，使用離子注入和熱處理來(lái)形成源極和漏極區(qū)21。此時(shí)，作為源極和漏極區(qū)的形成條件，通過(guò)進(jìn)行例如能量為8keV劑量為4×1015離子/厘米-2的條件下的As+離子注入，在nMISFET區(qū)內(nèi)形成源極/漏極層，以及通過(guò)進(jìn)行例如能量為2keV劑量為5×1015離子/厘米-2的條件下的B+離子注入，在pMISFET區(qū)內(nèi)形成源極/漏極層。此外，在1010℃的溫度下進(jìn)行10秒鐘的激活處理(熱處理)。
接下來(lái)，形成具有5nm厚的CoSi2硅化物膜22。隨后，形成500nm厚的夾層絕緣膜23。在接觸孔打開后，形成金屬布線24。然后，完成MISFET(圖13D)。
(對(duì)比示例)在此，關(guān)于第一實(shí)施例，下面將參考圖19A-20C把當(dāng)?shù)谝欢嗑Ч枘?5、柵絕緣膜14和硅膜13被蝕刻成正錐形的示例作為對(duì)比示例進(jìn)行描述。
類似于第一實(shí)施例，準(zhǔn)備了由硅襯底11、埋置氧化物膜12和硅膜13組成的SOI襯底(圖19A)。依序在其上面淀積柵絕緣膜14、第一多晶硅膜15和限位氮化物膜16(圖19B)。
接下來(lái)，在把限位氮化物膜16構(gòu)圖成其端平面垂直后，把第一多晶硅膜15、柵絕緣膜14和硅膜13構(gòu)圖成正錐形(θ為鈍角)，以形成器件隔離溝槽。隨后，淀積STI埋置絕緣膜17，且使用CMP方法對(duì)其進(jìn)行平坦化(圖19C)。隨后，例如，使用相同蝕刻速率的方法對(duì)第一多晶硅膜15和STI埋置絕緣膜17進(jìn)行平坦化，然后淀積第二多晶硅膜18(圖20A)。隨后，通過(guò)在對(duì)層疊多晶硅膜進(jìn)行圖形生成的步驟中使用等離子體蝕刻方法，由于STI埋置絕緣膜17的屏蔽作用，其上部分被STI埋置絕緣膜17所覆蓋的第一多晶硅膜15的末端平面的下部分沒(méi)有被蝕刻，從而生成了殘余多晶硅19(圖20C)。由于殘余多晶硅19連接至柵電極，這造成在互相平行的柵電極之間的泄漏電流的產(chǎn)生和柵電極等上面的寄生電容的增加。
如該對(duì)比示例所述，如果形成的器件隔離溝槽為正錐形，會(huì)生成殘余多晶硅19。因此，這是所不希望出現(xiàn)的。同樣，在短通道的SOI-MISFET中，由于漏極電場(chǎng)集中在元件區(qū)末端的下角內(nèi)，可能會(huì)產(chǎn)生泄漏電流。但是，如果硅膜13也形成倒錐形且元件區(qū)末端的下角為鈍角，電場(chǎng)就不容易集中。即，如果器件隔離溝槽為倒錐形，由于泄漏電流的產(chǎn)生就會(huì)受到抑制，因此這是所期望的。
在本發(fā)明的半導(dǎo)體器件中，用于形成與器件隔離溝槽鄰近的柵電極的多晶硅膜形成倒錐形。因此，當(dāng)形成柵電極時(shí)，可以預(yù)先防止了殘余多晶硅的產(chǎn)生。同樣，可以抑制柵電極之間的泄漏電流的產(chǎn)生和柵電極上的寄生電容的增加。同樣，形成的器件隔離絕緣膜覆蓋硅膜的側(cè)面且從硅膜上凸出。因此，可以抑制泄漏電流的增多和逆窄溝道效應(yīng)的產(chǎn)生。此外，由于硅膜也形成倒錐形，可以減緩電場(chǎng)的集中，從而降低了泄漏電流。
同樣，在根據(jù)本發(fā)明的制造方法中，在任一步驟中都沒(méi)有進(jìn)行HF工藝。因此，可以除去由埋置氧化物膜的過(guò)蝕刻而引起的殘余多晶硅?？梢灶A(yù)先防止柵電極和源漏極區(qū)之間的短路、柵電極之間的泄漏電流的產(chǎn)生以及柵電極等上面的寄生電容的增加。同樣，由于用于形成柵電極的光刻步驟在平坦的表面上進(jìn)行，可以防止殘余多晶硅的產(chǎn)生，還可以高精確地進(jìn)行圖形生成。
工業(yè)應(yīng)用由于相對(duì)于形成在大塊襯底上的傳統(tǒng)MISFET，形成在SOI襯底上的MISFET被期待為是亞100nm代的ULSI器件，它具有低節(jié)電容、低襯底偏置效應(yīng)以及優(yōu)良的亞閾值效應(yīng)。
權(quán)利要求
1.一種制造半導(dǎo)體器件的方法，包括(a)在提供在絕緣膜上的半導(dǎo)體層上順序形成柵絕緣膜、第一導(dǎo)電層和第一絕緣膜；(b)有選擇地除去所述半導(dǎo)體層、所述柵絕緣膜、所述第一導(dǎo)電層和所述第一絕緣膜，以形成器件隔離溝槽；(c)在所述器件隔離溝槽內(nèi)形成第二絕緣膜，其中所述第二絕緣膜的上表面的高度與所述第一絕緣膜的上表面的高度基本相同；(d)除去一部分所述第二絕緣膜和所述第一絕緣膜，使得暴露的第一導(dǎo)電層的上表面的高度與第二絕緣膜的頂表面的高度基本相同；以及(e)對(duì)所述第一導(dǎo)電層進(jìn)行圖形生成，以形成柵電極。
2.如權(quán)利要求1所述的制造半導(dǎo)體器件的方法，其中所述(d)的除去通過(guò)使用RIE(反應(yīng)離子蝕刻)來(lái)進(jìn)行。
3.如權(quán)利要求1所述的制造半導(dǎo)體器件的方法，其中所述(d)的除去包括通過(guò)RIE除去部分所述第二絕緣膜；以及通過(guò)濕蝕刻除去所述第一絕緣膜。
4.如權(quán)利要求1-3的任一項(xiàng)所述的制造半導(dǎo)體器件的方法，還包括(f)在所述(d)的除去步驟后在所述第一導(dǎo)電層上形成第二導(dǎo)電層，其中所述(e)的圖形生成包括對(duì)所述第一導(dǎo)電層和所述第二導(dǎo)電層進(jìn)行圖形生成，以形成所述柵電極和與所述柵電極連接的柵布線。
5.一種制造半導(dǎo)體器件的方法，包括(g)在提供在絕緣膜上的半導(dǎo)體層上順序形成柵絕緣膜、第一導(dǎo)電層和第一絕緣膜；(h)有選擇地除去所述半導(dǎo)體層、所述柵絕緣膜、所述第一導(dǎo)電層和所述第一絕緣膜，以形成器件隔離溝槽；(i)在所述器件隔離溝槽內(nèi)形成第二絕緣膜，其中所述第二絕緣膜的上表面的高度與所述第一絕緣膜的上表面的高度基本相同；(j)除去所述第一絕緣膜，以暴露所述第一導(dǎo)電層的表面；(k)在所述第一導(dǎo)電層和所述第二絕緣膜上淀積第二導(dǎo)電層；(l)對(duì)所述第二導(dǎo)電層進(jìn)行平坦化；以及(m)對(duì)所述第二導(dǎo)電層和所述第一導(dǎo)電層進(jìn)行圖形生成，以形成柵電極。
6.如權(quán)利要求5所述的制造半導(dǎo)體器件的方法，其中所述(l)的平坦化是使用所述第二絕緣膜作為限位膜通過(guò)CMP(化學(xué)機(jī)械拋光)來(lái)進(jìn)行的。
7.如權(quán)利要求5或6所述的制造半導(dǎo)體器件的方法，還包括(n)在所述(l)的圖形生成步驟后在所述第二導(dǎo)電層上形成第三導(dǎo)電層，其中所述(m)的圖形生成包括對(duì)所述第二導(dǎo)電層、所述第一導(dǎo)電層和所述第三導(dǎo)電層進(jìn)行圖形生成，以形成柵電極和與所述柵電極連接的柵布線。
8.如權(quán)利要求1-7的任一項(xiàng)所述的制造半導(dǎo)體器件的方法，其中每個(gè)所述(b)和(h)的有選擇地除去使所述第一導(dǎo)電層的側(cè)平面和底平面之間的角為鈍角。
9.如權(quán)利要求1-7的任一項(xiàng)所述的制造半導(dǎo)體器件的方法，其中每個(gè)所述(b)和(h)的有選擇地除去使所述第一導(dǎo)電層的側(cè)平面和底平面之間的角以及所述半導(dǎo)體層的側(cè)平面和底平面之間的角均為鈍角。
10.如權(quán)利要求1-7的任一項(xiàng)所述的制造半導(dǎo)體器件的方法，其中每個(gè)所述(b)和(h)的有選擇地除去使所述第一導(dǎo)電層的側(cè)平面和底平面之間的角以及所述第一絕緣膜的側(cè)平面和底平面之間的角均為鈍角。
11.如權(quán)利要求1-7的任一項(xiàng)所述的制造半導(dǎo)體器件的方法，其中每個(gè)所述(b)和(h)的有選擇地除去使所述第一導(dǎo)電層的側(cè)平面和底平面之間的角為直角。
12.如權(quán)利要求1-11的任一項(xiàng)所述的制造半導(dǎo)體器件的方法，其中每個(gè)所述(b)和(h)的有選擇地除去包括在所述半導(dǎo)體層、所述柵絕緣膜、所述第一導(dǎo)電層和所述第一絕緣膜上進(jìn)行RIE。
13.如權(quán)利要求1-12的任一項(xiàng)所述的制造半導(dǎo)體器件的方法，其中每個(gè)所述(b)和(h)的有選擇地除去通過(guò)使用HBr-Cl2-O2-SF6系統(tǒng)氣體的蝕刻來(lái)進(jìn)行。
14.如權(quán)利要求13所述的制造半導(dǎo)體器件的方法，其中，在所述(b)和(h)的有選擇地除去中的所述蝕刻通過(guò)在調(diào)節(jié)O2流量的同時(shí)控制所述半導(dǎo)體層、所述柵絕緣膜、所述第一導(dǎo)電層和所述第一絕緣膜的各側(cè)的傾斜度的方式來(lái)進(jìn)行。
15.如權(quán)利要求1-14的任一項(xiàng)所述的制造半導(dǎo)體器件的方法，其中每個(gè)所述(c)和(i)的形成包括通過(guò)使用CMP方法對(duì)所述第二絕緣膜進(jìn)行平坦化。
16.如權(quán)利要求1-15的任一項(xiàng)所述的制造半導(dǎo)體器件的方法，其中所述第一絕緣膜是硅氮化物膜而所述第二絕緣膜是硅氧化物膜。
17.如權(quán)利要求1-16的任一項(xiàng)所述的制造半導(dǎo)體器件的方法，其中所述第一導(dǎo)電層或所述第二導(dǎo)電層由多晶硅形成。
18.一種半導(dǎo)體層形成在絕緣膜上的半導(dǎo)體器件，其中，所述絕緣膜與用于柵電極的導(dǎo)電層沒(méi)有接觸，以及所有形成在所述絕緣膜上的器件隔離絕緣膜與絕緣體接觸。
19.一種半導(dǎo)體層形成在絕緣膜上的半導(dǎo)體器件，其中，所述絕緣膜與用于柵電極的導(dǎo)電層沒(méi)有接觸，以及器件隔離絕緣膜與用于所述柵電極的所述導(dǎo)電層沒(méi)有接觸。
20.一種半導(dǎo)體層形成在絕緣膜上的半導(dǎo)體器件，其中，所述絕緣膜與用于柵絕緣膜的絕緣膜沒(méi)有接觸，以及所有形成在所述絕緣膜上的器件隔離絕緣膜與絕緣體接觸。
21.一種半導(dǎo)體層形成在絕緣膜上的半導(dǎo)體器件，其中，所述絕緣膜與用于柵絕緣膜的絕緣膜沒(méi)有接觸，以及器件隔離絕緣膜與用于所述柵電極的所述導(dǎo)電層沒(méi)有接觸。
22.一種半導(dǎo)體層形成在絕緣膜上的半導(dǎo)體器件，其中，所述半導(dǎo)體層與用于柵絕緣膜的絕緣膜沒(méi)有接觸，以及所有形成在所述絕緣膜上的器件隔離絕緣膜與絕緣體接觸。
23.一種半導(dǎo)體層形成在絕緣膜上的半導(dǎo)體器件，其中，所述半導(dǎo)體層與用于柵絕緣膜的絕緣膜沒(méi)有接觸，以及器件隔離絕緣膜與用于所述柵電極的所述導(dǎo)電層沒(méi)有接觸。
24.如權(quán)利要求18-23的任一項(xiàng)所述的半導(dǎo)體器件，其中，所述半導(dǎo)體層的底平面和接觸所述器件隔離絕緣膜的所述半導(dǎo)體層的側(cè)面之間的角為鈍角。
25.如權(quán)利要求18-24的任一項(xiàng)所述的半導(dǎo)體器件，其中，所述器件隔離絕緣膜的上表面的高度和所述柵電極的上表面的高度相互之間基本相同。
26.如權(quán)利要求18-25的任一項(xiàng)所述的半導(dǎo)體器件，其中所述柵電極包括第一導(dǎo)電材料層；以及形成在所述第一導(dǎo)電材料層的上部的第二導(dǎo)電材料層。
27.如權(quán)利要求18-26的任一項(xiàng)所述的半導(dǎo)體器件，其中，所述柵電極的上表面的高度和所述器件隔離絕緣膜的上表面的高度相互之間基本相同。
28.如權(quán)利要求18-26的任一項(xiàng)所述的半導(dǎo)體器件，其中所述半導(dǎo)體器件是SOI(硅絕緣體)器件，以及所述絕緣膜是埋置絕緣膜，以及所述半導(dǎo)體層是硅膜。
全文摘要
本發(fā)明的一種制造半導(dǎo)體器件的方法包括(a)在提供在絕緣膜12上的半導(dǎo)體層13上順序形成柵絕緣膜14、第一導(dǎo)電層15和第一絕緣膜16；(b)有選擇地除去所述半導(dǎo)體層、所述柵絕緣膜、所述第一導(dǎo)電層和所述第一絕緣膜，以形成器件隔離溝槽；(c)在所述器件隔離溝槽內(nèi)形成第二絕緣膜17，在該溝槽內(nèi)，所述第二絕緣膜的上表面高度與所述第一絕緣膜的上表面高度基本相同；(d)除去部分所述第二絕緣膜和所述第一絕緣膜，使暴露的第一導(dǎo)電層的上表面高度與第二絕緣膜的頂表面高度基本相同；以及(e)對(duì)所述第一導(dǎo)電層進(jìn)行圖形生成，以形成柵電極。
文檔編號(hào)H01L21/302GK1507662SQ02809660
公開日2004年6月23日 申請(qǐng)日期2002年9月5日 優(yōu)先權(quán)日2001年9月10日
發(fā)明者齊藤幸重, 黃俐昭, 李鍾昱, 武村久 申請(qǐng)人:日本電氣株式會(huì)社