專利名稱：用于半導(dǎo)體芯片進行集成電路布局的記號設(shè)計的方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種集成電路中套準(zhǔn)記號(Overlay mark)布局的方法，特別適用于有多層間同時對準(zhǔn)要求的半導(dǎo)體集成電路(如DRAM)的布局(Layout)設(shè)計。
背景技術(shù)：
近年來，由于半導(dǎo)體集成電路制造設(shè)備的改進，以及半導(dǎo)體材料與制程的快速發(fā)展，不但迅速地更新了半導(dǎo)體制程技術(shù)，也使得半導(dǎo)體集成電路產(chǎn)品日新又新。這些新式技術(shù)的發(fā)展，除了使相關(guān)的公司生產(chǎn)成本降低，且更具競爭性外，所衍生出的電子化產(chǎn)品，更由于具備較佳的操作功能，亦能夠有效地改善人類的生活品質(zhì)。
而在眾多集成電路的制程技術(shù)中，集成電路的布局是相當(dāng)關(guān)鍵的技術(shù)，而微影制程更是實踐電路布局的技術(shù)手段之一，因所涉及到的線路圖案的移轉(zhuǎn)技術(shù)亦相當(dāng)困難。而在傳統(tǒng)的電路布局技術(shù)中，在電路布局圖上的套準(zhǔn)記號設(shè)計(Overlay MarkDesign)技術(shù)亦是重要而不可或缺的技術(shù)。
如圖1中所示，過去傳統(tǒng)的做法是將每個電路布局圖會在第一層(1stLayer)印下一個外部套準(zhǔn)標(biāo)記(位置一)，然后在印制第二層時在同一位置(位置一)印下一個內(nèi)部套準(zhǔn)標(biāo)記與之對準(zhǔn)，同時在另一位置(位置二)印下一個外部套準(zhǔn)標(biāo)記。之后，在印制第三層時在位置二印下一個內(nèi)部套準(zhǔn)標(biāo)記以對準(zhǔn)第二層(在位置二)所印下的外部套準(zhǔn)標(biāo)記確認(rèn)第三層同時對準(zhǔn)第二層以對準(zhǔn)。
然而，某些特殊產(chǎn)品要求某一層對準(zhǔn)之前二層(X/Y方向?qū)?zhǔn)第一層，Y/X方向?qū)?zhǔn)第二層)，按傳統(tǒng)的做法，需要在第一層(1stLayer)印下二個外部套準(zhǔn)標(biāo)記(位置一，三)，然后后在印制第二層時在位置一印下一個內(nèi)部套準(zhǔn)標(biāo)記與之對準(zhǔn)，同時在另一位置(位置二)印下一個外部套準(zhǔn)標(biāo)記。最后第三層須在一，三位置同時印下二個內(nèi)部套準(zhǔn)標(biāo)記分別與第一，二層對準(zhǔn)，如圖2所示。
不過，而前述的方式，第三層的套準(zhǔn)準(zhǔn)需要測量兩次。且無法有效計算第三層與前兩層套準(zhǔn)的各式偏差參數(shù)，例如半導(dǎo)體芯片的旋轉(zhuǎn)程度(Wafer Rotation)，非直角性(Non-Orthogonality)，不對稱放大率(Asymmetric Magnification)，瞄準(zhǔn)旋轉(zhuǎn)(Shot Rotation)，瞄準(zhǔn)不對稱放大(Shot Asymmetric Magnification)參數(shù)等。故會影響集成電路的設(shè)計，造成生產(chǎn)(Yield)良率下降，嚴(yán)重地影響產(chǎn)品，亦會增加半導(dǎo)體晶圓廠(Fab)的制造成本。
上述問題對于半導(dǎo)體晶圓制造廠的制造流程亦形成了相當(dāng)大的困擾，亟待有效方法處理，積極快速地改善集成電路布局制程。

發(fā)明內(nèi)容
鑒于上述所提出的制造缺點，本發(fā)明是有關(guān)于一種半導(dǎo)體芯片的電路布局設(shè)計方法，特別是一種于半導(dǎo)體芯片進行集成電路布局(Layout)的記號設(shè)計(MarkDesign)的方法的方法。
本發(fā)明的一個目的，在于提高電路布局的精準(zhǔn)度，使得半導(dǎo)體芯片加工制程更具彈性及競爭性。
根據(jù)以上所述的目的，本發(fā)明配合工業(yè)化的經(jīng)濟效果，有較快的生產(chǎn)速度，故可省下制程時間以達(dá)到節(jié)省成本的目的。
因此，綜合以上的發(fā)明目的，本發(fā)明的一種于半導(dǎo)體芯片進行集成電路布局(Layout)的記號設(shè)計(Mark Design)的方法，至少包含首先在第一層形成第一雙外部套準(zhǔn)記號條(Outer Bar)。
而后在第二層形成第二雙外部套準(zhǔn)記號且第二雙外部套準(zhǔn)記號與第一雙外部套準(zhǔn)記號互形成直角，互相大略圍成幾何平面。
最后在第三層形成內(nèi)部套準(zhǔn)記號條于幾何平面內(nèi)，藉以達(dá)到于半導(dǎo)體集成電路中進行多層對準(zhǔn)的目的。
為讓本發(fā)明的上述說明與其他目的，特征和優(yōu)點更能明顯易懂，下文特列出較佳實施例并配合附圖，作詳細(xì)說明。


圖1顯示了已知技術(shù)中的基本設(shè)計方式圖；圖2顯示了已知技術(shù)中對特殊產(chǎn)品的流程圖；圖3為本發(fā)明實施例的步驟操作流程示意圖；圖4為本發(fā)明的實施例；及圖5為本發(fā)明的測試結(jié)果。
具體實施例方式
以下是本發(fā)明的詳盡描述，且本發(fā)明的描述會配合一示范方法做參考。所使用的較佳方法會于隨后討論，而本發(fā)明的一些應(yīng)用和優(yōu)點亦會在隨后進行描述。
此外，雖然本發(fā)明以一個實施例來教導(dǎo)，但這些描述不會限制本發(fā)明的范圍或應(yīng)用(列如前層可以印制內(nèi)部套準(zhǔn)記號條而由后層印制外部套準(zhǔn)記號條；三層所印的套準(zhǔn)記號形狀可以包括各式各樣的形狀)。而且，雖然這些例子使用了，應(yīng)該明了的是主要的部分可能以相關(guān)的部分取代。因此，本發(fā)明的裝置不會限制方法的說明。這些裝置包括證明本發(fā)明和呈現(xiàn)的較佳實施例的實用性和應(yīng)用性。且即使本發(fā)系藉由舉例的方式以及舉出一個較佳實施例來描述，但是本發(fā)明并不限定于所舉出的實施例。此外，凡其它未脫離本發(fā)明所揭示的精神下所完成的等效改變或修飾，均包含在本發(fā)明的申請專利范圍內(nèi)。應(yīng)以最廣之定義來解釋本發(fā)明的范圍，藉以包含所有這些修飾與類似結(jié)構(gòu)。
本發(fā)明是一種于半導(dǎo)體芯片上進行集成電路布局(Layout)的記號設(shè)計(MarkDesign)的方法，包含了如圖3標(biāo)記所示的三個步驟分別是標(biāo)記31的形成第一雙第一外部套準(zhǔn)標(biāo)記，標(biāo)記32的形成第二雙第二外部套準(zhǔn)標(biāo)記與標(biāo)記33的形成內(nèi)部套準(zhǔn)標(biāo)記。
如圖3所示，首先形成第一雙外部套準(zhǔn)標(biāo)記(Outer Bar)，由圖中可看出第一雙外部套準(zhǔn)標(biāo)記在第一層上。再形成第二雙外部套準(zhǔn)記號條于第一平面之一外側(cè)，且第二雙外部套準(zhǔn)記號條與第一雙外部套準(zhǔn)記號條相互形成直角，互相大略圍成幾何平面，而幾何平面約成四邊形狀。
而如圖3所示，將由第三層形成的內(nèi)部套準(zhǔn)記號條于前述的幾何平面內(nèi)，藉以達(dá)到于半導(dǎo)體中多層對準(zhǔn)(multiple layer overlay measurement)的方法。與傳統(tǒng)技術(shù)相比，本發(fā)明所需進行的量測次數(shù)僅需一次，且實施起來相當(dāng)簡單容易。而實施發(fā)明的技術(shù)手段僅是在光罩上設(shè)計所需的內(nèi)外部套準(zhǔn)標(biāo)記。
如圖4所示為本發(fā)明實施例，圖5所示為此實例的測試結(jié)果。而各式數(shù)據(jù)皆顯示本發(fā)明具有相當(dāng)大的產(chǎn)業(yè)上有效結(jié)果，如層與層間對準(zhǔn)誤差中的非對稱性放大(Asymmetric Magnification)、非對稱性旋轉(zhuǎn)(Asymmetric Rotation)等所顯示的參數(shù)數(shù)據(jù)部分，都較傳統(tǒng)技術(shù)(必須中合兩次測量的結(jié)果)有較良好的效果。
在各種微影技術(shù)中，光學(xué)微影技術(shù)(Lithography)為目前集成電路制程中可將電路布局具體實現(xiàn)的主流技術(shù)。且其應(yīng)用光源經(jīng)過光罩的投射技術(shù)，以及光阻技術(shù)的搭配，除了產(chǎn)生所需的半導(dǎo)體之外，亦可以使半導(dǎo)體產(chǎn)能(throughput)大幅提升。且隨著IC產(chǎn)業(yè)的快速發(fā)展，制程所使用的線寬也愈來愈小。在縮小線寬的過程中，其中很重要的一環(huán)在于曝光與顯影。由Rayleigh公式可知，R為理論上可得到的最小線寬，也就是解析度，或者可以用工業(yè)界所熟悉的CD(Critical Dimension)來表示。k1為與光阻相關(guān)的常數(shù)，λ為曝光波長，NA則為曝光機臺之?dāng)?shù)值孔徑(Numerical Aperature)。為達(dá)到縮小線寬的目的可由縮小k1、λ或增大NA三方面著手。縮小k1可由光阻方面的進步或者由曝光技術(shù)的改良如OAI、PSM等先進的技術(shù)使k1值降低。而縮小曝光波長λ則為顯而易見的改善方法，但是困難點在于曝光光源方面的考量以及光阻方面的配合程度。至于數(shù)值孔徑NA則與曝光機臺所使用的透鏡大小有關(guān)。透鏡越大則可收集到的光線越多，曝光所得的圖形越不易失真，解析度也越高。但是透鏡的制作除了受到研磨技術(shù)的影響之外，還因波長的縮短而有材料方面的其他考量。在曝光波長方面，目前已由365nm以汞燈作為光源的I-line世代轉(zhuǎn)變?yōu)橐訣xcimer Laser(KrF)為光源所產(chǎn)生248nm的DUV世代。由I-line轉(zhuǎn)變?yōu)镈UV時在光阻方面最大的改變?yōu)橛蒔AC(Photo Acid Compound)變成PAG(Photo AcidGenerator)。主要的原因是DUV光源的光強度遠(yuǎn)較I-line光源的強度低。以正光阻為例，I-line光源因強度高，因此可將正光阻之長鏈打斷，而使曝光區(qū)可被顯影液所溶解。至于DUV光阻因曝光的能量低，所以必須使用化學(xué)放大型的光阻，也就是光阻經(jīng)由光線照射后會產(chǎn)生少量的光酸(H+)。這些光酸經(jīng)由曝光后的烘烤(PEB，Post Exposure Bake)使光酸連鎖反應(yīng)而達(dá)到與I-line的相同曝光效果。因此可知對于DUV光阻而言，PEB與PED(Post Exposure Delay，曝光后至烘烤前的時間延遲)的控制對曝光結(jié)果都有相當(dāng)大的影響。
理論上，為使微影制程所得的圖案解析度更佳，可使用短波長的光源或數(shù)值孔徑較大的光學(xué)系統(tǒng)。但前者可能面臨曝光機器的價格數(shù)倍增加或量產(chǎn)型機器尚未上市的問題，而后者則會導(dǎo)致聚焦深度(Depth of focus，DOF)太小，造成制程的穩(wěn)定度不易控制。基于上述幾個理由，為使解析度較佳，有必要由k1值的降低來加以解決。對于k1值的降低，一般可由光阻制程、曝光機臺及光罩技術(shù)等三個方向來進行。
由于光阻合成的技術(shù)非常多，且其中所涉及的知識又涵蓋物理、化學(xué)、材料、化工及機械等領(lǐng)域。但通常光阻的組成成份基本上可分為四種，分別為聚合物(polymer)、光敏感劑(photoactive compound，PAC)、添加劑(additive)及溶劑(solvent)等。一般正光阻其聚合物皆以Novolak樹脂為主，此樹脂的分子量分布、鍵結(jié)構(gòu)造、單體型態(tài)及分子結(jié)構(gòu)等，皆會影響到微影制程。
以上所述僅為本發(fā)明的較佳實施例而已，并非用以限定本發(fā)明的申請專利范圍；凡其它未脫離本發(fā)明所揭示的精神下所完成的等效改變或修飾，均應(yīng)包含在下述的權(quán)利要求范圍內(nèi)。
權(quán)利要求
1.一種于半導(dǎo)體芯片進行集成電路布局的記號設(shè)計的方法，至少包含在第一平面形成一雙第一外部套準(zhǔn)記號條；在第二平面形成一雙第二外部套準(zhǔn)記號條，該第二雙第二外部套準(zhǔn)記號條與第一外部套準(zhǔn)記號條相互形成直角，互相圍成一幾何平面；及而后在第三平面形成一內(nèi)部套準(zhǔn)記號條于該幾何平面內(nèi)藉以達(dá)到于該半導(dǎo)體中進行多層對準(zhǔn)的目的。
2.如權(quán)利要求1所述的方法，其特征在于，上述幾何平面約成四邊形狀。
3.如權(quán)利要求1所述的方法，其特征在于，上述集成電路布局的記號設(shè)計至少包含使用傳統(tǒng)光學(xué)微影制程。
4.如權(quán)利要求1所述的方法，其特征在于，上述集成電路布局的記號設(shè)計至少包含以光罩形成所需的圖案。
5.如權(quán)利要求1所述的方法，其特征在于，上述集成電路布局的記號設(shè)計至少包含光阻顯影制程。
6.如權(quán)利要求1所述的方法，其特征在于，上述集成電路布局的記號設(shè)計至少包含以化學(xué)蝕刻的方式得到所需的電路圖形
7.一種于半導(dǎo)體芯片進行集成電路布局的記號設(shè)計的方法，至少包含在第一平面上形成一雙第一外部套準(zhǔn)記號條，在第二平面上形成一雙第二外部套準(zhǔn)記號條，該第二雙外部套準(zhǔn)記號條與該第一雙外部套準(zhǔn)記號條相互形成直角；及形成一第三外部套準(zhǔn)記號條于該幾何平面內(nèi)藉以達(dá)到于該半導(dǎo)體中進行多層間同時對準(zhǔn)的目的。
8.如權(quán)利要求7所述的方法，其特征在于，上述幾何平面約成四邊形狀。
9.如權(quán)利要求7所述的方法，其特征在于，上述集成電路布局的記號設(shè)計至少包含使用傳統(tǒng)光學(xué)微影制程。
10.如權(quán)利要求7所述的方法，其特征在于，上述集成電路布局的記號設(shè)計至少包含以光罩形成所需的圖案。
11.如權(quán)利要求7所述的方法，其特征在于，上述集成電路布局的記號設(shè)計至少包含光阻顯影制程。
12.如權(quán)利要求7所述的方法，其特征在于，上述集成電路布局的記號設(shè)計至少包含以化學(xué)蝕刻的方式得到所需的電路圖形。
全文摘要
本發(fā)明是關(guān)于一種用于半導(dǎo)體芯片進行集成電路布局(Layout)的套準(zhǔn)記號設(shè)計(Overlay Mark Design)的方法，包括了下列步驟首先在第一層形成一個方向(X或Y)的第一雙外部套準(zhǔn)記號條(Outer Bar)，而后在第二層形成另一個方向(Y或X)的第二雙外部套準(zhǔn)記號條(Outer Bar)。最后在第三層形成一套內(nèi)部套準(zhǔn)記號條(Inner Bar)，藉以達(dá)到于半導(dǎo)體中進行多層間套準(zhǔn)的目的。
文檔編號H01L21/70GK1512561SQ02160508
公開日2004年7月14日 申請日期2002年12月27日 優(yōu)先權(quán)日2002年12月27日
發(fā)明者顧以理 申請人:中芯國際集成電路制造(上海)有限公司, 中芯國際集成電路制造(上海)有限公