專利名稱：面向工藝移植的晶體管級(jí)集成電路優(yōu)化方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種面向工藝移植的晶體管級(jí)的集成電路優(yōu)化技術(shù)，更具體地說，本發(fā)明涉及將在一種集成電路工藝上設(shè)計(jì)好的晶體管級(jí)集成電路自動(dòng)優(yōu)化為適合另一種集成電路工藝的晶體管級(jí)的集成電路的技術(shù)領(lǐng)域。
背景技術(shù)：
在對(duì)集成電路進(jìn)行工藝更新時(shí)，需要在保證電路性能指標(biāo)的前提下，將過去設(shè)計(jì)好的集成電路優(yōu)化為新工藝條件下的集成電路，使面積最小。它包括晶體管級(jí)電路的移植和物理版圖級(jí)的電路移植兩步。直接面向工藝移植的物理版圖優(yōu)化技術(shù)根本就不可能實(shí)現(xiàn)，它必須經(jīng)過晶體管級(jí)電路提取、晶體管級(jí)電路優(yōu)化和物理版圖的重新生成這三步，因此面向工藝移植的晶體管級(jí)集成電路技術(shù)特別重要。晶體管級(jí)電路移植時(shí)的面積最小化反映為電路的物理尺寸參數(shù)最小化，這種晶體管級(jí)電路重新設(shè)計(jì)自動(dòng)化技術(shù)對(duì)數(shù)字電路而言已經(jīng)比較成熟，對(duì)模擬或射頻電路和混合信號(hào)電路的重新設(shè)計(jì)尚處于探索階段，現(xiàn)在模擬或射頻集成電路和混合信號(hào)集成電路的重新設(shè)計(jì)主要是依靠設(shè)計(jì)人員的手工完成，新電路的性能嚴(yán)重依賴于設(shè)計(jì)人員的經(jīng)驗(yàn)，設(shè)計(jì)周期長(zhǎng)，且容易出錯(cuò)。
現(xiàn)在也有一些晶體管級(jí)的電路自動(dòng)優(yōu)化工具可以部分實(shí)現(xiàn)面向工藝移植的重新設(shè)計(jì)功能，但這類工具主要采用等比例縮放集成電路的方法或改進(jìn)的等比例縮放集成電路方法對(duì)集成電路的晶體管物理尺寸進(jìn)行優(yōu)化，其理論基礎(chǔ)是MOS晶體管的主要電學(xué)參數(shù)，如溝道電流、跨導(dǎo)與柵寬W和柵長(zhǎng)L的比值有關(guān)，等比例縮小柵寬和柵長(zhǎng)不會(huì)影響這些電學(xué)參數(shù)，前提條件是主要模型參數(shù)保持不變；在這類方法中運(yùn)用電路仿真器對(duì)可能尺寸的電路進(jìn)行模擬仿真評(píng)估，根據(jù)優(yōu)化趨勢(shì)調(diào)整電路元件的物理尺寸參數(shù)，試圖逼近最優(yōu)解。
在柵寬和柵長(zhǎng)值都比較大且主要模型參數(shù)保持不變的情況下，等比例調(diào)整MOS晶體管的柵寬和柵長(zhǎng)對(duì)跨導(dǎo)和溝道電流的影響很小，可以忽略，但在柵寬和柵長(zhǎng)值都比較小的時(shí)候，等比例調(diào)整MOS晶體管的柵寬和柵長(zhǎng)不僅對(duì)跨導(dǎo)和溝道電流有較大的影響，而且對(duì)寄生參數(shù)有很大的影響，直接反映為對(duì)電路工作點(diǎn)的影響、對(duì)電路工作頻率范圍的影響；因此在面向小尺寸的工藝移植時(shí)，利用等比例縮放對(duì)晶體管級(jí)集成電路進(jìn)行物理尺寸優(yōu)化是不可行的。
對(duì)集成電路進(jìn)行晶體管級(jí)的電路仿真需要比較長(zhǎng)的時(shí)間，而且仿真時(shí)間隨電路的規(guī)模增大而增大；現(xiàn)有晶體管級(jí)集成電路物理尺寸優(yōu)化工具需要在不同嘗試條件下對(duì)整個(gè)電路進(jìn)行仿真，利用仿真工具對(duì)每一嘗試進(jìn)行性能評(píng)估，判斷優(yōu)劣，這樣做會(huì)使優(yōu)化時(shí)間加長(zhǎng)，而且還有可能不收斂，對(duì)規(guī)模較大的電路根本就不可能進(jìn)行優(yōu)化。
對(duì)電路整體同時(shí)進(jìn)行優(yōu)化，其目的在于得到全局最優(yōu)結(jié)果，但由于電路的不同部分的重要性不一樣，雖然可以以權(quán)重的方式來區(qū)別電路各部分的重要性。但這種整體優(yōu)化電路的方法有可能會(huì)導(dǎo)致局部最優(yōu)而不是全局最優(yōu)。
雖然電路尺寸最優(yōu)，而且電路仿真結(jié)果也確認(rèn)電路性能滿足要求，但這樣的電路不一定可以在物理版圖一級(jí)實(shí)現(xiàn)，因?yàn)樵趦?yōu)化電路時(shí)沒有考慮允許的布圖寄生效應(yīng)。

發(fā)明內(nèi)容
本發(fā)明目的在于實(shí)現(xiàn)的面向工藝移植的晶體管級(jí)集成電路物理尺寸自動(dòng)優(yōu)化軟件工具，可以在保證原有電路性能的前提下，自動(dòng)地將在一種工藝上設(shè)計(jì)好的晶體管級(jí)模擬和射頻集成電路快速地優(yōu)化為適合另一種工藝的晶體管級(jí)模擬和射頻集成電路，面積和性能都得到優(yōu)化。
本發(fā)明的另一個(gè)目的是在電路優(yōu)化的同時(shí)給出合理的物理布圖最大寄生限制條件避免電路優(yōu)化和布圖過程之間的迭代，自動(dòng)生成布圖時(shí)必須遵循的限制條件。
本發(fā)明是這樣實(shí)現(xiàn)的面向工藝移植的晶體管級(jí)集成電路優(yōu)化方法，包括以下步驟(1)電路劃分；(2)電路單元優(yōu)化；(3)電路整體優(yōu)化；(4)電路驗(yàn)證。
所述的面向工藝移植的晶體管級(jí)集成電路優(yōu)化方法，其中的電路劃分包括下述步驟(1)將電路劃分為數(shù)字電路和模擬或射頻電路；(2)將數(shù)字電路劃分為基本門電路；(3)將模擬或射頻電路劃分為信號(hào)電路和偏置電路；(4)將信號(hào)電路進(jìn)行信號(hào)流分析得出每一關(guān)鍵信號(hào)的路徑；(5)將匹配信號(hào)路徑例化為同一子電路；(6)將整個(gè)電路進(jìn)行層次化重組；(7)將每一子電路劃分為若干基本電路單元。
所述的面向工藝移植的晶體管級(jí)集成電路優(yōu)化方法，其中的電路單元優(yōu)化包括下述步驟(1)基于晶體管級(jí)的門電路庫(kù)或解析式對(duì)基本門電路進(jìn)行優(yōu)化；(2)基于解析式的基本單元電路的優(yōu)化；
(3)基于新工藝晶體管級(jí)電路單元庫(kù)的復(fù)雜電路單元優(yōu)化。
所述的面向工藝移植的晶體管級(jí)集成電路優(yōu)化方法，其中的電路整體優(yōu)化包括下述步驟(1)電路直流特性的優(yōu)化；(2)電路交流特性的優(yōu)化。
所述的面向工藝移植的晶體管級(jí)集成電路優(yōu)化方法，其中的電路驗(yàn)證包括下述步驟(1)數(shù)字電路的快速仿真；(2)模擬或射頻電路的快速仿真。
步驟①電路劃分包括物理版圖綜合的限制條件自動(dòng)生成；基于規(guī)則的信號(hào)流分析。
步驟③電路整體優(yōu)化包括物理版圖寄生限制條件優(yōu)化和匹配信號(hào)路徑之間失配分析；其中物理版圖綜合的限制條件自動(dòng)生成包括關(guān)鍵信號(hào)路徑上橫向分支和縱向分支的劃分。
步驟①電路劃分將關(guān)鍵信號(hào)路徑之間共享元件和節(jié)點(diǎn)劃分出來，單獨(dú)進(jìn)行優(yōu)化。
在一種工藝上設(shè)計(jì)好的晶體管級(jí)模擬或射頻集成電路本身就體現(xiàn)了用戶對(duì)電路性能的要求，而且這種要求已經(jīng)細(xì)化到具體的電路結(jié)構(gòu)和電路基本單元上。本發(fā)明的基礎(chǔ)是在工藝轉(zhuǎn)移中確保電路的拓?fù)浣Y(jié)構(gòu)不變，確保電路基本單元的性能優(yōu)于以前的電路基本單元的性能，從而確保電路的整體性能優(yōu)于以前電路的性能，且電路面積最小。其關(guān)鍵是劃分?jǐn)?shù)字電路和模擬或射頻電路，對(duì)數(shù)字電路和模擬或射頻電路采用不同的優(yōu)化方法進(jìn)行優(yōu)化；將數(shù)字電路劃分為基本的門電路，將數(shù)字電路的優(yōu)化問題轉(zhuǎn)化為基本門電路的優(yōu)化問題；劃分信號(hào)電路和偏置電路，對(duì)信號(hào)電路和偏置電路分開進(jìn)行優(yōu)化；將信號(hào)電路按關(guān)鍵信號(hào)劃分為關(guān)鍵信號(hào)路徑，對(duì)于匹配的關(guān)鍵路徑例化同一子電路，以便采用層次化的優(yōu)化方式確保原有電路的關(guān)鍵信號(hào)路徑匹配并縮短優(yōu)化時(shí)間；將每一子電路劃分為若干基本電路單元，將大電路的優(yōu)化問題轉(zhuǎn)化為有限種類的基本單元電路優(yōu)化問題，從而簡(jiǎn)化了原本復(fù)雜的優(yōu)化問題；基于新工藝的門電路庫(kù)單元或基本門的解析表達(dá)式優(yōu)化原有的基本門電路；基于解析式的基本電路單元的優(yōu)化，無需在優(yōu)化時(shí)采用晶體管級(jí)電路仿真工具進(jìn)行電路性能評(píng)估；通過每一個(gè)基本電路單元的物理尺寸的最優(yōu)化實(shí)現(xiàn)整個(gè)電路的物理尺寸最優(yōu)化；提供基本單元電路庫(kù)的接口，用戶可以自定義基本單元電路及其用于優(yōu)化的解析式，支持對(duì)較為復(fù)雜的基本單元的優(yōu)化；在各電路單元均得到優(yōu)化之后對(duì)電路進(jìn)行整體優(yōu)化，優(yōu)化電路的直流特性和交流特性；運(yùn)用帶寬估算技術(shù)確保優(yōu)化之后的晶體管級(jí)電路可以通過物理版圖實(shí)現(xiàn)；根據(jù)對(duì)電路的劃分結(jié)果加快電路仿真速度，縮短電路整體優(yōu)化時(shí)間；對(duì)匹配信號(hào)路徑進(jìn)行失配分析，優(yōu)化關(guān)鍵信號(hào)路徑；根據(jù)電路劃分結(jié)果自動(dòng)生成物理版圖綜合時(shí)所必須遵循的限制條件，寄生限制條件的優(yōu)化確保優(yōu)化之后的電路可以通過物理版圖實(shí)現(xiàn)。
根據(jù)本發(fā)明實(shí)現(xiàn)的面向工藝移植的晶體管級(jí)集成電路物理尺寸優(yōu)化工具，優(yōu)化速度快，支持對(duì)很大規(guī)模的電路進(jìn)行優(yōu)化，優(yōu)化電路面積的同時(shí)也優(yōu)化了電路性能，自動(dòng)生成的布圖限制條件可以用于后續(xù)手工或自動(dòng)布圖，優(yōu)化的寄生限制條件可以避免電路優(yōu)化和布圖過程之間的迭代。
在集成電路設(shè)計(jì)中，設(shè)計(jì)復(fù)用是一個(gè)很重要的問題，因?yàn)樵O(shè)計(jì)成果的再利用可以提高設(shè)計(jì)效率，降低設(shè)計(jì)成本。設(shè)計(jì)復(fù)用分為高層設(shè)計(jì)復(fù)用、門級(jí)設(shè)計(jì)復(fù)用、晶體管級(jí)的設(shè)計(jì)復(fù)用和物理版圖級(jí)的設(shè)計(jì)復(fù)用，其中高層設(shè)計(jì)復(fù)用和門級(jí)設(shè)計(jì)復(fù)用僅針對(duì)數(shù)字電路，模擬/射頻電路和混合信號(hào)電路在這兩級(jí)的設(shè)計(jì)尚處于探索階段，根本談不上設(shè)計(jì)復(fù)用。物理版圖級(jí)的復(fù)用在集成電路工藝沒有改變的情況下不存在任何技術(shù)問題，在工藝條件發(fā)生變化的情況下，需要對(duì)物理版圖進(jìn)行重新設(shè)計(jì)，直接重新設(shè)計(jì)物理版圖很不現(xiàn)實(shí)，過去許多嘗試均證明了這一點(diǎn)，因此物理版圖的重新設(shè)計(jì)必須分三步走，即晶體管級(jí)的電路提取、面向工藝移植的晶體管級(jí)的集成電路物理尺寸優(yōu)化和物理版圖的再生成。物理版圖的再生成可以通過版圖設(shè)計(jì)人員手工完成、借助于自動(dòng)布局布線工具對(duì)優(yōu)化好的晶體管級(jí)的集成電路進(jìn)行布圖而得到、或者是通過前兩者的有機(jī)結(jié)合而獲得，有關(guān)根據(jù)優(yōu)化好的晶體管級(jí)的集成電路自動(dòng)重新生成物理版圖的方法可以參考其他有關(guān)文獻(xiàn)或?qū)＠?br> 晶體管級(jí)的集成電路設(shè)計(jì)復(fù)用包括兩個(gè)方面，同一集成電路工藝內(nèi)的設(shè)計(jì)復(fù)用和不同集成電路工藝之間的設(shè)計(jì)復(fù)用。同一集成電路工藝內(nèi)的晶體管級(jí)設(shè)計(jì)復(fù)用比較簡(jiǎn)單，晶體管級(jí)的電路可以直接再利用，只要以前的電路設(shè)計(jì)得很好，無需做任何優(yōu)化。不同集成電路工藝之間的設(shè)計(jì)復(fù)用更多地反映為從老工藝移植到新工藝的設(shè)計(jì)復(fù)用，這種工藝移植的好處是，較小的電荷轉(zhuǎn)移需要和較小的信號(hào)距離，較小的元件具有較快的開關(guān)轉(zhuǎn)換，因而電路速度快；特征線寬的降低使得每個(gè)硅片上可以制作更多的芯片，單位成本降低了；在一條生產(chǎn)線上可以制作更多的產(chǎn)品，提高生產(chǎn)線的利用率，從而降低與生產(chǎn)線利用率有關(guān)的生產(chǎn)成本。新的集成電路工藝與老的集成電路工藝相比，除模型參數(shù)發(fā)生改變之外，最直接的變化是特征線寬降低，為了有效地利用新工藝的優(yōu)勢(shì)，必須充分地利用特征線寬，盡可能地縮小每一個(gè)元件的面積，從而達(dá)到縮小整個(gè)電路的面積，這是一個(gè)面積優(yōu)化的過程。面積優(yōu)化直接反映為電路元件物理尺寸的優(yōu)化，但前提條件是電路性能要優(yōu)于原有的電路，至少與以前相當(dāng)。
集成電路設(shè)計(jì)正在向芯片系統(tǒng)方向發(fā)展，60％以上的電路系統(tǒng)含有模擬/射頻電路子系統(tǒng)或者混合信號(hào)子系統(tǒng)，晶體管級(jí)和版圖級(jí)的設(shè)計(jì)復(fù)用對(duì)芯片系統(tǒng)的設(shè)計(jì)至關(guān)重要，集成電路工藝也在不斷地向前發(fā)展，而過去的模擬或射頻集成電路和數(shù)字模擬混合信號(hào)集成電路絕大多數(shù)是在老工藝上設(shè)計(jì)的，因此完全有必要實(shí)現(xiàn)面向工藝移植的晶體管級(jí)的集成電路物理尺寸優(yōu)化工具。
分析已有的工具和參考文獻(xiàn)，基于等比例縮放和電路仿真進(jìn)行性能評(píng)估的優(yōu)化方法并不能切實(shí)可行地解決面向工藝移植的晶體管級(jí)集成電路物理尺寸優(yōu)化問題。本發(fā)明以另外一種途徑解決面向工藝移植的晶體管級(jí)集成電路物理尺寸優(yōu)化問題，即電路元件的的幾何參數(shù)優(yōu)化問題，其目標(biāo)是速度快，支持大規(guī)模電路的優(yōu)化，優(yōu)化出的電路面積小、電路性能高，在電路優(yōu)化的同時(shí)給出合理的物理布圖最大寄生限制條件避免電路優(yōu)化和布圖過程之間的迭代，自動(dòng)生成布圖時(shí)必須遵循的限制條件。
設(shè)計(jì)好的晶體管級(jí)集成電路直流特性和交流特性指標(biāo)，反映在其電路拓?fù)浣Y(jié)構(gòu)以及基本電路單元的元件參數(shù)上。如果各基本電路單元的性能優(yōu)于以前的性能，則優(yōu)化后的整體電路性能必然優(yōu)于以前的電路。因此，可以將大電路的重新設(shè)計(jì)(優(yōu)化)問題轉(zhuǎn)化為小電路的優(yōu)化問題，大電路可以分解為若干基本單元電路，這樣大電路的優(yōu)化最終轉(zhuǎn)化為基本單元電路的優(yōu)化；基本單元電路的電學(xué)特性可以用比較簡(jiǎn)單的解析式所表示，這在一般的集成電路參考書上均可以找到，采用解析表達(dá)式求解基本單元電路的最優(yōu)解。


圖1是本發(fā)明的流程圖。
圖2是本發(fā)明涉及的電路層次化重組結(jié)構(gòu)示意圖。
具體實(shí)施例方式下面結(jié)合附圖和下述非限定性實(shí)施例對(duì)本發(fā)明做進(jìn)一步說明。
如圖1所示，一種面向工藝移植的晶體管級(jí)的集成電路優(yōu)化技術(shù)，首先將電路劃分為數(shù)字電路和模擬或射頻電路一個(gè)完整的電路系統(tǒng)通常包括數(shù)字電路子系統(tǒng)和模擬或射頻電路子系統(tǒng)，因?yàn)閿?shù)字電路的特性和模擬或射頻電路的工作特性不一樣，有必要對(duì)這兩部分采取不同的優(yōu)化方法，而且相對(duì)數(shù)字電路的優(yōu)化而言，模擬或射頻電路的優(yōu)化比較復(fù)雜，為了更好地優(yōu)化整個(gè)電路，這就必須將他們劃分開來。晶體管級(jí)的數(shù)字電路和模擬或射頻電路劃分方法未見有關(guān)文獻(xiàn)報(bào)導(dǎo)，我們采用基于規(guī)則驅(qū)動(dòng)的信號(hào)流分析的劃分方法。
若一個(gè)電路元件連接模擬或射頻電路的電源或地，則該元件屬于模擬或射頻電路；若一個(gè)電路元件連接模擬或射頻信號(hào)節(jié)點(diǎn)，則該元件屬于模擬或射頻電路；
若一個(gè)場(chǎng)效應(yīng)晶體管的柵極連接模擬或射頻信號(hào)節(jié)點(diǎn)，則該元件的漏極和源極所連接的節(jié)點(diǎn)為模擬或射頻信號(hào)節(jié)點(diǎn)；若一個(gè)場(chǎng)效應(yīng)晶體管的漏極連接模擬或射頻信號(hào)節(jié)點(diǎn)，則該元件的源極所連接的節(jié)點(diǎn)為模擬/射頻信號(hào)節(jié)點(diǎn)；若一個(gè)場(chǎng)效應(yīng)晶體管的源極連接模擬或射頻信號(hào)節(jié)點(diǎn)，則該元件的漏極所連接的節(jié)點(diǎn)為模擬或射頻信號(hào)節(jié)點(diǎn)；若一個(gè)雙極晶體管的基極連接模擬或射頻信號(hào)節(jié)點(diǎn)，則該元件的集電極和發(fā)射極所連接的節(jié)點(diǎn)為模擬或射頻信號(hào)節(jié)點(diǎn)；若一個(gè)雙極晶體管的集電極極連接模擬或射頻信號(hào)節(jié)點(diǎn)，則該元件的發(fā)射極所連接的節(jié)點(diǎn)為模擬或射頻信號(hào)節(jié)點(diǎn)；若一個(gè)雙極晶體管的發(fā)射極連接模擬或射頻信號(hào)節(jié)點(diǎn)，則該元件的集電極所連接的節(jié)點(diǎn)為模擬或射頻信號(hào)節(jié)點(diǎn)；若一個(gè)電阻、電容、電感屬于模擬/射頻電路，則該元件所連接的節(jié)點(diǎn)為模擬或射頻信號(hào)節(jié)點(diǎn)。
用戶必須給定模擬/射頻電路的電源和地以及輸入和輸出管腳，劃分程序按以上規(guī)則確定屬于模擬或射頻電路的元件并傳播模擬或射頻信號(hào)，直至不能發(fā)現(xiàn)新的模擬或射頻信號(hào)節(jié)點(diǎn)，最后將屬于模擬或射頻電路的元件構(gòu)成模擬或射頻子電路，而其余元件則構(gòu)成數(shù)字子電路，這樣一來原來的頂層電路就劃分為數(shù)字子電路部分和模擬或射頻子電路部分。
將數(shù)字電路劃分為基本門電路在數(shù)字電路中基本門電路包括反相器電路、與非門電路、或非門電路、同或門電路、異或門電路、各種觸發(fā)器電路等，基本門電路可以在數(shù)字集成電路參考書中找到。數(shù)字電路劃分為基本門比較簡(jiǎn)單，采用同構(gòu)匹配算法在數(shù)字電路中進(jìn)行搜索，即可將數(shù)字電路劃分為基本門電路。由于從電路到門的提取技術(shù)已經(jīng)比較成熟，在此不作詳細(xì)介紹。
將模擬或射頻電路劃分為信號(hào)電路和偏置電路在模擬或射頻電路中，電路元件提供兩大功能，一是控制和設(shè)定直流工作點(diǎn)，我們稱這部分電路為偏置電路，另一部分是處理關(guān)鍵的模擬或射頻信號(hào)，我們稱這部分電路為信號(hào)電路。由于偏置電路僅僅是控制和設(shè)定電路的直流工作點(diǎn)，在工作點(diǎn)滿足條件的情況下對(duì)電路處理信號(hào)的速度、放大、濾波等特性影響甚微，對(duì)偏置電路的優(yōu)化滿足其直流特性要求即可，對(duì)信號(hào)電路的優(yōu)化則不然，其直流特性和交流特性均必須得到滿足。因此，有必要將信號(hào)電路和偏置電路劃分開來，對(duì)信號(hào)電路和偏置電路采用不同的優(yōu)化方法。信號(hào)電路和偏置電路的劃分未見有關(guān)文獻(xiàn)報(bào)道，現(xiàn)在我們給出基于規(guī)則驅(qū)動(dòng)的信號(hào)流分析的劃分方法。
關(guān)鍵模擬或射頻信號(hào)在場(chǎng)效應(yīng)晶體管中的傳播規(guī)則是從柵極到源極；從柵極到漏極；從漏極到源極；從源極到漏極；信號(hào)傳播終止與電源或地，或輸出端。
關(guān)鍵模擬或射頻信號(hào)在雙極晶體管中的傳播規(guī)則是從基極到集電極；從基極到發(fā)射極；從集電極到發(fā)射極；從發(fā)射極到集電極；信號(hào)傳播終止與電源或地，或輸出端。
關(guān)鍵模擬或射頻信號(hào)在二極管中的傳播規(guī)則是從正極(P)到負(fù)極(N)；信號(hào)傳播終止與電源或地，或輸出端。
關(guān)鍵模擬或射頻信號(hào)在電阻、電容和電感中的傳播規(guī)則是從任意一端到另一端；信號(hào)傳播終止與電源或地，或輸出端。
若一個(gè)元件的任意一端連接關(guān)鍵模擬或射頻信號(hào)所經(jīng)過的節(jié)點(diǎn)，則該元件屬于信號(hào)電路。關(guān)鍵信號(hào)傳播時(shí)所經(jīng)過的節(jié)點(diǎn)，我們稱之為關(guān)鍵信號(hào)節(jié)點(diǎn)，電源和地除外。
用戶必須給定關(guān)鍵模擬或射頻輸入信號(hào)和輸出信號(hào)名。信號(hào)電路和模擬電路劃分程序根據(jù)給定的關(guān)鍵模擬或射頻輸入信號(hào)和輸出信號(hào)名從輸入端出發(fā)傳播關(guān)鍵信號(hào)，直至不再產(chǎn)生新的關(guān)鍵信號(hào)節(jié)點(diǎn)，關(guān)鍵信號(hào)節(jié)點(diǎn)所連接的元件屬于信號(hào)電路，其余元件則屬于偏置電路，這樣就完成了將模擬或射頻電路劃分為信號(hào)電路和偏置電路。
將信號(hào)電路進(jìn)行按信號(hào)流分析得出每一關(guān)鍵信號(hào)的路徑信號(hào)電路可能由多個(gè)關(guān)鍵信號(hào)的流動(dòng)傳播得到，每一關(guān)鍵信號(hào)所經(jīng)過的元件只對(duì)該信號(hào)有很大的影響，對(duì)其余關(guān)鍵信號(hào)的處理影響甚微，為了簡(jiǎn)化電路優(yōu)化時(shí)的復(fù)雜度，有必要將信號(hào)電路劃分為若干關(guān)鍵信號(hào)路徑，關(guān)鍵信號(hào)路徑為關(guān)鍵信號(hào)所經(jīng)過的節(jié)點(diǎn)及其所連接的元件的集合。本發(fā)明劃分關(guān)鍵信號(hào)路徑與借助電路仿真工具尋找電路關(guān)鍵路徑的方法有本質(zhì)的區(qū)別，本發(fā)明的方法不是基于仿真計(jì)算而是基于關(guān)鍵信號(hào)的流動(dòng)分析，是一種更為廣義的圖論方法。關(guān)鍵信號(hào)路徑的信號(hào)流分析方法同樣是規(guī)則驅(qū)動(dòng)的信號(hào)流分析，其規(guī)則亦是繼承劃分信號(hào)電路和偏置電路進(jìn)行信號(hào)流分析所采用的規(guī)則，但存在以下不同之處。1、對(duì)關(guān)鍵信號(hào)在場(chǎng)效應(yīng)晶體管中的傳播限制若場(chǎng)效應(yīng)晶體管的柵極連接其他關(guān)鍵信號(hào)節(jié)點(diǎn)，則關(guān)鍵信號(hào)不再?gòu)穆O流向源極，也不再?gòu)脑礃O流向漏極。2、對(duì)關(guān)鍵信號(hào)在雙極晶體管中的傳播限制若雙極晶體管的基極連接其他關(guān)鍵信號(hào)節(jié)點(diǎn)，則關(guān)鍵信號(hào)不再?gòu)募姌O流向發(fā)射極，也不再?gòu)陌l(fā)射極流向集電極。3、關(guān)鍵信號(hào)路徑之間可能會(huì)共享元件和節(jié)點(diǎn)，因?yàn)楣蚕聿糠謱?duì)兩個(gè)或多個(gè)關(guān)鍵信號(hào)均有較大的影響，需要對(duì)共享的元件單獨(dú)進(jìn)行優(yōu)化，我們將他們單獨(dú)劃分出來，稱之為拉鏈單元，因?yàn)樗蚶溡粯訉⑾嚓P(guān)信號(hào)路徑連接在一起。各關(guān)鍵信號(hào)路徑余下的部分，分別構(gòu)成子電路，單獨(dú)進(jìn)行優(yōu)化，從而簡(jiǎn)化信號(hào)電路的優(yōu)化。
將匹配信號(hào)路徑例化為同一子電路至此，信號(hào)電路已經(jīng)劃分為拉鏈單元子電路和多個(gè)關(guān)鍵信號(hào)路徑子電路。在這多個(gè)關(guān)鍵信號(hào)路徑子電路中，他們之間可能存在匹配，即兩個(gè)基本點(diǎn)或多個(gè)關(guān)鍵信號(hào)路徑子電路的內(nèi)部連接和元件參數(shù)是完全一樣的，這體現(xiàn)了原電路設(shè)計(jì)人員的設(shè)計(jì)思想和要求，即多路功能完全一樣，這就需要本發(fā)明在電路優(yōu)化時(shí)將匹配的關(guān)鍵信號(hào)路徑在優(yōu)化之后任保持匹配。將匹配的關(guān)鍵信號(hào)路徑例化為同一子電路，在優(yōu)化時(shí)只需優(yōu)化其中一條關(guān)鍵信號(hào)路徑，其余匹配的關(guān)鍵信號(hào)路徑只需復(fù)制同樣的優(yōu)化結(jié)果，這樣做可以加快優(yōu)化速度，同時(shí)又可以使關(guān)鍵信號(hào)路徑完全匹配。在這一步，本發(fā)明采用電路節(jié)點(diǎn)連接匹配技術(shù)判定關(guān)鍵路徑之間的匹配。
將每一子電路劃分為若干基本單元電路 在模擬/射頻電路中，基本單元電路主要包括共柵電路、共源電路、源隨器電路、共發(fā)-共基放大器、差分對(duì)、電流鏡、電流源、基本放大級(jí)電路、運(yùn)算放大器、帶隙參考源電路、混頻電路和壓控振蕩器電路。對(duì)于簡(jiǎn)單的基本單元電路，將基本單元電路分解為若干特征，然后在子電路中搜索這些特征，若一個(gè)基本單元電路的所有特征在子電路中均得到滿足，則相關(guān)的元件可以標(biāo)識(shí)為該單元電路，并以該基本單元電路的例化替代有關(guān)元件。對(duì)所有基本單元電路均搜索一遍，從而標(biāo)識(shí)出所有可能存在的基本單元電路，以便對(duì)這些基本電路單元采用對(duì)應(yīng)的優(yōu)化方法進(jìn)行優(yōu)化。對(duì)于沒有標(biāo)識(shí)為基本單元電路的元件，可以采用其他優(yōu)化方法進(jìn)行優(yōu)化。
在偏置電路中標(biāo)識(shí)非關(guān)鍵元件的標(biāo)識(shí)偏置電路中存在一些非關(guān)鍵的電路元件，對(duì)于它們的優(yōu)化更為簡(jiǎn)單，因此為了加快偏置電路的優(yōu)化速度，有必要見這些非關(guān)鍵電路元件標(biāo)識(shí)出來。非關(guān)鍵元件的標(biāo)識(shí)基于這樣一來的規(guī)則連接為電容工作的場(chǎng)效應(yīng)晶體管為非關(guān)鍵元件；柵極連接數(shù)字信號(hào)節(jié)點(diǎn)的場(chǎng)效應(yīng)晶體管為非關(guān)鍵元件；連接成為反相器的場(chǎng)效應(yīng)晶體管若其柵極連接數(shù)字信號(hào)節(jié)點(diǎn)，則其漏極所連接的節(jié)點(diǎn)為數(shù)字信號(hào)節(jié)點(diǎn)。如此按規(guī)則傳播找到所有可能的數(shù)字信號(hào)節(jié)點(diǎn)，從而標(biāo)識(shí)全部非關(guān)鍵元件。
將整個(gè)電路進(jìn)行層次化重組經(jīng)過數(shù)字電路和模擬或射頻電路的劃分、信號(hào)電路和偏置電路的劃分、關(guān)鍵信號(hào)路徑子電路和拉鏈單元電路的劃分、數(shù)字門電路的提取、模擬電路中基本單元的標(biāo)識(shí)，整個(gè)電路已經(jīng)層次化地重組為多級(jí)子電路，見附圖2，其最底層為基本單元電路和數(shù)字門電路，另外還可能有一些未能標(biāo)識(shí)的電路元件，但這并不會(huì)影響電路的優(yōu)化。至此，電路的層次化重組為對(duì)電路不同部分采用不同的優(yōu)化技術(shù)做好了電路分塊準(zhǔn)備。
基于晶體管級(jí)的門電路庫(kù)或解析式對(duì)基本門電路進(jìn)行優(yōu)化基本門電路的優(yōu)化比較簡(jiǎn)單，主要是滿足上升時(shí)間、下降時(shí)間、驅(qū)動(dòng)能力等電路性能即可。根據(jù)這一點(diǎn)，可以從基于新工藝的門電路庫(kù)中選擇滿足電路性能要求的結(jié)構(gòu)相同的門電路，這種方法最快。在沒有基于新工藝的門電路庫(kù)或找不到性能匹配的門電路的情況下也可以借助門電路的解析表達(dá)式與最小特征線寬和新的模型參數(shù)計(jì)算出最優(yōu)的門電路物理尺寸。
基于解析式的基本單元電路的優(yōu)化對(duì)于一些簡(jiǎn)單的基本單元電路，可以給出描述其電路性能的解分析表達(dá)式，這可以在有關(guān)描述基本單元電路的參考書中找到，在此不一一列出。根據(jù)原有基本單元電路的基本參數(shù)利用解析表達(dá)式計(jì)算其電路性能，然后根據(jù)其電學(xué)性能要求與新的特征線寬和模型參數(shù)對(duì)性能方程組進(jìn)行求解，再以求得的元件參數(shù)做為優(yōu)化的初值，調(diào)整元件參數(shù)值利用解析式評(píng)介性能是否有改善，直至得出最優(yōu)的電路元件參數(shù)。求解過程可能是一個(gè)直接求解過程，也可能是一個(gè)數(shù)值求解過程，這與基本單元電路的結(jié)構(gòu)有關(guān)。
基于新工藝晶體管級(jí)電路單元庫(kù)的復(fù)雜電路單元優(yōu)化復(fù)雜電路單元的自動(dòng)優(yōu)化一般比較困難，對(duì)于一些電路設(shè)計(jì)經(jīng)驗(yàn)非常豐富的工程師來說，有時(shí)手工調(diào)整可以很快地使得有些復(fù)雜的優(yōu)化問題簡(jiǎn)單化。提供晶體管級(jí)的新工藝電路單元庫(kù)接口可以充分發(fā)揮計(jì)算機(jī)的自動(dòng)計(jì)算優(yōu)勢(shì)和設(shè)計(jì)人員的經(jīng)驗(yàn)優(yōu)勢(shì)，將兩者的優(yōu)勢(shì)完美的結(jié)合在一起，更好地優(yōu)化電路。這種庫(kù)可以由設(shè)計(jì)工程師自己提供或來自第三方，復(fù)雜電路單元必須由設(shè)計(jì)工程師指定。
基于電路仿真的基本單元電路優(yōu)化采用解析表達(dá)式法并不能解決全部基本單元電路的優(yōu)化問題，因?yàn)榻o出電路的解析表達(dá)式有時(shí)也很困難，這與基本單元電路的復(fù)雜程度有關(guān)，這時(shí)可以采用基于電路仿真的基本單元電路優(yōu)化技術(shù)。采用基于電路仿真的基本單元電路優(yōu)化技術(shù)的主要步驟有(1)對(duì)原有基本單元電路進(jìn)行電路仿真，得到基本單元電路的性能指標(biāo)和各個(gè)元件的電學(xué)性能指標(biāo)；(2)按等比例縮小的對(duì)元件的物理幾何參數(shù)進(jìn)行調(diào)整；(3)對(duì)新的基本單元電路進(jìn)行電路仿真，得到電路的性能和各個(gè)元件的電學(xué)性能；(4)對(duì)比基本單元電路性能和對(duì)每個(gè)元件比較它和原電路中對(duì)應(yīng)元件的電學(xué)性能對(duì)元件參數(shù)進(jìn)行相應(yīng)的調(diào)整；(5)重復(fù)(3)和(4)直至基本單元電路的性能。
基于電路仿真的電路優(yōu)化技術(shù)速度比較慢，用于對(duì)規(guī)模很小的基本單元電路進(jìn)行優(yōu)化時(shí)，速度雖不及解析式優(yōu)化法速度快，但由于元件的數(shù)量比較少，直接調(diào)整影向電路性能的元件參數(shù)，因此可以僅需很少的仿真迭代次數(shù)就可以完成優(yōu)化。另外，它也可以作為對(duì)解析式優(yōu)化法的一種有益的補(bǔ)充。
電路直流特性的優(yōu)化和電路交流特性的優(yōu)化在電路各個(gè)部分均得到優(yōu)化之后，需要對(duì)整個(gè)電路進(jìn)行微小的調(diào)整，這主要由直流特性的優(yōu)化和交流特性的優(yōu)化完成。電路的微小調(diào)整正主要是關(guān)鍵信號(hào)路徑上元件參數(shù)的微小調(diào)整，采用區(qū)間微調(diào)技術(shù)，特性的評(píng)估利用后續(xù)的快速驗(yàn)證技術(shù)和帶寬估算技術(shù)。
數(shù)字電路的快速驗(yàn)證晶體管級(jí)的數(shù)字電路快速仿真技術(shù)現(xiàn)在主要是利用查詢表替代單個(gè)晶體管的復(fù)雜模型計(jì)算、層次化仿真替代單層仿真，以加快仿真速度；我們的數(shù)字電路快速驗(yàn)證步驟是(1)單獨(dú)仿真每一類門電路，仿真結(jié)果保存為門電路的查詢表；(2)以門電路為基本單位仿真整個(gè)數(shù)字電路。與其他數(shù)字電路的快速仿真方法相比，其優(yōu)勢(shì)在于以門電路為基本單位縮小了電路規(guī)模和以查詢表描述門電路的電學(xué)行為使的仿真速度更快。
模擬或射頻電路的快速仿真晶體管級(jí)的模擬/射頻快速仿真技術(shù)基本上也是利用查詢表替代單個(gè)晶體管的復(fù)雜模型計(jì)算；我們的模擬/射頻電路快速驗(yàn)證步驟是(1)單獨(dú)仿真基本單元電路，仿真結(jié)果保存為基本單元電路的查詢表；(2)對(duì)偏置電路以宏模型進(jìn)行置換；(3)以基本單元電路為基本單位(而非晶體管)仿真整個(gè)模擬/射頻電路。與其他模擬/射頻電路的快速仿真方法相比，其優(yōu)勢(shì)在于以基本單元電路為基本單位縮小了電路規(guī)模、以宏模型替代偏置電路特別加快了非關(guān)鍵電路的仿真速度和以查詢表描述基本單元電路的電學(xué)行為使得仿真速度更快。
物理版圖綜合的限制條件自動(dòng)生成僅僅完成電路網(wǎng)表的設(shè)計(jì)并不表示一個(gè)完整的晶體管級(jí)電路設(shè)計(jì)，它還必須包含對(duì)后續(xù)物理版圖設(shè)計(jì)的限制條件。以往這些限制條件均由物理版圖設(shè)計(jì)人員手工分析電路得到，其實(shí)這是一個(gè)錯(cuò)誤，因?yàn)榫w管級(jí)電路設(shè)計(jì)人員對(duì)自己設(shè)計(jì)的電路的認(rèn)識(shí)要遠(yuǎn)勝于版圖設(shè)計(jì)人員對(duì)該電路的認(rèn)識(shí)，因此理應(yīng)由電路設(shè)計(jì)人員給出布圖限制條件。這種布圖限制條件除后續(xù)的寄生限制條件外，還包括功能塊級(jí)的限制條件；器件級(jí)限制條件；連接限制條件。其中，功能塊級(jí)限制條件包括管腳位置和間距，幾何限制條件，遠(yuǎn)離邊界或隔離，功能塊對(duì)稱、匹配或鄰接類型，以及功能塊的特性，如拉鏈單元、IP庫(kù)或繼承來的的單元；器件級(jí)限制條件包括MOSFET的柵的走向和器件的種類，如是否在關(guān)鍵信號(hào)路徑上，在橫向分支上還是在縱向分支上，匹配類型是自對(duì)稱、鏡像對(duì)稱、還是簡(jiǎn)單的復(fù)制，匹配復(fù)雜度是虛擬匹配、基本匹配、共質(zhì)心匹配、還是互相交叉匹配，器件上部是否允許布線等； 連接限制條件包括禁止布線，節(jié)點(diǎn)最大寄生電容和電阻，最大電流，連線匹配，線間互擾的避免等。事實(shí)上在電路劃分的同時(shí)已經(jīng)隱式地標(biāo)識(shí)了大部分限制條件，如功能塊的匹配，信號(hào)路徑的標(biāo)識(shí)，器件匹配的標(biāo)識(shí)(基本單元電路的標(biāo)識(shí))等。需要補(bǔ)充說明的是信號(hào)路徑上橫向分支和縱向分支的劃分，其規(guī)則如下1)信號(hào)路徑從左到右，輸入在左，輸出在右，正電源在上，負(fù)電源和地在下；2)從輸入到輸出所盡力的節(jié)點(diǎn)為橫向分支；3)橫向分支上的節(jié)點(diǎn)到電源或地的路徑為縱向分支。
布圖限制條件的自動(dòng)生成有利于版圖設(shè)計(jì)人員更快更好地手工或自動(dòng)設(shè)計(jì)物理版圖。
物理版圖寄生限制條件的優(yōu)化檢查晶體管級(jí)電路設(shè)計(jì)是否符合設(shè)計(jì)要求的傳統(tǒng)方法是電路仿真，事實(shí)證明這是不夠的，因?yàn)殡娐贩抡鎯H考慮了元件本身所國(guó)有的部分寄生效應(yīng)，并沒有考慮元件之間連接引起的寄生效應(yīng)，允許合理的連線寄生效應(yīng)有效地可以避免電路設(shè)計(jì)和布圖設(shè)計(jì)之間的迭代，因此有必要在電路優(yōu)化的同時(shí)考慮版圖寄生限制條件的優(yōu)化，寄生限制條件表示為個(gè)連接線上的最大允許電容、電阻和電感值。物理版圖寄生限制條件的優(yōu)化(1)電路工作點(diǎn)的計(jì)算；(2)基于開路時(shí)間常數(shù)法的帶寬的估算；(3)估算允許的寄生限制條件，并調(diào)整帶寬；(4)重復(fù)(1)、(2)和(3)直至允許的寄生限制條件可以實(shí)現(xiàn)。
匹配信號(hào)路徑之間的失配分析在電路劃分時(shí)已經(jīng)標(biāo)識(shí)了功能塊的匹配和器件級(jí)的匹配，利用電路仿真器計(jì)算各種失配情況下的電路性能變化。與以往的電路失配分析相比，一是可以自動(dòng)標(biāo)識(shí)失配器件，二是給定最大性能變化自動(dòng)求出最大失配允許值。
權(quán)利要求
1.面向工藝移植的晶體管級(jí)集成電路物理尺寸優(yōu)化方法，該方法包括以下步驟①電路劃分；②電路單元優(yōu)化；③電路整體優(yōu)化；④電路的驗(yàn)證。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述的步驟①電路劃分包括下述步驟(1)將電路劃分為數(shù)字電路和模擬或射頻電路，(2)將數(shù)字電路劃分為基本門電路，(3)將模擬或射頻電路劃分為信號(hào)電路和偏置電路，(4)將信號(hào)電路進(jìn)行信號(hào)流分析得出每一關(guān)鍵信號(hào)的路徑，(5)將匹配信號(hào)路徑例化為同一子電路，(6)將整個(gè)電路進(jìn)行層次化重組，(7)將每一子電路劃分為若干基本電路單元。
3.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述的步驟②電路單元優(yōu)化包括下述步驟(1)基于晶體管級(jí)的門電路庫(kù)或解析式對(duì)基本門電路進(jìn)行優(yōu)化，(2)基于解析式的基本單元電路的優(yōu)化，(3)基于新工藝晶體管級(jí)電路單元庫(kù)的復(fù)雜電路單元優(yōu)化。
4.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述的步驟③電路整體優(yōu)化包括電路直流特性的優(yōu)化，電路交流特性的優(yōu)化。
5.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述的步驟④電路的驗(yàn)證包括數(shù)字電路的快速仿真；模擬或射頻電路的快速仿真。
6.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述的步驟①電路劃分包括物理版圖綜合的限制條件自動(dòng)生成。
7.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述的步驟①電路劃分包括基于規(guī)則的信號(hào)流分析。
8.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述的步驟③電路整體優(yōu)化包括物理版圖寄生限制條件的優(yōu)化和匹配信號(hào)路徑之間的失配分析。
9.根據(jù)權(quán)利要求6所述的方法，物理版圖綜合的限制條件自動(dòng)生成包括關(guān)鍵信號(hào)路徑上橫向分支和縱向分支的劃分。
10.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述的步驟①電路劃分將關(guān)鍵信號(hào)路徑之間共享元件和節(jié)點(diǎn)劃分出來，單獨(dú)進(jìn)行優(yōu)化。
全文摘要
本發(fā)明涉及一種將在一種集成電路工藝上設(shè)計(jì)好的晶體管級(jí)集成電路自動(dòng)優(yōu)化為適合另一種集成電路工藝的晶體管級(jí)的集成電路的技術(shù)領(lǐng)域。目的在于實(shí)現(xiàn)的面向工藝移植的晶體管級(jí)集成電路物理尺寸自動(dòng)優(yōu)化軟件工具，面積和性能都得到優(yōu)化。本發(fā)明包括以下步驟(1)電路劃分；(2)電路單元優(yōu)化；(3)電路整體優(yōu)化；(4)電路驗(yàn)證。本發(fā)明將大電路的優(yōu)化問題轉(zhuǎn)化為有限種類的基本單元電路優(yōu)化問題；采用解分析式對(duì)基本單元進(jìn)行優(yōu)化；根據(jù)對(duì)電路的劃分結(jié)果加快電路仿真速度，縮短電路整體優(yōu)化時(shí)間；對(duì)匹配信號(hào)路徑進(jìn)行失配分析，優(yōu)化關(guān)鍵信號(hào)路徑。
文檔編號(hào)H01L21/70GK1510733SQ0215818
公開日2004年7月7日 申請(qǐng)日期2002年12月24日 優(yōu)先權(quán)日2002年12月24日
發(fā)明者張鵬飛, 張錫盛, 吳玉平 申請(qǐng)人:北京艾克賽利微電子技術(shù)有限公司