專利名稱：電子器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有通過驅(qū)動(dòng)器向傳輸通道傳輸數(shù)字信號(hào)輸出的傳輸電路的電子器件，并更具體涉及在GHz或更高頻帶中進(jìn)行高速傳輸?shù)募夹g(shù)。
背景技術(shù)：
近來，操作按LSI技術(shù)制成的IC芯片的時(shí)鐘頻率達(dá)到2GHz。另一方面，用于往返于IC芯片發(fā)送/接收信號(hào)的傳輸通道(總線)的頻率最大不超過大約500MHz。這樣，發(fā)送/接收信號(hào)的帶寬與IC芯片的工作頻率相比就非常之低。于是，當(dāng)前的狀態(tài)是，用于往返于IC芯片發(fā)送/接收的I/O帶寬不足。因此，對(duì)諸如邏輯芯片或存儲(chǔ)器芯片的IC芯片提供超高速緩沖存儲(chǔ)器，以保證IC內(nèi)部的高速信號(hào)處理，并同時(shí)補(bǔ)償傳輸通道帶寬的不足。
然而，IC芯片安裝超高速緩沖存儲(chǔ)器不僅需要寬的芯片區(qū)域，而且需要超高速緩沖存儲(chǔ)器附加的地址計(jì)算。這樣，其體系結(jié)構(gòu)變得復(fù)雜。如果能夠保證匹配IC芯片工作時(shí)鐘的I/O帶寬，由于不需要超高速緩沖存儲(chǔ)器，則能夠?qū)崿F(xiàn)具有簡(jiǎn)單體系結(jié)構(gòu)的系統(tǒng)。數(shù)字系統(tǒng)基本的構(gòu)成在于，IC芯片的I/O數(shù)應(yīng)當(dāng)基本上與芯片內(nèi)部處理位數(shù)目相同。這樣，為了使帶寬與工作時(shí)鐘頻率匹配，IC芯片的工作時(shí)鐘與連接到I/O的傳輸通道的時(shí)鐘(總線時(shí)鐘)必須有相同的頻率。面對(duì)進(jìn)入GHz頻帶時(shí)代的時(shí)日，急需改進(jìn)芯片之間連接的信號(hào)傳輸。不僅通過提供能夠工作于GHz頻帶的傳輸通道，而且通過提供一種結(jié)構(gòu)，其中包含諸如與傳輸通道連接的驅(qū)動(dòng)器和接收器的整個(gè)系統(tǒng)能夠傳輸高速信號(hào)，也能實(shí)現(xiàn)GHz頻帶的信號(hào)傳輸。

發(fā)明內(nèi)容
于是，本發(fā)明總的目的，是要提供一種其中消除了上述問題的改進(jìn)的有用的電子器件。
本發(fā)明另一個(gè)更具體的目的，是要提供一種能夠以GHz和更高頻帶進(jìn)行高速傳輸?shù)碾娮悠骷?br> 為了實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明的一種方式，提供了一種具有電流開關(guān)型驅(qū)動(dòng)器的電子器件，該驅(qū)動(dòng)器包含根據(jù)信號(hào)向傳輸通道提供電流的微分電路，其中向微分電路發(fā)送信號(hào)的信號(hào)線具有傳輸通道結(jié)構(gòu)。
根據(jù)本發(fā)明上述方式，信號(hào)線具有傳輸通道結(jié)構(gòu)。這樣，能夠降低寄生電感和寄生電容到可忽略的水平。因而，能夠提供可以GHz及更高頻帶進(jìn)行高速傳輸?shù)碾娮悠骷?br> 此外，應(yīng)當(dāng)注意到，電子器件例如包含一個(gè)單個(gè)的IC芯片，封裝的IC芯片，以及其中IC芯片與封裝的電子器件安裝在線路板上并由傳輸通道連接的電子器件。


從下面參照以下附圖閱讀詳細(xì)的說明，本發(fā)明其它的目的，特性和優(yōu)點(diǎn)將更為明顯。
圖1A是表示根據(jù)本發(fā)明一個(gè)實(shí)施例的電子器件的側(cè)視圖；圖1B是圖1A中所示電子器件的局部剖視圖；圖2是圖1中所示電子器件的電路圖；圖3是一電路圖，表示具有其中從圖2的驅(qū)動(dòng)器16去除了變抗器21和22的一電路結(jié)構(gòu)的模擬模型電路；圖4是表示圖3的模擬模型電路模擬結(jié)果的示意圖；圖5是圖2驅(qū)動(dòng)器16的剖視圖；圖6是表示圖2驅(qū)動(dòng)器16的模擬模型電路的電路圖；圖7是表示圖6模擬模型電路的模擬結(jié)果的示意圖；圖8是一曲線圖，表示線路厚度對(duì)線路之間距離的比值與邊緣因子K之間的關(guān)系；圖9是一電路圖，表示圖2的電子器件由八個(gè)支路組成時(shí)的模擬模型電路；
圖10是表示圖9的模擬模型電路模擬結(jié)果的示意圖；圖11是一電路圖，表示圖2中所示IC芯片12接收器17及周圍的電路；圖12是本發(fā)明的電子器件的模型平面圖；圖13是沿圖12的線A-A所取的電子器件的剖視圖；圖14是封裝的IC芯片及外圍的透視圖；圖15是表示具有模型中間導(dǎo)線的電子器件的示意圖；圖16是圖15的中間導(dǎo)線的放大的平面圖；圖17是表示用于把中間導(dǎo)線的彎曲形狀設(shè)計(jì)為弧線的模型的示意圖；圖18是表示本發(fā)明一個(gè)實(shí)施例的示意圖，其中中間導(dǎo)線由微帶狀線組成；圖19是一電路圖，表示其中驅(qū)動(dòng)器16裝設(shè)在傳輸通道中間的電路結(jié)構(gòu)；以及圖20是一電路圖，表示包含具有驅(qū)動(dòng)器和接收器兩者的IC芯片的系統(tǒng)。
具體實(shí)施例方式
圖1A和1B是表示根據(jù)本發(fā)明一實(shí)施例的電子器件的示意圖。圖1A是表示該電子器件布局的模型平面圖，圖1B是圖1A布局的剖視圖。此外，圖2是圖1A和1B中所示電子器件10的電路圖。為了解釋的方便，首先給出對(duì)圖2電路圖的說明。
根據(jù)本發(fā)明該實(shí)施例的電子器件包括線路板10。IC芯片11，12和13裝設(shè)在線路板10上。IC芯片11到13例如是具有裸芯片或用于外部連接的終端的封裝的電子組件。這些電子組件構(gòu)成電子器件，且根據(jù)本發(fā)明的電子器件不僅包括圖1A和1B所示的系統(tǒng)結(jié)構(gòu)，而且還包括諸如IC芯片11到13的每一電子組件。IC芯片11連接到傳輸通道14的一端，并在內(nèi)部包含驅(qū)動(dòng)器16。IC芯片12通過分支傳輸通道15連接到傳輸通道14，并包括由內(nèi)部的微分放大器形成的接收器17。類似地，IC芯片13通過分支傳輸通道16連接到傳輸通道14，并包括由內(nèi)部的微分放大器形成的接收器18。由終端電阻RT形成的終端電路連接到傳輸通道14的另一端。終端電阻RT連接傳輸通道14的兩端，即構(gòu)成形成傳輸通道14的導(dǎo)線對(duì)的兩導(dǎo)線的端頭。
IC芯片11的驅(qū)動(dòng)器16通過驅(qū)動(dòng)傳輸通道14傳輸信號(hào)。IC芯片12與13的接收器17和18分別接收傳輸通道14上的信號(hào)。
驅(qū)動(dòng)器16連接到傳輸通道14的兩導(dǎo)線對(duì)的端頭。驅(qū)動(dòng)器16，傳輸通道14及終端電阻RT形成一回路。驅(qū)動(dòng)器16是電流開關(guān)型，并包含總向電壓調(diào)節(jié)電阻RE1施加恒定電流的功能。驅(qū)動(dòng)器16包括兩個(gè)n-通道MOS(nMOS)晶體管19和20，變抗器21和22，及兩個(gè)電阻RE1和RE2。晶體管18和20構(gòu)成微分放大器。變抗器21和22是分別響應(yīng)輸入信號(hào)Vin及/Vin改變其容量的電容性元件。變抗器21和22向/從上述微分放大器給出/接收電荷(電荷)，從而使微分放大器開關(guān)操作快速進(jìn)行。
如上所述，驅(qū)動(dòng)器16，傳輸通道14及終端電阻RT形成回路。在包含分支傳輸通道15和16的該回路中，傳輸通道14不在任何地方連接到公共接地，且其功能是作為獨(dú)立的接地線。因而，該接地電平對(duì)其它信號(hào)電平互補(bǔ)地?cái)[動(dòng)。于是，能夠?qū)ξ⒎址糯笃鞯慕邮掌?7和18給出有效的峰值電壓。
晶體管19和20的柵極分別接收從IC芯片11內(nèi)部電路(未示出)提供的輸入信號(hào)/Vin和Vin。輸入信號(hào)/Vin和Vin是互補(bǔ)信號(hào)。晶體管19和20的漏極通過電阻RE1連接到高電位側(cè)電源電壓Vdd。電阻RE1是用于當(dāng)從電源Vdd看時(shí)確定恒定電流值的電流控制的電阻。晶體管20的源極連接到形成傳輸通道14的兩個(gè)導(dǎo)線之一。晶體管19的源極通過電阻RE2連接到傳輸通道14的另一導(dǎo)線。電阻RE2的功能是作為終端電阻。變抗器21和22由晶體管形成。變抗器21的漏極和源極連接到電阻RE1的一端，且柵極接收輸入信號(hào)Vin。變抗器22的漏極和源極連接到電阻RE1相同的一端，且柵極接收輸入信號(hào)/Vin。電阻RE2的一端連接到低電位側(cè)電源電壓Vss(例如接地)。
以下將給出這一實(shí)施例特性的說明。
第一，使用了由晶體管19和20形成的電流開關(guān)型驅(qū)動(dòng)器16。第二，使用了變抗器21和22。第三，傳輸從IC芯片11內(nèi)部電路提供的驅(qū)動(dòng)器16的輸入信號(hào)Vin與/Vin的信號(hào)線具有傳輸通道的結(jié)構(gòu)。與第三特性相關(guān)，諸如與驅(qū)動(dòng)器16相關(guān)的電源線(電源成對(duì)接地線)的信號(hào)線具有傳輸通道結(jié)構(gòu)。
上述第一特性主要是要降低當(dāng)輸入信號(hào)Vin和/Vin變化時(shí)在傳輸通道14上出現(xiàn)的壓降。第二特性主要是要降低或基本上消除晶體管19與20的pn結(jié)電容的影響。第三個(gè)特性主要是要降低或消除晶體管19和20的寄生電容。本發(fā)明包括省略了第一和第二特性的電子電路，就是說只具有第三特性的電子電路。即使在這種結(jié)構(gòu)中，也能夠以很小的波形失真?zhèn)鬏擥Hz頻帶的數(shù)字信號(hào)。電子電路最好包含第一到第三特性。當(dāng)?shù)谌匦越Y(jié)合第一與第二特性時(shí)，能夠以較低的波形失真?zhèn)鬏擥Hz頻帶的數(shù)字信號(hào)。
以下按順序?qū)⒔o出第一到第三特性的說明。
開始，如上所述，第一特性在于，采用由圖2中所示的晶體管19和20形成的電流開關(guān)型驅(qū)動(dòng)器16。使用該驅(qū)動(dòng)器的原因如下。
驅(qū)動(dòng)器16向傳輸通道14傳輸作為脈沖輸出信號(hào)的數(shù)字信號(hào)。為了進(jìn)行這種信號(hào)輸出，需要開關(guān)和電源。當(dāng)在沒有電流流過的狀態(tài)高電流開始瞬時(shí)流動(dòng)時(shí)，電流躍遷梯度di/dt變得很陡，并產(chǎn)生壓降v＝Ls(di/dt)。應(yīng)當(dāng)注意，Ls表示電路中的寄生電感。當(dāng)產(chǎn)生壓降時(shí)，電源Vdd瞬時(shí)降低量為從v到(Vdd-v)。為了避免這種情形，電路中的寄生電感Ls必需為零。然而實(shí)際上，幾乎不可能使寄生電感Ls為零。在GHz頻帶信號(hào)傳輸中信號(hào)的上升時(shí)間tr等于或小于75ps，因而寄生電感Ls是個(gè)問題。
為了解決這一問題，形成了電流開關(guān)型驅(qū)動(dòng)器16，該電路包含根據(jù)信號(hào)向傳輸通道提供電流的微分電路。驅(qū)動(dòng)器16最好由最小可能數(shù)目的晶體管形成(圖2中是兩個(gè)晶體管)。
圖3示出一模擬模型電路，具有從圖2的驅(qū)動(dòng)器16去除了變抗器21和22的電路結(jié)構(gòu)。圖3中，L1是寄生電感并設(shè)置為2nH。DC電源Vdd設(shè)置為2V。晶體管19由一開關(guān)及主要?dú)w因于pn結(jié)電容的寄生電容C3表示。輸入信號(hào)Vin和/Vin的上升時(shí)間(狀態(tài)過渡時(shí)間)ttran設(shè)置為75ps，且寄生電容C3設(shè)置為10fF。晶體管20由一開關(guān)及主要?dú)w因于pn結(jié)電容的寄生電容C1表示。晶體管20寄生電容C1設(shè)置為10fF。晶體管19和20的ON/OFF時(shí)間設(shè)置為1ns。
傳輸通道14長(zhǎng)度為150mm。對(duì)應(yīng)于該長(zhǎng)度的延遲時(shí)間TD設(shè)置為1ns。此外，傳輸通道14的特性阻抗設(shè)置為28Ω。進(jìn)而，傳輸通道14的電壓只是為0.6V。圖3中，沒有單位的數(shù)值表示電阻值。用于電流控制的電阻RE1表示為65Ω，這是當(dāng)電阻RE1原來的值50Ω，及晶體管19與20的ON-電阻為15Ω時(shí)的總值。電阻RE2和終端電阻RT數(shù)值為28Ω。
圖4示出圖3所示的模擬模型電路模擬的結(jié)果。圖4中，水平軸線表示時(shí)間，垂直軸線表示電壓。電流I從電源Vdd流出的電流。電壓V1，V2和V3分別是圖3中所示的各結(jié)點(diǎn)電壓。如圖4所示，響應(yīng)幾個(gè)GHz的輸入信號(hào)的上升，電流I和電源電壓V1輕微變化。然而，傳輸通道14的輸入端的電壓V2增加很快(快速率)。此外，傳輸通道14輸出端電壓V3在電壓V2上升之后1.0ns增加很快(快速率)。
圖2所示的變抗器21和22有控制圖4所示的電流I和電源電壓V1變化的功能。在晶體管19和20的輸入信號(hào)變化的瞬時(shí)，電流I和電源電壓V1在pn結(jié)影響下變化。以下將給出使用第二變抗器21和22的第二特性的說明。
如圖2所示，每一變抗器21和22由n-通道MOS晶體管形成。反相的信號(hào)Vin與/Vin分別提供給變抗器21和22。使晶體管18和20的pn結(jié)電容充電所必須的電荷從變抗器21和22與輸入信號(hào)Vin與/Vin同步釋放。因而，電源Vdd的負(fù)荷基本上被消除。換言之，變抗器21和22有對(duì)應(yīng)于晶體管19和20的pn結(jié)電容的pn結(jié)點(diǎn)電容。就是說，當(dāng)電荷從晶體管19和20釋放時(shí)，變抗器21和22需要充電。釋放的電荷累積在變抗器21和22的pn結(jié)電容中。
圖5是圖2中所示驅(qū)動(dòng)器16的剖視圖，并表示變抗器21和22的功能。包含驅(qū)動(dòng)器16的IC芯片11的電路在P-通道半導(dǎo)體基片24上形成。在半導(dǎo)體基片24上形成溝槽隔離25，在圖5的左側(cè)形成晶體管19和變抗器21，在圖5的右側(cè)形成晶體管20和變抗器22。晶體管19包括裝設(shè)在一絕緣層上的柵極28，該絕緣層是在n-通道擴(kuò)散區(qū)26和27及半導(dǎo)體基片24上形成的。變抗器21包括裝設(shè)在一絕緣層上的柵極31，該絕緣層是在n-通道擴(kuò)散區(qū)29和30及半導(dǎo)體基片24上形成的。晶體管19和變抗器21由p+擴(kuò)散區(qū)32電絕緣。晶體管20包括裝設(shè)在一絕緣層上的柵極35，該絕緣層是在n-通道擴(kuò)散區(qū)33和34及半導(dǎo)體基片24上形成的。變抗器22包括裝設(shè)在一絕緣層上的柵極38，該絕緣層是在n-通道擴(kuò)散區(qū)36和37及半導(dǎo)體基片24上形成的。晶體管20和變抗器22由p+擴(kuò)散區(qū)39電絕緣。
擴(kuò)散區(qū)26，29，30和32連接到電源Vdd。類似地，擴(kuò)散區(qū)34，36，37和39連接到電源Vdd。擴(kuò)散區(qū)27連接到圖2所示的電阻RE2，擴(kuò)散區(qū)33連接到圖2所示的傳輸通道14。
圖5示出輸入信號(hào)Vin從正到負(fù)變化，以及作為反相(互補(bǔ))信號(hào)的輸入信號(hào)/Vin從負(fù)到正變化的狀態(tài)。當(dāng)發(fā)生輸入信號(hào)Vin與/Vin的過渡時(shí)，在每一晶體管的柵極(通道)下或在附近變?yōu)闊o用的空穴與電子結(jié)合。例如，晶體管19的通道空穴與變抗器21的通道的電子結(jié)合。當(dāng)輸入信號(hào)Vin與/Vin反向變化時(shí)，電子與空穴對(duì)于圖5中所示關(guān)系相反相關(guān)。由于變抗器21和22能夠改變它們的電容，這樣可主動(dòng)進(jìn)行空穴與電子的泵激上升/泵激下降的操作。于是，電源Vdd與接地Vss不受輸入信號(hào)Vin與/Vin變化的影響。
從上述操作可以說，晶體管19和20的pn結(jié)電容基本上被消除。
圖6示出圖2中所示驅(qū)動(dòng)器16的模擬模型電路。圖6中所示模擬模型電路與圖3所示模擬模型電路之間的差別在于，晶體管19和20的寄生電容C3和C1分別在變抗器21和22的作用下被消除。
圖7示出圖6所示模擬模型電路的模擬結(jié)果。與圖4比較，圖7中所示的電流I與電源電壓V1波形失真很小并且非常穩(wěn)定。于是，電壓V3的有幾乎理想的波形。這樣認(rèn)識(shí)到，具有圖2中所示電路結(jié)構(gòu)的驅(qū)動(dòng)器16具有諸如作為高速驅(qū)動(dòng)器那樣的性能。
如上所述，根據(jù)第一和第二特性，電流I保持恒定，且由寄生電感和pn結(jié)電容引起的問題幾乎被消除。然而，沒有考慮寄生在連接到驅(qū)動(dòng)器的導(dǎo)線的寄生電容的存在。即使只是10fp這樣很小的寄生電容，對(duì)GHz頻帶中信號(hào)的傳輸也有很大的影響。上述第三特性就是針對(duì)這一問題的。根據(jù)第三特性，傳輸輸入信號(hào)Vin與/Vin的信號(hào)線具有傳輸通道的結(jié)構(gòu)。與驅(qū)動(dòng)器16相關(guān)的信號(hào)線，諸如電源線(成對(duì)的電源接地線)，最好具有傳輸通道結(jié)構(gòu)。
傳輸線具有線路電感L0和電容C0。然而，在電磁場(chǎng)沒有向外泄漏的情形下，L0和C0同時(shí)在導(dǎo)線上存在。這樣，阻抗不是由Z＝j(luò)ωL0+(jωC0)-1獲得，而是通過均方根獲得jωL0/jωC0=L0/C0=Z.[Ω]]]>由于jω被消除，導(dǎo)線的阻抗是實(shí)際數(shù)的電阻。就是說，電容與電感基本上不存在。對(duì)此一個(gè)清晰的例子是同軸電纜。對(duì)于導(dǎo)線，有帶狀線(包括微帶狀線)，共面線，疊層線對(duì)等。這種傳輸通道結(jié)構(gòu)能夠處理數(shù)十GHz，并可使得寄生電感與寄生電容小到可忽略不計(jì)。
以下將參照已經(jīng)簡(jiǎn)要說明過的圖1給出驅(qū)動(dòng)器16第三特性的說明。
圖1示出晶體管19和20的布局及變抗器21與22的布局。晶體管19和變抗器22在圖1的橫向相鄰。在圖1的縱向，變抗器21和晶體管19相鄰，晶體管20和變抗器22相鄰。
在橫向，裝設(shè)了具有傳輸通道結(jié)構(gòu)的信號(hào)線70與71。信號(hào)線70與71是具有共面線路結(jié)構(gòu)的導(dǎo)線，并分別傳輸輸入信號(hào)Vin與/Vin(“/”表示反相信號(hào))。信號(hào)線70與71在同一層次相鄰并分開預(yù)定的距離。信號(hào)線70延伸到接近晶體管20和變抗器21的柵極。信號(hào)線70延伸到接近晶體管20的柵極45，并連接到柵極45。此外，信號(hào)線70在變抗器21的柵極57附近通過，并連接到柵極57。類似地，信號(hào)線71延伸到接近晶體管19和變抗器22的柵極。信號(hào)線71在變抗器19的柵極54附近通過，并連接到柵極54。此外，信號(hào)線71延伸到接近變抗器22的柵極62，并連接到柵極62。
共面線路結(jié)構(gòu)也用于涉及晶體管19和20及變抗器21與22的其它導(dǎo)線。例如，Vdd的電源線(電源成對(duì)接地線)55及Vss的電源線(電源成對(duì)接地線)56具有共面線路結(jié)構(gòu)，并越過晶體管19與變抗器21。電源導(dǎo)線(電源成對(duì)接地線)43，44，55和56位于高于裝設(shè)信號(hào)線70與71的布線層的層次。此外，雖然沒有示出，但傳輸時(shí)鐘的時(shí)鐘線路最好具有傳輸通道結(jié)構(gòu)。
圖1B是表示晶體管20附近層結(jié)構(gòu)的剖視圖。為了簡(jiǎn)單表示層結(jié)構(gòu)，圖1B示出圖1A的一剖視圖，該剖視圖不是沿簡(jiǎn)單的平面而是沿一曲面所取的。
在上述半導(dǎo)體基片24中形成擴(kuò)散區(qū)40和41。絕緣層65在半導(dǎo)體基片24上形成。在絕緣層65中，形成柵極45和插塞67與68。為了方便的緣故，絕緣層65被整體表示。然而，實(shí)際上絕緣層65包括幾個(gè)絕緣層例如柵極氧化物，設(shè)在柵極氧化物上的絕緣層。在絕緣層65上形成絕緣層66。為了方便分緣故，絕緣層66也是整體表示的。然而實(shí)際上，絕緣層66包含多個(gè)絕緣層。插塞67和電阻層42通過設(shè)在絕緣層66中的通路47電連接。電阻層42構(gòu)成圖2的電阻RE1。電阻層42最好不是會(huì)引起pn結(jié)電容的擴(kuò)散電阻器，而是諸如鉬或鎢等金屬膜電阻器。
電阻層42通過通路48連接到Vdd電源線43。電源線43和44都是共面線路結(jié)構(gòu)。此外，具有共面線路結(jié)構(gòu)的電源線(電源成對(duì)接地線路)73和74(圖1A中未示出)裝設(shè)在電源線43和44旁邊。具有共面線路結(jié)構(gòu)的電源線(電源成對(duì)接地線路)75(另一電源線隱藏在電源線75背后)裝設(shè)在絕緣層66上。
擴(kuò)散區(qū)41通過插塞68連接到接觸導(dǎo)線69。接觸導(dǎo)線69連接到如圖1B中所示的傳輸通道14的一導(dǎo)線。傳輸通道14與電阻層42裝設(shè)在同一層次中。
柵極45連接到信號(hào)線70，然而該狀態(tài)在圖1B中未示出。信號(hào)線路70與71在高于柵極45的層次中，就是說在傳輸通道14，電阻層42等形成的層次中。柵極45和信號(hào)線70通過在絕緣層65中提供的一通路(圖1A和1B中未示出)電連接。
如上所述，由于IC芯片11內(nèi)部導(dǎo)線具有傳輸通道結(jié)構(gòu)，因而能夠寄生電感和寄生電容最小，以至小到可以忽略。因而最終能夠以幾十GHz傳輸信號(hào)。
以下，將對(duì)圖1A所示的部件中沒有解釋的部件給出說明。傳輸通道14的其它線路通過觸點(diǎn)46連接到Vss電源線44。同時(shí)，傳輸通道14的其它線路通過傳輸通道49及觸點(diǎn)(通路)53連接到電源線路56。晶體管19的兩個(gè)擴(kuò)散區(qū)分別通過電阻層50和52連接到電源線55(Vdd)和56(Vss)。電阻層50構(gòu)成上述用于電流控制的電阻RE1。電阻層52構(gòu)成對(duì)應(yīng)于上述終端電阻的電阻RE2。電阻層50通過通路51連接到Vdd電源線55，且電阻層52通過通路53連接到Vss電源線56。
變抗器21包含接觸兩個(gè)擴(kuò)散區(qū)的連線58。連線58接觸Vdd電源線(電源成對(duì)接地線路)59。變抗器22包含接觸兩個(gè)擴(kuò)散區(qū)的連線63。連線63接觸Vdd電源線43。
進(jìn)而，在上述結(jié)構(gòu)中，導(dǎo)線58和63，電阻層42，50和52，及傳輸同通道49沒有共面?zhèn)鬏斁€路結(jié)構(gòu)。然而，由于其長(zhǎng)度非常短，寄生電容和寄生電感的量可忽略。
參見圖1B，以下將給出布線層之間距離關(guān)系的說明。
首先對(duì)電源線43和44的高度t與它們相反表面之間的距離d之間的關(guān)系給出說明。傳輸通道的阻抗Z0可按以下公式(1)計(jì)算。Z0=L0/C0=μrμ0(d/t)/ϵrϵ0(t/d)=(d/t)μrω‾0/ϵrϵ.]]>=376.7(d/t)μr/ϵr[Ω]]]>方程式(1)應(yīng)當(dāng)注意，μr是相對(duì)磁導(dǎo)率，μ0是真空中的導(dǎo)磁率，εr是相對(duì)介電常數(shù)，ε0真空中介電常數(shù)。
通過把以下表1中所示的數(shù)值代入方程式(1)，計(jì)算出邊緣因子K(KC由于電容引起的邊緣因子，KL由于電感引起的邊緣因子)如下。
表1邊緣因子(KC，KL)

當(dāng)在疊對(duì)線路中使用邊緣因子K時(shí)，K可以代入方程式(1)如下。
C0＝Kcε0εrw/d[F/m]，Lo＝(l/KL)μ0μrd/w[H/m]Z0=L0/C0=(1/KCKL)(μr/ϵr)(μ0/ϵ0)(d/w)]]>=377(1/KCKL)(μr/ϵr)(d/w)]]>方程式(2)在圖1B剖視圖中所示的結(jié)構(gòu)中，由于電源線43和44有相同的尺寸，因而滿足KC＝KL。
根據(jù)方程式(1)，當(dāng)相鄰的相對(duì)面遠(yuǎn)大于厚度時(shí)，電磁場(chǎng)的邊緣狀擴(kuò)展不可忽略。這樣，邊緣效果隨厚度比值增加而變大。增加的程度成為相對(duì)面之間的距離d的函數(shù)。當(dāng)導(dǎo)線對(duì)之間的連接較強(qiáng)時(shí)，邊緣效果小。當(dāng)t/d＝10，K＝1.14時(shí)，其中εr＝4.5，這幾乎接近方程式(1)。
現(xiàn)考慮Z0＝50Ω其中εr＝4.5的情形。在方程式(1)中，t/d＝3.56，而邊緣效果不可忽略。
當(dāng)通過方程式(2)計(jì)算時(shí)，獲得K＝1.4且t/d＝2.5。當(dāng)Z0＝75Ω時(shí)，從方程式(1)獲得t/d＝2.37，并從方程式(2)獲得K＝2及t/d＝1.2。K＝2是用于獲得與邊緣電磁場(chǎng)能量相同的相對(duì)面電磁場(chǎng)能量的條件，并指示著與串?dāng)_相關(guān)的電磁場(chǎng)廣泛擴(kuò)展。為了避免串?dāng)_，一般耦合的強(qiáng)度，即特性阻抗被設(shè)置等于或小于50Ω。T/d是芯片上導(dǎo)線之間的深度比導(dǎo)線之間的距離，即縱橫比。于是，縱橫比(aspect ratio)最好等于或大于1.5(t/d≥1.5)，其中特性阻抗稍大于50Ω。
圖8示出t/d值與邊緣因子K之間的關(guān)系。當(dāng)滿足t/d≥1.5時(shí)，邊緣因子K的值降到2以下。
如上所述，通過設(shè)置電源線43和44各自的縱橫比增加相對(duì)面積，能夠增強(qiáng)Vdd與Vss之間的耦合并降低電磁場(chǎng)向外部的泄漏。而且，應(yīng)當(dāng)注意，上述電源線43與44之間的規(guī)則不僅可適用于其它對(duì)電源線，而且可適用于信號(hào)線70與71之間的關(guān)系。
第二，最好滿足條件d＜h，其中h表示電阻層42與電源線43之間的距離。該條件是用于盡可能防止相對(duì)面電磁場(chǎng)的邊緣穿越各層，即避免串?dāng)_。
第三，s/d最好等于或大于1.5(s/d≥1.5)，其中s表示相鄰導(dǎo)線集合之間的距離。這一條件(關(guān)系)也是為了盡可能防止邊緣影響。
在所有其它導(dǎo)線中最好滿足以上每一條件。最好不僅是驅(qū)動(dòng)器，而且接收器(這將在稍后說明)，按幾十GHz時(shí)鐘頻率操作的LSI邏輯，存儲(chǔ)器晶體管的連接線等都具有傳輸通道的結(jié)構(gòu)。此外，最好在系統(tǒng)的每一IC芯片所有導(dǎo)線中都滿足上述每一條件。
通過如上述的構(gòu)成，能夠?qū)崿F(xiàn)電流波動(dòng)很小并幾乎理想的電流開關(guān)型驅(qū)動(dòng)器電路16。
這里，要考慮電功率消耗。如圖4和7所示，直流電I接近21mA，并不斷從電源Vdd流出。當(dāng)電壓為0.6V時(shí)，消耗達(dá)13Mw之大的電功率。64-位地址數(shù)據(jù)線需要用于包括擴(kuò)展信號(hào)的200或更多位的線路，并消耗總計(jì)達(dá)2.6W的大量電功率。當(dāng)電阻RE1增加且電壓振幅為0.3V時(shí)，電功率消耗為1.3W，其中I＝10.5mA。然而，如上所述，由于信號(hào)幾乎是理想并幾乎完美通過驅(qū)動(dòng)器16，等于或小于0.3V的振幅是足夠的信號(hào)源。
以下將說明分支。
為了方便，圖2的電電子器件10包括兩個(gè)分支。換言之，IC芯片12和13分別通過分支傳輸通道15和16連接到傳輸通道14。實(shí)際上，許多情形下連接有更多的IC芯片。
圖9示出在圖2的電子器件10包括八個(gè)分支情形下的模擬模型電路。在八個(gè)IC芯片中的接收器由微分放大器構(gòu)成。假設(shè)一個(gè)分支的電容0.2pF，由于接收器的信號(hào)由構(gòu)成微分放大器的晶體管柵極接收。電容是大于足夠量的高電容，由于具有上述第一到第三特性的驅(qū)動(dòng)器16導(dǎo)線電容很小。就是說，每一具有0.2pF電容的八個(gè)分支對(duì)應(yīng)于具有0.1pF的十六個(gè)分支，或具有0.05pF的32個(gè)分支，這些電容值是能夠被指定的實(shí)際電容值。
圖10示出圖9的模擬結(jié)果。圖10的水平軸線和垂直軸線與圖4和7的軸線相同。電流I和電壓V1，V2與V3有波動(dòng)。然而實(shí)際上，波動(dòng)處于幾乎不明顯的水平。雖然沒有示出，但已確認(rèn)，對(duì)于具有0.1pF的十六個(gè)分支和具有0.05pF的32個(gè)分支，獲得了更為平坦且更好的波形。
根據(jù)上述的模擬，當(dāng)負(fù)荷控制在總共2pF時(shí)，驅(qū)動(dòng)器16能夠有效地進(jìn)行GHz頻帶信號(hào)傳輸。
以下參照?qǐng)D11，將分別給出圖2的IC芯片12和13的接收器17與18的說明。
圖11是表示IC芯片12的接收器及周邊電路的電路圖。接收器17包括兩個(gè)pMOS晶體管78和79，及三個(gè)nMOS晶體管80，81和82。晶體管78和79的源極連接到電源Vdd，晶體管78和79的漏極分別連接到晶體管80和81的漏極。晶體管78和79的柵極彼此連接并還連接到晶體管80的漏極。晶體管80與81的柵極連接到分支傳輸通道15。晶體管82的漏極連接到晶體管80與81的源極。晶體管82的源極連接到電源Vss。晶體管82的柵極連接到由pMOS晶體管84和nMOS晶體管85組成的電流設(shè)置部分83的輸出。晶體管84的源極連接到電源Vdd。晶體管84的柵極連接到電源Vss。晶體管84的柵極連接到電源Vss。晶體管84的漏極連接到晶體管85的漏極和晶體管82的柵極。晶體管85的源極連接到電源Vss。晶體管81的漏極連接到IC芯片12的內(nèi)部電路(未示出)。
通過分支傳輸通道15從傳輸通道14輸入的信號(hào)進(jìn)入晶體管80與81的柵極。根據(jù)晶體管80與81之間的電位差晶體管80與81之一被導(dǎo)通而另一個(gè)被關(guān)斷。這樣，電流流到包括晶體管78和80的電路或者包括晶體管79和81的電路。當(dāng)從電源Vdd看時(shí)，這一電流是恒定電流。晶體管82控制該電流。
如上所述，傳輸通道14根本不連接到公共接地。這樣，在傳輸通道14上，接地電平與信號(hào)互補(bǔ)擺動(dòng)。分支傳輸通道15和16也不連接到公共接地。于是，能夠在晶體管80與81柵極之間達(dá)到足夠的電位差。這種情形下，如在圖9和10的模擬中所見，波形的失真對(duì)于實(shí)際目的不構(gòu)成問題。于是，能夠?qū)崿F(xiàn)具有很高可靠性的信號(hào)傳輸和接收。
類似于驅(qū)動(dòng)器16，接收器17和內(nèi)部電路的導(dǎo)線最好具有傳輸通道結(jié)構(gòu)。
將給出分支導(dǎo)線長(zhǎng)度對(duì)整個(gè)系統(tǒng)影響的說明。應(yīng)當(dāng)注意，分支導(dǎo)線是指圖11所示的傳輸通道15與封裝導(dǎo)線(這將在稍后說明)的總長(zhǎng)度。當(dāng)IC芯片12中絕緣層的相對(duì)介電常數(shù)為3時(shí)，電磁波的傳輸速度為1.73×108[m/s]，在分支傳輸通道15長(zhǎng)度為100μm情形下傳輸延遲為0.578ps。當(dāng)傳輸通道14的脈沖上升時(shí)間設(shè)置為75ps時(shí)，在通過分支傳輸通道15往返中引起的延遲為0.578×2＝1.156ps，以這一延遲時(shí)間在75ps中能夠進(jìn)行65個(gè)往返。在延遲時(shí)間期間，信號(hào)上升并呈現(xiàn)一穩(wěn)定狀態(tài)。這樣，雖然在起始上升期間有波形失真，但起始上升之后具有穩(wěn)定波形的信號(hào)通過分支傳輸通道15傳播?？傊?，能夠基本上忽略具有長(zhǎng)度100μm分支傳輸通道15的存在。
進(jìn)而，考慮IC芯片12內(nèi)部導(dǎo)線(封裝導(dǎo)線)。每一導(dǎo)線從封裝傳輸通道15向其連接的封裝上的焊片向封裝內(nèi)部的焊片延伸。當(dāng)圍繞封裝導(dǎo)線的絕緣材料的相對(duì)介電常數(shù)為4.5時(shí)，這一封裝導(dǎo)線電磁波的傳輸速度為1.41×108[m/s]，每1mm長(zhǎng)度導(dǎo)線的延遲為7.1ps。在75ps中能夠進(jìn)行5.3個(gè)往返。一般來說，能夠以等于或好于(三次反射往返)/(上升時(shí)間)的條件作出設(shè)計(jì)。5.3次是一個(gè)很實(shí)際的數(shù)目。由于分支傳輸通道15的存在能夠基本上被忽略，故分支導(dǎo)線的長(zhǎng)度最好主要基于封裝導(dǎo)線的總長(zhǎng)度確定。一般來說，通過往返上述5.3次，當(dāng)滿足條件(6×(分支導(dǎo)線總長(zhǎng)的總的延遲時(shí)間))＜(上升時(shí)間)時(shí)，分支導(dǎo)線的影響基本上可以忽略。應(yīng)當(dāng)注意，該條件可以基于上述規(guī)定的值計(jì)算。然而實(shí)際上，在各種實(shí)際的實(shí)施例中上述條件是滿足的。當(dāng)更一般地描述該條件時(shí)，分支導(dǎo)線具有滿足以下條件的長(zhǎng)度，即信號(hào)傳輸通道14中波形上升時(shí)間大于當(dāng)進(jìn)行“n”(上述例子中n＝6)次分支導(dǎo)線往返時(shí)引起的延遲時(shí)間。
以下給出電子器件10系統(tǒng)結(jié)構(gòu)的說明。
如參照?qǐng)D2所作的說明，電子器件10通過在諸如印刷線路板線等路板86上安裝IC芯片11到13構(gòu)成。
圖12是電子器件10的模型平面圖，圖13是沿圖12線A-A所取的剖視圖。此外，圖14是封裝的IC芯片11及周邊的透視圖。在圖12中，省略了圖2所示的IC芯片13。
傳輸通道14包括疊置的線對(duì)141，142，143，對(duì)于每一位單元具有相等的長(zhǎng)度。如上所述，IC芯片11到13中傳輸通道的結(jié)構(gòu)最好為共面線路結(jié)構(gòu)。然而，在封裝或線路板上難于形成其中縱橫比高且縱長(zhǎng)比寬度長(zhǎng)這樣的剖面結(jié)構(gòu)。于是，傳輸通道14由疊置的線路對(duì)構(gòu)成。
如圖13所示，線路板86在絕緣層(相對(duì)介電常數(shù)εr)91內(nèi)包含疊置的線路對(duì)141，142，143，Vss電源線89(成對(duì)的電源接地線路)，及Vdd電源線90(成對(duì)的電源接地線路)。電源線89與90連接芯片的外部端頭。疊置的線路對(duì)141，142，143位于Vss電源線89及Vdd電源線90之上。圖12所示的IC芯片11包括焊片87。接收器161，162，163每一個(gè)與一對(duì)焊片87連接。接收器161，162，163每一個(gè)的焊片對(duì)87之一分別與疊置的線路對(duì)141，142，143上面導(dǎo)線連接。接收器161，162，163每一個(gè)的焊片對(duì)87的另一個(gè)分別與疊置的線路對(duì)141，142，143下面導(dǎo)線連接。圖14示出以這種方式進(jìn)行的連接的狀態(tài)。連接是通過倒裝焊接進(jìn)行的。就是說，上導(dǎo)線通過設(shè)在絕緣層91上的連接區(qū)93連接到IC芯片11的焊片87。下導(dǎo)線通過從絕緣層91暴露的連接區(qū)92連接到IC芯片11的焊片87。而且應(yīng)當(dāng)注意，為了簡(jiǎn)化絕緣層91是整體表示的，然而如在各種線路板的情形下那樣，絕緣層91是由多個(gè)絕緣層構(gòu)成的。
電源89和90連接到設(shè)在絕緣層次91上的連接區(qū)，并通過倒裝焊接連接到IC芯片11。
IC芯片12也是通過倒裝焊接被連接。IC芯片12的被裝設(shè)使得IC芯片12橋接在疊置的線路對(duì)141，142，143上。對(duì)每一接收器17裝設(shè)的焊片88(圖12中，只通過連續(xù)線條示出接收器17)，通過疊裝焊接連接到與傳輸通道14連接的連接區(qū)。裝設(shè)連接區(qū)的位置每一個(gè)都對(duì)IC芯片11的焊片87的各位置距離相等。疊置的線路對(duì)141，142，143分別由每一個(gè)與線路特性阻抗匹配的終端電阻RT1，RT2，RT3終結(jié)。
圖13中，d表示疊置的線路對(duì)之間的距離，t表示疊置線路對(duì)的厚度，w表示疊置線路對(duì)上導(dǎo)線的寬度，s表示疊置線路對(duì)相鄰組之間的距離，h1表示疊置線路對(duì)上導(dǎo)線與絕緣層91暴露的表面之間的距離，h2表示疊置線路對(duì)下導(dǎo)線與電源線89之間的距離。疊置線路對(duì)下導(dǎo)線的寬度最好大約為1.2到1.4倍上導(dǎo)線的寬度。這是為了避免上導(dǎo)線與下導(dǎo)線之間偏移并防止電磁場(chǎng)影響下導(dǎo)線。此外，為了避免相鄰疊置線路對(duì)集合之間的串?dāng)_，最好滿足w≤s。從他的觀點(diǎn)出發(fā)，最好滿足(d+t)≤s/2，d≤h1及d≤2h2。
如上所述，由于在線路板86中使用疊置線路對(duì)，波形滿足以下的要求。首先，疊置的線路對(duì)141，142，143以焊片87和88的長(zhǎng)度的兩倍的間隔排布。而且，焊片87和88排布在一直線，且方向與疊置的線路對(duì)141，142，143延伸的方向正交。在焊片87與88裝設(shè)到IC芯片本身的情形下，基于芯片面積小型化，焊片87及焊片88之間的間隔變得較小。這種情形下，有可能疊置的線路對(duì)141，142，143不能較好地排布。
考慮到這種情形，最好在IC芯片上裝設(shè)中間導(dǎo)線連接焊片，并在封裝上裝設(shè)焊片。圖15示出中間導(dǎo)線的一種模型。為了說明的簡(jiǎn)單，圖15中傳輸通道14表示為共面線路。焊片88在IC芯片12的封裝92的中心鄰域內(nèi)排成一線。焊片89在芯片91排成一線。焊片89之間的間隔小于焊片88之間的間隔。焊片88和89由中間導(dǎo)線90連接。IC芯片13以類似的方式構(gòu)成。
如同IC芯片12與13那樣，IC芯片11也使用中間導(dǎo)線97。焊片87在IC芯片11的封裝94一側(cè)排成一線，且在芯片95上排成一線的焊片96通過中間導(dǎo)線97連接。
即使當(dāng)使用這種中間導(dǎo)線90和97時(shí)，在高速信號(hào)系統(tǒng)中，也需要所有的線路有相同的特性阻抗和相同的長(zhǎng)度(等長(zhǎng)度導(dǎo)線)。
給出基于28Ω特性阻抗的一種考慮。這里的情形是假設(shè)疊置線路對(duì)的寬度w(參見圖13)為200μm，且相對(duì)介電常數(shù)εr為4.5。當(dāng)中心數(shù)值代入疊置線路對(duì)的特性阻抗近似表達(dá)式(上述方程式(2))時(shí)，兩個(gè)線路之間的距離d為d＝39μm(對(duì)于d參見圖13)。而且，該近似表達(dá)式如下。Z0=(377/ϵr){(w/d)ϵ+(1/π)ln(4)+((ϵr+1)/2πϵr)ln(πϵ(w/d)+0.94)/2}+]]>((ϵ-1)/2πϵr2)ln(ϵr2/16)}-1[Ω}]]>包括傳輸通道14和分支傳輸通道15與16的回路具有傳輸通道結(jié)構(gòu)，并且沒有失配的特性阻抗。在線路平行排布并具有相同長(zhǎng)度(平行等長(zhǎng)度導(dǎo)線)的情形下，焊片之間的間隔為w/2＝100μm，并能夠以當(dāng)前的技術(shù)設(shè)計(jì)。當(dāng)厚度h2為印刷線路板預(yù)浸處理標(biāo)準(zhǔn)厚度的60μm時(shí)，則獲得理想層次結(jié)構(gòu)。
另一方面，必須根據(jù)芯片上焊片間隔設(shè)計(jì)封裝導(dǎo)線。當(dāng)間隔為50μm時(shí)，封裝上的疊置線路對(duì)的寬度w為100μm。根據(jù)上述方程式(3)，d＝19.5μm。
這樣，在所有線路上能夠獲得28Ω的特性阻抗。
為了使每一中導(dǎo)線有相同的長(zhǎng)度，中間導(dǎo)線90如圖16所示排布。其它中間導(dǎo)線以類似的方式排布。
圖16是放大了中間導(dǎo)線90部分的平面圖。每一中間導(dǎo)線90由疊置的線路對(duì)構(gòu)成。此外，每一中間導(dǎo)線90有相同的線路長(zhǎng)度。就是說，中間導(dǎo)線90有扇出的結(jié)構(gòu)。為了實(shí)現(xiàn)相同的線路長(zhǎng)度，每一中間導(dǎo)線90緩慢彎曲使得每一中間導(dǎo)線90向外擴(kuò)展。通過調(diào)節(jié)擴(kuò)展的程度可任意確定線路長(zhǎng)度。由于中間導(dǎo)線90是彎曲的，沒有曲折模式那樣的曲折。這樣，能夠進(jìn)行平滑的傳輸。此外，能夠使相鄰線路之間的距離相對(duì)的寬，這于有利于防止串?dāng)_。而且，能夠獨(dú)立地設(shè)計(jì)封裝92上的焊片88和芯片91上的焊片89。
圖17是表示用于把每一中間導(dǎo)線90的彎曲形狀設(shè)計(jì)為弧形的模型的圖示。該模型用于使弦AB可變，同時(shí)弧線AB保持不變。弦AB＝l1是最外焊片之間的直線距離。討論了使弦AB作為變量并使弧線AB不變的，并找到半徑OP的關(guān)系表達(dá)式。當(dāng)線段PC＝r1·h1及線段OC＝h1時(shí)，獲得(l1·2)2＝r12·h12，并從θ1/2＝tan-1(l1·2h1)，獲得AB＝r1θ1(弧度)。當(dāng)適當(dāng)確定了h1時(shí)，從上述方程式獲得r1。在保持弧線AB＝r1θ1不變的同時(shí)，可對(duì)于相鄰的和后繼焊片之間的距離lx獲得hx及rx。 當(dāng)然，弧線AB可以是橢圓或任意更高階的曲線(圖16)。弧線AB可以有任意的形狀，只要不具有與電磁場(chǎng)相關(guān)的復(fù)雜的傳輸性質(zhì)即可。
中間導(dǎo)線了通過微帶線路構(gòu)成。圖18示出一實(shí)施例，其中中間導(dǎo)線由微帶線路構(gòu)成。疊置線路對(duì)的傳輸通道141到144連接到對(duì)應(yīng)的焊片87。焊片87裝設(shè)在全填滿接地100。由微帶線路構(gòu)成的中間導(dǎo)線101連接焊片87和芯片96上的焊片。
諸如微帶線路這樣的帶線路的特性是，電場(chǎng)相對(duì)于接地延伸且每單位長(zhǎng)度的電容C0增加。因而，阻抗Z0=L0/C0]]>對(duì)于相同的線路寬度w變小。反之，當(dāng)Z0不變時(shí)，能夠使線路寬度w變小。微帶線路特性阻抗的近似表達(dá)式如下。應(yīng)當(dāng)注意，符號(hào)的定義與參照?qǐng)D13的說明相同。Z0=(377/2.828πϵr+1)ln{1+(4d/w[((14+8/ϵr)/11)(4d/w))]]>+((14+8/ϵr)11)2(4h/w)2+π2(1+1/ϵr)2])}[Ω]]]>方程式(4)當(dāng)Z0為28Ω時(shí)，w＝170μm，其中d＝39μm?？筛鶕?jù)經(jīng)驗(yàn)，通過從寬度w減去25μm進(jìn)行導(dǎo)線厚度t＝25μm的校正。校正后的寬度w為w＝145μm。當(dāng)使用如同疊置線路對(duì)的情形下寬度w＝200μm及線路之間距離d為d＝39μm的微帶線路替代疊置線路對(duì)時(shí)，能夠使寬度w最小化而小到w＝145μm。很難說對(duì)于芯片上的焊片96的間隔為50μm及中間導(dǎo)線101的寬度w為100μm的設(shè)計(jì)，寬度145μm是足夠的。然而，通過降低焊片96附近每一中間導(dǎo)線的寬度，能夠回答該問題。對(duì)于分支線路長(zhǎng)度的想法可用于被布線的線路長(zhǎng)度。就是說，條件(6×(布線長(zhǎng)度總的延遲時(shí)間))＜(波形上升時(shí)間)應(yīng)當(dāng)被滿足。
如上所述，通過疊置線路對(duì)141到144與中間導(dǎo)線101的組合，能夠改變線路的寬度w，同時(shí)保持疊置線路對(duì)的線路對(duì)(上線路與下線路)之間的距離不變。這種導(dǎo)線最好能夠用于芯片直接安裝在線路板而不使用封裝的結(jié)構(gòu)。
在圖2所示的構(gòu)造中，驅(qū)動(dòng)器16連接在總線的端頭。然而，本發(fā)明也包括驅(qū)動(dòng)器16裝設(shè)在傳輸通道14中間(而不是端頭)的結(jié)構(gòu)。
圖19示出這種結(jié)構(gòu)。圖19中，對(duì)于與上述部件相同的部件被指定相同的標(biāo)號(hào)。驅(qū)動(dòng)器16通過分支傳輸通道15連接到傳輸通道14的中間。由驅(qū)動(dòng)器16輸出的信號(hào)通過分支傳輸通道15，并通過傳輸通道14在兩個(gè)方向傳播。由于傳輸通道14在圖19的右側(cè)和左側(cè)有相等的特性阻抗，根據(jù)能量守恒定律，信號(hào)電壓被平分。向圖19右側(cè)傳播的信號(hào)由終端電阻(圖19中未示出)吸收并消失。向圖19左側(cè)傳播的信號(hào)輸入到接收器17。構(gòu)成接收器17的晶體管81的柵極的電容等于或小于10fF。這樣，柵極被看作開端，信號(hào)能量完全被反射。因此，信號(hào)電壓呈現(xiàn)為加倍，接收器17以正確的電壓工作。完全被反射的信號(hào)能量又返回到圖19的右側(cè)。當(dāng)反射的信號(hào)能到達(dá)傳輸分支點(diǎn)時(shí)，如果驅(qū)動(dòng)器16處于工作狀態(tài)，驅(qū)動(dòng)器16發(fā)送飽和功率電流。因而，當(dāng)從外部看時(shí)，傳輸分支點(diǎn)有高阻抗。這樣，反射的信號(hào)能進(jìn)一步進(jìn)到右側(cè)不作用于驅(qū)動(dòng)器16，并在終端電阻中消失。另一方面，當(dāng)反射的信號(hào)能到達(dá)傳輸分支點(diǎn)時(shí)，如果驅(qū)動(dòng)器16已經(jīng)結(jié)束傳輸，則傳輸分支點(diǎn)與不處于工作的其它分支點(diǎn)有相同的高阻抗。這樣就沒有問題。
圖19的結(jié)構(gòu)包括一種其中圖2的IC芯片11包含驅(qū)動(dòng)器16和電流設(shè)置部件83，且IC芯片12和13裝有驅(qū)動(dòng)器16的結(jié)構(gòu)。就是說，其中一位的總線在兩個(gè)方向傳輸信號(hào)的結(jié)構(gòu)(換言之，雙向總線)。
圖20示出具有這種結(jié)構(gòu)的IC芯片11。IC芯片11除了驅(qū)動(dòng)器16之外裝有接收器117及電流設(shè)置部件118。接收器117和電流設(shè)置部件118與圖11中所示的接收器17與電流設(shè)置部件83分別具有相同的結(jié)構(gòu)。接收器117和傳輸通道14通過pMOS晶體管120與121連接。晶體管120與121的柵極由輸入信號(hào)Vin控制。
具有接收器17和驅(qū)動(dòng)器16的IC芯片12連接到傳輸通道14的中間。類似地，具有接收器18和驅(qū)動(dòng)器128的IC芯片13連接到傳輸通道14的中間。
本發(fā)明不限于具體說明的實(shí)施例，在不背離本發(fā)明的范圍之下可以作出各種變型和修改。
例如，本發(fā)明包括一種實(shí)施例，其中使用雙極晶體管而不是MOS晶體管。
本申請(qǐng)基于日本優(yōu)先權(quán)申請(qǐng)No.2001-369358，申請(qǐng)日為2001年12月3日，該文獻(xiàn)整體內(nèi)容在此結(jié)合以資參考。
權(quán)利要求
1.一種包括電流開關(guān)型驅(qū)動(dòng)器的電子器件，驅(qū)動(dòng)器包括根據(jù)信號(hào)向傳輸通道提供電流的微分電路，其中向微分電路傳輸信號(hào)的信號(hào)線具有傳輸通道結(jié)構(gòu)。
2.如權(quán)利要求1中所述的電子器件，其中信號(hào)線有共面線路結(jié)構(gòu)。
3.如權(quán)利要求1中所述的電子器件，其中信號(hào)線有共面線路結(jié)構(gòu)，并延伸到接近構(gòu)成微分電路的晶體管的控制電極。
4.如權(quán)利要求1中所述的電子器件，還包括在與信號(hào)線路間隔的位置處的另一導(dǎo)線，其中信號(hào)線具有兩條線路成對(duì)的共面線路結(jié)構(gòu)，并且其它導(dǎo)線與信號(hào)線之間的距離等于或大于1.5倍兩條成對(duì)線路之間的距離。
5.如權(quán)利要求1中所述的電子器件，還包括具有傳輸通道結(jié)構(gòu)的電源成對(duì)接地線路。
6.如權(quán)利要求1中所述的電子器件，還包括具有共面線路結(jié)構(gòu)的電源成對(duì)接地線路，其中兩條線路成對(duì)，其中信號(hào)線具有共面線路結(jié)構(gòu)，其中兩條線路成對(duì)，且成對(duì)的電源接地線路構(gòu)成信號(hào)線的上層。
7.如權(quán)利要求1中所述的電子器件，還包括響應(yīng)信號(hào)而改變電容的器件，其中該元件連接到微分電路，且該元件向微分電路給出電荷并從微分電路接收電荷。
8.如權(quán)利要求1中所述的電子器件，還包括連接到傳輸通道的一種電子組件，其中所述電子組件和傳輸通道通過具有傳輸通道結(jié)構(gòu)而不是共面線路結(jié)構(gòu)的導(dǎo)線連接。
9.如權(quán)利要求1中所述的電子器件，還包括連接到傳輸通道的一種電子組件，其中所述電子組件和傳輸通道通過具有疊置線路對(duì)結(jié)構(gòu)的導(dǎo)線連接。
10.如權(quán)利要求1中所述的電子器件，還包括連接到傳輸通道的一種電子組件，其中所述電子組件中的芯片上的端子和用于連接到傳輸通道的外部端子通過每一個(gè)具有傳輸通道結(jié)構(gòu)的導(dǎo)線連接。
11.如權(quán)利要求1中所述的電子器件，還包括連接到傳輸通道的一種電子組件，其中所述電子組件中的芯片上的端子和用于連接到傳輸通道的外部端子通過每一個(gè)具有疊置線路對(duì)結(jié)構(gòu)的導(dǎo)線連接。
12.如權(quán)利要求1中所述的電子器件，還包括連接到傳輸通道的一種電子組件，其中所述電子組件中的芯片上的端子和用于連接到傳輸通道的外部端子通過每一個(gè)具有帶狀線路結(jié)構(gòu)的導(dǎo)線連接。
13.如權(quán)利要求10中所述的電子器件，其中連接芯片上的端子和用于連接到傳輸通道的外部端子的導(dǎo)線包括多個(gè)相等長(zhǎng)度的信號(hào)線。
14.如權(quán)利要求11中所述的電子器件，其中連接芯片上的端子和用于連接到傳輸通道的外部端子的導(dǎo)線包括多個(gè)相等長(zhǎng)度的信號(hào)線。
15.如權(quán)利要求12中所述的電子器件，其中連接芯片上的端子和用于連接到傳輸通道的外部端子的導(dǎo)線包括多個(gè)相等長(zhǎng)度的信號(hào)線。
16.如權(quán)利要求10中所述的電子器件，其中連接芯片上的端子和用于連接到傳輸通道的外部端子的導(dǎo)線包括長(zhǎng)度相等并具有弧形的信號(hào)線。
17.如權(quán)利要求11中所述的電子器件，其中連接芯片上的端子和用于連接到傳輸通道的外部端子的導(dǎo)線包括長(zhǎng)度相等并具有弧形的信號(hào)線。
18.如權(quán)利要求12中所述的電子器件，其中連接芯片上的端子和用于連接到傳輸通道的外部端子的導(dǎo)線包括長(zhǎng)度相等并具有弧形的信號(hào)線。
19.如權(quán)利要求1中所述的電子器件，其中傳輸通道包括具有疊置線路對(duì)結(jié)構(gòu)并傳輸信號(hào)的信號(hào)線，具有疊置線路對(duì)結(jié)構(gòu)的電源成對(duì)接地線路。
20.如權(quán)利要求15中所述的電子器件，其中電源成對(duì)接地線路連接外部端子，并排布在信號(hào)線之下。
21.如權(quán)利要求1中所述的電子器件，還包括在傳輸通道一端的終端電路。
22.如權(quán)利要求1中所述的電子器件，還包括連接到傳輸通道的一種電子組件，其中連接傳輸通道與所述端子組件的分支傳輸通道具有滿足以下條件的長(zhǎng)度，傳輸通道上信號(hào)波型上升時(shí)間大于當(dāng)信號(hào)通過所述分支傳輸通道進(jìn)行“n”次往返時(shí)發(fā)生的延遲時(shí)間，其中“n”是一預(yù)定數(shù)。
23.如權(quán)利要求1中所述的電子器件，還包括從傳輸通道接收信號(hào)的接收器。
全文摘要
一種具有電流開關(guān)型驅(qū)動(dòng)器的電子器件。該電流開關(guān)型驅(qū)動(dòng)器包括根據(jù)信號(hào)向傳輸通道提供電流的微分電路。在該端子器件中，向微分電路傳輸信號(hào)的信號(hào)線具有傳輸通道結(jié)構(gòu)。
文檔編號(hào)H01L21/822GK1424759SQ0215489
公開日2003年6月18日 申請(qǐng)日期2002年12月3日 優(yōu)先權(quán)日2001年12月3日
發(fā)明者大塚寬治, 宇佐美保 申請(qǐng)人:大塚寬治, 宇佐美保, 三洋電機(jī)株式會(huì)社, 索尼株式會(huì)社, 松下電器產(chǎn)業(yè)株式會(huì)社