專利名稱：半導(dǎo)體集成電路器件的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路器件的制造技術(shù)，具體涉及能有效地應(yīng)用于具有柵極長(zhǎng)度，即柵電極的寬度小于0.1μm的短溝道MIS(金屬絕緣體半導(dǎo)體)的半導(dǎo)體集成電路器件的技術(shù)。
背景技術(shù)：
柵極長(zhǎng)度小于0.07μm的MIS晶體管中柵極絕緣膜的膜厚度假定小于1.2nm。然而，使柵極絕緣膜中使用的常規(guī)氧化硅膜變薄將使漏電流超過(guò)10A/cm2，這樣便增加了待機(jī)電流，產(chǎn)生問(wèn)題。
因此，進(jìn)行了試驗(yàn)，使用具有較高相對(duì)介電常數(shù)的絕緣膜(下文稱做高介電常數(shù)絕緣膜)，例如把相對(duì)介電常數(shù)約為7到11的氧化鋁膜作為柵極絕緣膜，這樣減小了有效膜厚度，同時(shí)將物理膜厚度保持在1.5nm或以上。這里，有效膜厚度表示考慮到相對(duì)介電常數(shù)的相應(yīng)的氧化硅膜厚度。
作為一個(gè)例子，IEDM(International Electron Device Meetings“80nm poly-silicon gated n-FETs with ultra-thin Al2O3gatedielectric for ULSI applications”223-226頁(yè)，2000)公開(kāi)了具有柵極長(zhǎng)度小于0.1μm由氧化鋁膜制成的具有柵極絕緣膜的MIS晶體管的性能特性。
隨著半導(dǎo)體器件集成度的增加，根據(jù)比例定律MIS晶體管制得越來(lái)越?。浑S之而言的是，柵極、源區(qū)和漏區(qū)的電阻增加，由此產(chǎn)生了MIS晶體管的微結(jié)構(gòu)化不影響高速性能的問(wèn)題。此外，在柵極長(zhǎng)度例如小于0.2μm的MIS晶體管中，借助硅化形成柵極的導(dǎo)電膜以及形成源區(qū)和漏區(qū)的半導(dǎo)體區(qū)獲取高速性能。
例如，為了在形成源區(qū)和漏區(qū)的半導(dǎo)體區(qū)的表面上形成硅化物層，使用以下方法借助例如反應(yīng)腐蝕襯底上與柵極絕緣膜相同層上的絕緣膜，此后借助自對(duì)準(zhǔn)法在形成源區(qū)和漏區(qū)的半導(dǎo)體區(qū)的表面上形成低阻硅化物層。以上的反應(yīng)腐蝕是半導(dǎo)體制造工藝中使用的干腐蝕技術(shù)的一種，利用化學(xué)反應(yīng)受激催化劑通過(guò)化學(xué)反應(yīng)進(jìn)行腐蝕。該技術(shù)將抑制腐蝕損傷從而獲得較高的腐蝕選擇率。
然而，本發(fā)明的發(fā)明人研究了使用高介電常數(shù)絕緣膜作為柵極絕緣膜的MIS器件的制造技術(shù)，清楚地確定反應(yīng)腐蝕很難除去高介電常數(shù)絕緣膜，這導(dǎo)致形成源區(qū)和漏區(qū)的半導(dǎo)體區(qū)不能硅化。
作為一種解決以上妨礙制造高速M(fèi)IS器件的問(wèn)題的方法，檢驗(yàn)了能物理地除去形成源區(qū)和漏區(qū)的半導(dǎo)體區(qū)上的高介電常數(shù)絕緣膜的濺射腐蝕。結(jié)果顯示濺射腐蝕有可能損傷襯底，由此降低了MIS晶體管的可靠性。例如，對(duì)存儲(chǔ)單元進(jìn)行濺射腐蝕產(chǎn)生了增加了結(jié)漏電流并導(dǎo)致保留數(shù)據(jù)錯(cuò)誤等問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是提供一種技術(shù)，它能在具有由高介電常數(shù)絕緣膜制成的柵極絕緣膜的多種類型的MIS晶體管的半導(dǎo)體集成電路器件中，在相同的襯底上形成具備高速性能的電路和高可靠性的電路。
從下面本說(shuō)明書的說(shuō)明部分和附圖中，本發(fā)明的以上和其它目的和新穎特點(diǎn)將變得顯而易見(jiàn)。
在本申請(qǐng)中公開(kāi)的本發(fā)明的代表性的幾個(gè)方面總結(jié)如下(1)一種半導(dǎo)體集成電路器件的制造方法，包括以下步驟制備第一導(dǎo)電類型的半導(dǎo)體襯底，在它的表面上具有第一區(qū)和第二區(qū)；在第一區(qū)和第二區(qū)中的半導(dǎo)體襯底表面上形成多個(gè)溝槽，在多個(gè)溝槽內(nèi)形成第一絕緣膜；在第一區(qū)和第二區(qū)中的半導(dǎo)體襯底表面上形成第二絕緣膜，第二絕緣膜的相對(duì)介電常數(shù)高于第一絕緣膜的相對(duì)介電常數(shù)；在第一區(qū)中的第二絕緣膜上形成第一導(dǎo)電部件，在第二區(qū)中的第二絕緣膜上形成第二導(dǎo)電部件；在第一導(dǎo)電部件兩端的區(qū)域中和第二導(dǎo)電部件兩端的區(qū)域中，將與第一導(dǎo)電類型相反的第二導(dǎo)電類型的第一雜質(zhì)引入到半導(dǎo)體襯底的表面內(nèi)；除了至少第一導(dǎo)電部件的下層和第二區(qū)，除去第二絕緣膜；淀積高熔點(diǎn)金屬膜覆蓋半導(dǎo)體襯底；以及在第一區(qū)中，在半導(dǎo)體襯底表面上的第一導(dǎo)電部件和第一絕緣膜之間的區(qū)域中選擇性地硅化物層。
(2)一種半導(dǎo)體集成電路器件的制造方法，除了以上制造方法(1)中的步驟之外，還包括以下步驟在第一區(qū)和第二區(qū)中淀積第三絕緣膜；腐蝕第三絕緣膜，以在第一區(qū)中第一導(dǎo)電部件和第一絕緣膜之間的區(qū)域中形成第一接觸孔；腐蝕第三絕緣膜，以在第二區(qū)中第二導(dǎo)電部件和第一絕緣膜之間的區(qū)域中形成第二接觸孔；以及，在第一接觸孔中形成第三導(dǎo)電部件，在第二接觸孔中形成第四導(dǎo)電部件，其中第一區(qū)中第一導(dǎo)電部件和第一絕緣膜之間的距離大于第二區(qū)中第二導(dǎo)電部件和第一絕緣膜之間的距離。


圖1為本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體集成電路器件的方框圖；圖2為在存儲(chǔ)取中形成的DRAM單元的等效電路；圖3為在存儲(chǔ)取中形成的SRAM單元的等效電路；圖4為半導(dǎo)體襯底的主要部分的剖面圖，示出了在存儲(chǔ)區(qū)中形成的n溝道MIS晶體管；圖5為半導(dǎo)體襯底的主要部分的剖面圖，示出了在邏輯區(qū)中形成的n溝道MIS晶體管；圖6為半導(dǎo)體襯底的主要部分的剖面圖，示出了在I/O區(qū)中形成的n溝道MIS晶體管；圖7為半導(dǎo)體襯底的主要部分的剖面圖，示出了形成電容元件的n溝道MIS晶體管；圖8為半導(dǎo)體襯底的主要部分的剖面圖，示出了本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體集成電路器件的制造方法；圖9為半導(dǎo)體襯底的主要部分的剖面圖，示出了本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體集成電路器件的制造方法；
圖10為半導(dǎo)體襯底的主要部分的剖面圖，示出了本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體集成電路器件的制造方法；圖11為半導(dǎo)體襯底的主要部分的剖面圖，示出了本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體集成電路器件的制造方法；圖12為半導(dǎo)體襯底的主要部分的剖面圖，示出了本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體集成電路器件的制造方法；圖13為半導(dǎo)體襯底的主要部分的剖面圖，示出了本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體集成電路器件的制造方法；圖14為半導(dǎo)體襯底的主要部分的剖面圖，示出了本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體集成電路器件的制造方法；圖15為半導(dǎo)體襯底的主要部分的剖面圖，示出了本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體集成電路器件的制造方法；圖16為半導(dǎo)體襯底的主要部分的剖面圖，示出了本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體集成電路器件的制造方法；圖17為半導(dǎo)體襯底的主要部分的剖面圖，示出了本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體集成電路器件的制造方法；圖18為半導(dǎo)體襯底的主要部分的剖面圖，示出了本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體集成電路器件的制造方法；圖19為半導(dǎo)體襯底的主要部分的剖面圖，示出了本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體集成電路器件的制造方法；圖20為半導(dǎo)體襯底的主要部分的剖面圖，示出了本發(fā)明另一個(gè)實(shí)施例的半導(dǎo)體集成電路器件的制造方法；圖21為半導(dǎo)體襯底的主要部分的剖面圖，示出了本發(fā)明另一個(gè)實(shí)施例的半導(dǎo)體集成電路器件的制造方法；以及圖22為半導(dǎo)體襯底的主要部分的剖面圖，示出了在本發(fā)明另一個(gè)實(shí)施例中在存儲(chǔ)區(qū)中形成n溝道MIS晶體管。
具體實(shí)施例方式
參考下面附圖詳細(xì)地描述了本發(fā)明的各實(shí)施例。在顯示各實(shí)施例的所有圖中，具有相同功能的相同部件采用了相同的標(biāo)記，并且省略了重復(fù)的說(shuō)明。如果下文介紹的各實(shí)施例中不要求，那么不再重復(fù)說(shuō)明相同或類似的部分。
圖1示出了本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體集成電路器件的方框圖的一個(gè)例子。首先，根據(jù)附圖概述實(shí)施例1的半導(dǎo)體集成電路器件的構(gòu)成。
半導(dǎo)體集成電路器件大致分為存儲(chǔ)區(qū)、邏輯區(qū)和I/O(輸入/輸出接口)區(qū)。
存儲(chǔ)區(qū)A1排列有2N+M個(gè)存儲(chǔ)單元MC(或簡(jiǎn)稱單元)，每個(gè)單元例如能夠存儲(chǔ)一位的二進(jìn)制信息，所有單元能夠存儲(chǔ)2N+M位信息。存儲(chǔ)單元MC以矩陣結(jié)構(gòu)二維地排列，其中通過(guò)指定行和列方向中的每個(gè)選擇線L1，L2選擇位于交叉點(diǎn)上的存儲(chǔ)單元MC來(lái)訪問(wèn)一個(gè)存儲(chǔ)單元MC。假定行方向中選擇線L1的數(shù)量為2N，列方向中選擇線L2的數(shù)量為2M，驅(qū)動(dòng)存儲(chǔ)單元的電路數(shù)量為2N+2M。存儲(chǔ)區(qū)A1稱做存儲(chǔ)單元陣列、存儲(chǔ)矩陣、存儲(chǔ)陣列或簡(jiǎn)稱陣列。此外，行方向中的選擇線L1稱做行線、X線或字線；列方向中的選擇線L2稱做列線、Y線或數(shù)據(jù)線。
邏輯區(qū)A2為根據(jù)到I/O區(qū)A3的控制信號(hào)或數(shù)據(jù)而控制存儲(chǔ)區(qū)A1的相關(guān)電路模塊，并與存儲(chǔ)區(qū)A1交換數(shù)據(jù)。一種典型的電路模塊是例如譯碼器。譯碼器構(gòu)成邏輯電路組，接收來(lái)自I/O區(qū)A3內(nèi)地址緩沖器的N對(duì)和M對(duì)地址信號(hào)，在2N行線中選擇一行線，在2M列線中選擇一列線。連接到各譯碼器輸出的驅(qū)動(dòng)器對(duì)行線和列線進(jìn)行驅(qū)動(dòng)。它還包括控制數(shù)據(jù)交換等的I/O控制電路。
I/O區(qū)A3是將由外部輸入的控制信號(hào)和寫數(shù)據(jù)轉(zhuǎn)變成內(nèi)部信號(hào)、將結(jié)果傳送到邏輯區(qū)A2、并將邏輯區(qū)A2從存儲(chǔ)區(qū)A1取出的讀數(shù)據(jù)輸出到外部的電路模塊。一種典型的電路模塊是例如地址緩沖器。地址緩沖器是接收用于指定存儲(chǔ)區(qū)A1內(nèi)單元選擇地址的(N+M)地址輸入信號(hào)，并產(chǎn)生N對(duì)和M對(duì)內(nèi)部地址信號(hào)的電路。它還包括數(shù)據(jù)I/O電路、寫控制電路或控制模塊電路等。
接下來(lái)，作為一個(gè)例子介紹設(shè)置在存儲(chǔ)區(qū)A1中的存儲(chǔ)單元。圖2示出了DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)的存儲(chǔ)單元的等效電路；圖3示出了SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)的存儲(chǔ)單元的等效電路。除此之外，還可提到這樣的存儲(chǔ)單元，其構(gòu)成具有一個(gè)襯底上的存儲(chǔ)電路和邏輯電路的邏輯合并(consolidated)存儲(chǔ)器，且還可提到非易失存儲(chǔ)器等，然而這里省略了對(duì)它們的介紹。
如圖2所示，DRAM單元由起一部分開(kāi)關(guān)作用的MIS晶體管Q和存儲(chǔ)信息電荷的電容器C組成。與二進(jìn)制信息“1”，“0”相應(yīng)地，DRAM單元存儲(chǔ)著關(guān)于電容器C是否保持電荷，即是否電容器C上的端電壓為高電平或低電平的信息。數(shù)據(jù)寫操作伴隨著施加與來(lái)自單元之外的數(shù)據(jù)相應(yīng)的一個(gè)電壓。數(shù)據(jù)讀操作包括根據(jù)電壓的高或低電平將電容器C是否保持電荷的信息取出到單元外部，并檢查該信息。
如圖3所示，SRAM單元由存儲(chǔ)數(shù)據(jù)的觸發(fā)器電路和兩個(gè)傳送MIS晶體管Qt組成。通過(guò)向字線WL施加電壓導(dǎo)通傳送MIS晶體管Qt，數(shù)據(jù)在數(shù)據(jù)線對(duì)D，/D和觸發(fā)器電路之間交換。觸發(fā)器電路由兩個(gè)反相器構(gòu)成，其中一個(gè)反相器的輸入連接到另一個(gè)反相器的輸出，一個(gè)反相器的輸出連接到另一個(gè)的輸入。反相器由負(fù)載元件Lo組成，并驅(qū)動(dòng)MIS晶體管Qd。負(fù)載元件Lo可以由MIS晶體管或電阻元件，例如多晶硅膜制成。
在數(shù)據(jù)寫入期間，高電壓(H)被施加到數(shù)據(jù)線對(duì)D，/D中的一個(gè)，低電壓(L)被施加到另一個(gè)，以將這些電壓供給到一對(duì)節(jié)點(diǎn)N1，N2。供給的這些電壓的兩種組合(D，/D分別供給H，L或L，H)與二進(jìn)制寫數(shù)據(jù)相關(guān)。通過(guò)根據(jù)節(jié)點(diǎn)N1，N2處電壓的高和低的組合，檢測(cè)出現(xiàn)在數(shù)據(jù)線對(duì)D，/D上的電壓進(jìn)行數(shù)據(jù)讀取。
下面使用圖4到7示出的半導(dǎo)體襯底主要部分的剖面圖，介紹實(shí)施例1的半導(dǎo)體集成電路器件的一個(gè)例子。圖4示出了存儲(chǔ)區(qū)中形成的n溝道MIS晶體管；圖5示出了邏輯區(qū)中形成的n溝道MIS晶體管；圖6示出了在I/O區(qū)中形成的n溝道MIS晶體管；以及圖7示出了形成電容元件的n溝道MIS晶體管。
首先，結(jié)合圖4介紹在存儲(chǔ)區(qū)中形成的n溝道MIS晶體管Q1。作為n溝道MIS晶體管Q1的一個(gè)例子，選擇MIS晶體管Q作為圖2中提到的DRAM單元的組成部分，傳送MIS晶體管Qt和驅(qū)動(dòng)MIS晶體管Qd為圖3中提到的SRAM單元的組成部分。此外，n溝道MIS晶體管Q1的閾值電壓(Vth)較高，可以認(rèn)為是例如約0.4V。使用兩種電源電壓時(shí)，例如施加到n溝道MIS晶體管Q1的工作電壓(Vcc)為低電壓，可以設(shè)置為例如約0.85伏。
n溝道MIS晶體管Q1形成在有源區(qū)中，由p型半導(dǎo)體襯底1上形成的器件隔離部分環(huán)繞。器件隔離部分由形成在半導(dǎo)體襯底1上的淺溝槽2組成，氧化硅膜3嵌入其內(nèi)。在半導(dǎo)體襯底1的表面上，一對(duì)n型半導(dǎo)體區(qū)12形成源和漏。
由高介電常數(shù)絕緣膜7形成的柵絕緣膜8形成在半導(dǎo)體襯底1上，在其上形成由多晶硅膜10形成的柵電極(導(dǎo)電部件)11。高介電常數(shù)絕緣膜7基本上形成在有源區(qū)的整個(gè)表面上，器件隔離部分覆蓋在半導(dǎo)體襯底1上。例如由氧化硅膜制成的間隔層(側(cè)壁絕緣膜)13形成在柵電極11的側(cè)壁上，硅化物層14形成在柵電極11上。
要基本上覆蓋半導(dǎo)體襯底1的整個(gè)表面，SAC(自對(duì)準(zhǔn)接觸)絕緣膜15和層間絕緣膜16依次形成在下層上。SAC絕緣膜15可以由例如氮化硅膜制成；層間絕緣膜16可以由例如氧化硅膜制成。SAC絕緣膜15起層間絕緣膜16的腐蝕終止層的作用。
然而，如果高介電常數(shù)絕緣膜7可以用做層間絕緣膜16的腐蝕終止層，那么就不需要形成SAC絕緣膜15。
接觸孔17a穿過(guò)層間絕緣膜16、絕緣膜15以及與柵極絕緣膜8處于相同層上的高介電常數(shù)絕緣膜7而到達(dá)一對(duì)n型半導(dǎo)體區(qū)12。布線19穿過(guò)埋置在接觸孔17a中的栓塞(導(dǎo)電部件)18連接到一對(duì)n型半導(dǎo)體區(qū)12。作為一種掩埋栓塞18的孔的形狀，由于需要減少寄生電容，因此優(yōu)選圓形接觸孔。然而，可以采用槽形來(lái)橋接形成源和漏的n型半導(dǎo)體區(qū)12和器件隔離區(qū)。在此情況下，埋置在該槽中的導(dǎo)電膜也可以用做局部布線。
接下來(lái)，參考圖5介紹在邏輯區(qū)中形成的n溝道MIS晶體管Q2。n溝道MIS晶體管Q2的閾值電壓(Vth)較低，可以認(rèn)為是例如約0.1伏。在使用例如兩種電源電壓時(shí)，施加到n溝道MIS晶體管Q2的工作電壓(Vcc)為低電壓，可以設(shè)置為例如約0.85伏。
以與n溝道MIS晶體管Q1的相同方式，n溝道MIS晶體管Q2形成在有源區(qū)中，由p型半導(dǎo)體襯底1上形成的器件隔離部分環(huán)繞。在半導(dǎo)體襯底1的表面上，一對(duì)n型半導(dǎo)體區(qū)12形成源和漏。此外，由高介電常數(shù)絕緣膜7形成的柵絕緣膜8形成在半導(dǎo)體襯底1上，在其上形成由多晶硅膜10形成的柵電極11。間隔層13和硅化物層14分別形成在柵電極11的側(cè)壁上和柵電極11上。
然而，高介電常數(shù)絕緣膜7僅形成在由柵電極11、間隔層13以及半導(dǎo)體襯底1環(huán)繞的區(qū)域中，組成了柵極絕緣膜8。降低電阻的硅化物層14形成在一對(duì)n型半導(dǎo)體區(qū)12上。
要基本上覆蓋半導(dǎo)體襯底1的整個(gè)表面，SAC絕緣膜15和層間絕緣膜16依次形成在下層上。接觸孔17通過(guò)層間絕緣膜16和絕緣膜15，從而到達(dá)一對(duì)n型半導(dǎo)體區(qū)12上的硅化物層14。布線19穿過(guò)埋置在接觸孔17中的栓塞18連接到一對(duì)n型半導(dǎo)體區(qū)12上的硅化物層14。
下面，參考圖6介紹在I/O區(qū)中形成的n溝道MIS晶體管Q3。n溝道MIS晶體管Q3的閾值電壓(Vth)較高，可以認(rèn)為是例如約0.4伏。在使用例如兩種電源電壓時(shí)，施加到n溝道MIS晶體管Q3的工作電壓(Vcc)為高電壓，其可以設(shè)置為例如約1.5伏。
以與n溝道MIS晶體管Q1的相同方式，n溝道MIS晶體管Q3被形成由p型半導(dǎo)體襯底1上形成的器件隔離部分所環(huán)繞的有源區(qū)中。在半導(dǎo)體襯底1的表面上，一對(duì)n型半導(dǎo)體區(qū)12形成源和漏。
然而，由具有氧化硅膜6和高介電常數(shù)絕緣膜7所形成的疊置結(jié)構(gòu)的柵極絕緣膜9被形成在半導(dǎo)體襯底1上。多晶硅膜10的柵電極11被形成在柵極絕緣膜9上。此外，疊置層(氧化硅膜6和高介電常數(shù)絕緣膜7)僅形成在由柵電極11、間隔層13以及半導(dǎo)體襯底1環(huán)繞的區(qū)域中，組成了柵極絕緣膜9。硅化物層14形成在一對(duì)n型半導(dǎo)體區(qū)12上。
要基本上覆蓋半導(dǎo)體襯底1的整個(gè)表面，SAC絕緣膜15和層間絕緣膜16被依次形成在下層上。接觸孔17通過(guò)層間絕緣膜16和絕緣膜15而形成，以到達(dá)一對(duì)n型半導(dǎo)體區(qū)12上的硅化物層14。布線19穿過(guò)埋置在接觸孔17中的栓塞18連接到一對(duì)n型半導(dǎo)體區(qū)12上的硅化物層14。
下面，參考圖7描述形成電容元件的n溝道MIS晶體管Q4。在使用例如兩種電源電壓，施加到n溝道MIS晶體管Q2的工作電壓(Vcc)為低電壓，并可以設(shè)置為例如約0.85伏。
n溝道MIS晶體管Q4具有與n溝道MIS晶體管Q1基本相同的結(jié)構(gòu)。然而，在形成n溝道MIS晶體管Q4的有源區(qū)中，除了與半導(dǎo)體襯底1相同導(dǎo)電類型的p阱之外，可以形成n阱4a。此外，工作電壓(Vcc)施加到柵電極11，一對(duì)n型半導(dǎo)體區(qū)12連接到地電壓。


高k高介電常數(shù)膜SiO氧化硅膜SiN氮化硅膜表1簡(jiǎn)要總結(jié)了存儲(chǔ)區(qū)中MIS晶體管、邏輯區(qū)中MIS晶體管、I/O區(qū)中MIS晶體管以及形成電容元件的MIS晶體管的結(jié)構(gòu)。
在存儲(chǔ)區(qū)中的MIS晶體管、邏輯區(qū)中的MIS晶體管、I/O區(qū)中的MIS晶體管以及與兩種電源電壓相應(yīng)地施加了一個(gè)低電壓的形成電容元件的MIS晶體管中，柵極絕緣膜由高介電常數(shù)絕緣膜制成；在I/O區(qū)的MIS晶體管中，柵極絕緣膜由氧化硅膜和高介電常數(shù)絕緣膜組成的疊層膜制成。
此外，硅化物層被形成在一對(duì)n型半導(dǎo)體區(qū)的上表面上，該對(duì)n型半導(dǎo)體區(qū)形成了邏輯區(qū)中MIS晶體管的源區(qū)和漏區(qū)、I/O區(qū)中的MIS晶體管的源區(qū)和漏區(qū)、以及形成電容元件的MIS晶體管的源區(qū)和漏區(qū)；然而，硅化物層沒(méi)有被形成在形成存儲(chǔ)區(qū)中MIS晶體管源區(qū)和漏區(qū)的一對(duì)n型半導(dǎo)體區(qū)的上表面上。
當(dāng)需要允許接觸孔和柵電極之間對(duì)準(zhǔn)錯(cuò)位的SAC技術(shù)時(shí)，SAC絕緣膜形成在層間絕緣膜之下，SAC絕緣膜相對(duì)于層間絕緣膜具有高腐蝕選擇率，起腐蝕終止層的作用。例如，層間絕緣膜由氧化硅膜形成，SAC絕緣膜由氮化硅膜形成。當(dāng)不需要SAC技術(shù)(實(shí)施例2中所介紹的)時(shí)，不形成SAC絕緣膜，然而與柵絕緣膜為相同層的高介電常數(shù)絕緣膜可以用做腐蝕終止層。
作為一種埋置栓塞的孔的形狀，由于需要減少任何MIS晶體管中的寄生電容，因此優(yōu)選圓形接觸孔。然而，存儲(chǔ)區(qū)也可以采用槽形。
接下來(lái)，參考圖8到圖19示出的半導(dǎo)體襯底的主要部分的剖面圖按工藝順序介紹實(shí)施例1的半導(dǎo)體集成電路器件的制造方法的一個(gè)例子。假設(shè)向半導(dǎo)體電路器件提供兩種電源電壓，存儲(chǔ)區(qū)和邏輯區(qū)被提供了一個(gè)低電壓，I/O區(qū)被提供了一個(gè)高電壓。
如圖8所示，首先用約10Ω電阻率的p型單晶硅制造半導(dǎo)體襯底1，淺溝槽2形成在半導(dǎo)體襯底1的主表面上。此后，對(duì)半導(dǎo)體襯底1進(jìn)行熱氧化處理，在半導(dǎo)體襯底1上淀積氧化硅膜。然后，借助CMP(化學(xué)機(jī)械拋光)拋光淀積的層，由此在淺溝槽2中留下氧化硅膜3，由此形成器件隔離部分。接下來(lái)，在約1000℃下對(duì)半導(dǎo)體襯底1進(jìn)行熱處理，從而使嵌在器件隔離部分中的氧化硅膜3固定。
隨后，將硼離子注入到半導(dǎo)體襯底1內(nèi)，作為p型雜質(zhì)形成p型阱4。接著，注入雜質(zhì)離子形成夾斷(punch-through)終止層5，由此限制了短溝道效應(yīng)。此外，用氫氟酸系統(tǒng)的水溶液清洗半導(dǎo)體襯底1的表面之后，厚度約1.5nm的氧化膜6形成在半導(dǎo)體襯底1的表面上。借助熱氧化法或熱CVD(化學(xué)汽相淀積)法形成氧化硅膜6。
接下來(lái)，如圖9所示，通過(guò)構(gòu)圖的抗蝕劑膜作為掩模，從存儲(chǔ)區(qū)A1和邏輯區(qū)A2除去氧化硅膜，由此在I/O區(qū)A3上留下氧化硅膜6。
此后，如圖10所示，形成高介電常數(shù)絕緣膜7，例如氧化鋁膜或氧化鈦膜，以覆蓋半導(dǎo)體襯底1。借助濺射法淀積高介電常數(shù)絕緣膜7。設(shè)置覆蓋半導(dǎo)體襯底1的高介電常數(shù)絕緣膜7的厚度，使它的有效厚度約1nm。在氧化鋁膜或氧化鈦膜的情況下，根據(jù)相對(duì)介電常數(shù)而淀積約2nm厚的膜。由此，在施加低電壓的存儲(chǔ)區(qū)A1和邏輯區(qū)A2中形成有效厚度約1nm的高介電常數(shù)絕緣膜7制成的柵極絕緣膜8；在施加高電壓的I/O區(qū)A3中形成有效膜厚度約2.5nm的高介電常數(shù)絕緣膜7和氧化膜6的疊層膜組成的柵極絕緣膜9。
接著，如圖11所示，借助CVD法淀積填加雜質(zhì)的多晶硅膜10，覆蓋半導(dǎo)體襯底1。多晶硅膜10的厚度約為140nm，表面電阻約為100Ω/□。接下來(lái)，使用構(gòu)圖的抗蝕劑膜作為掩模腐蝕多晶硅膜10，在存儲(chǔ)區(qū)A1、邏輯區(qū)A2以及I/O區(qū)A3中形成MIS晶體管的柵電極11。此后，對(duì)半導(dǎo)體襯底1進(jìn)行約800℃的干氧化處理。
之后，如圖12所示，使用柵電極11作為掩模對(duì)p阱4進(jìn)行離子注入n型雜質(zhì)，例如砷，由此形成構(gòu)成存儲(chǔ)區(qū)A1、邏輯區(qū)A2以及I/O區(qū)A3中的MIS晶體管的源區(qū)和漏區(qū)的部分的擴(kuò)散區(qū)12a。在3keV的能量和1×1015cm-2的劑量下注入砷離子。雖然這里沒(méi)有示出，但可以用柵電極11作為掩模對(duì)p阱4進(jìn)行p型雜質(zhì)，例如硼的離子注入，由此在擴(kuò)散區(qū)12a下形成袋(pocket)區(qū)，限制源區(qū)和漏區(qū)中耗盡層的膨脹，從而防止抑制夾斷。
此后，通過(guò)CVD法淀積氧化硅膜覆蓋半導(dǎo)體襯底1，然后通過(guò)等離子體腐蝕對(duì)氧化硅膜進(jìn)行回蝕，由此在存儲(chǔ)區(qū)A1、邏輯區(qū)A2以及I/O區(qū)A3中的MIS晶體管的柵電極11的側(cè)壁上形成間隔層13。在等離子體腐蝕中，高介電常數(shù)絕緣膜7起腐蝕阻擋層的作用，以防止了對(duì)半導(dǎo)體襯底1的損傷。
然后，如圖13所示，用柵電極11和間隔層13作掩模對(duì)p阱4進(jìn)行n型雜質(zhì)(例如砷)的離子注入，從而形成構(gòu)成存儲(chǔ)區(qū)A1、邏輯區(qū)A2以及I/O區(qū)A3中的MIS晶體管的源區(qū)和漏區(qū)的其它部分的擴(kuò)散區(qū)12b。在45keV的能量和2×1015cm-2的劑量下注入砷離子。
隨后，如圖14所示，用抗蝕劑膜覆蓋存儲(chǔ)區(qū)A1之后，邏輯區(qū)A2中的高介電常數(shù)絕緣膜7暴露在半導(dǎo)體襯底1上，通過(guò)濺射腐蝕除去I/O區(qū)A3中氧化膜6和高介電常數(shù)絕緣膜7組成的疊層膜。由此，露出在邏輯區(qū)A2和I/O區(qū)A3中的擴(kuò)散區(qū)12b的表面。不對(duì)存儲(chǔ)區(qū)A1中的高介電常數(shù)絕緣膜7進(jìn)行過(guò)濺射腐蝕，從而將它留在半導(dǎo)體襯底1上，由此防止了對(duì)存儲(chǔ)區(qū)A1中半導(dǎo)體襯底1的損傷。
此外，除去抗蝕劑膜之后，通過(guò)濺射淀積高熔點(diǎn)金屬膜，例如約10到20nm厚的鈷膜覆蓋半導(dǎo)體襯底1。
接下來(lái)，如圖15所示，對(duì)半導(dǎo)體襯底1進(jìn)行500到600襯底的熱處理，在存儲(chǔ)區(qū)A1中MIS晶體管的柵電極11的表面上、邏輯區(qū)A2中MIS晶體管的柵電極11和擴(kuò)散區(qū)12b的表面上以及I/O區(qū)A3中MIS晶體管的柵電極11和擴(kuò)散區(qū)12b的表面上選擇性地形成硅化物層14。該處理之后，通過(guò)濕腐蝕除去未腐蝕的鈷膜；隨后對(duì)半導(dǎo)體襯底1進(jìn)行700到800℃的熱處理以減少硅化物層14的電阻。熱處理之后的硅化物層14的厚度約30nm，表面電阻約4Ω/□。為在邏輯區(qū)A2和I/O區(qū)A3中的擴(kuò)散區(qū)12b的表面上形成硅化物層14來(lái)降低擴(kuò)散區(qū)12b的電阻，使得特別是邏輯區(qū)A2中邏輯電路的工作速度迅速增加。另一方面，不在存儲(chǔ)區(qū)A1中擴(kuò)散區(qū)12b的表面上形成硅化物層，防止了對(duì)存儲(chǔ)區(qū)A1中半導(dǎo)體襯底1的損傷。
此后，如圖16所示，通過(guò)等離子體CVD法淀積SAC絕緣膜15，例如氮化硅膜覆蓋半導(dǎo)體襯底1。當(dāng)器件隔離部分和在隨后的工藝中形成的接觸孔的對(duì)準(zhǔn)余量不夠時(shí)，使用了允許對(duì)準(zhǔn)錯(cuò)位的SAC技術(shù)。
之后，如圖17所示，形成層間絕緣膜16(例如氧化硅膜)，以覆蓋半導(dǎo)體襯底1。隨后，使用形成圖案的抗蝕劑膜做掩模腐蝕層間絕緣膜16并使用絕緣膜15作腐蝕終止層。該腐蝕采用層間絕緣膜16的腐蝕速度高于絕緣膜15的腐蝕速度的腐蝕條件之后，絕緣膜15被腐蝕。該腐蝕采用了絕緣膜15的腐蝕速度高于高介質(zhì)絕緣膜7的腐蝕速度的腐蝕條件，并且使高介電常數(shù)絕緣膜7作為存儲(chǔ)區(qū)A1中的腐蝕終止層。
由此，在邏輯區(qū)A2和I/O區(qū)A3中形成了接觸孔17，它到達(dá)MIS晶體管的擴(kuò)散區(qū)12b表面上形成的硅化物層14，且接觸孔17達(dá)到存儲(chǔ)區(qū)A1中的高介電常數(shù)絕緣膜7。接觸孔可被制成圓形，它的直徑約0.14μm。
雖然沒(méi)有示出，但同時(shí)形成接觸孔達(dá)到存儲(chǔ)區(qū)A1、邏輯區(qū)A2和I/O區(qū)A3中MIS晶體管的柵電極11上的硅化物層14。
接下來(lái)，如圖18所示，用抗蝕劑膜覆蓋邏輯區(qū)A2和I/O區(qū)A3之后，通過(guò)濺射腐蝕除去存儲(chǔ)區(qū)A1中接觸孔17底部上的高介電常數(shù)絕緣膜7，由此形成達(dá)到MIS晶體管的擴(kuò)散區(qū)12b的接觸孔17a。
現(xiàn)在，在不同的工藝中形成邏輯區(qū)A2和I/O區(qū)A3中的接觸孔17和存儲(chǔ)區(qū)A1中的接觸孔17a。以下面的工藝為例。用形成圖案的抗蝕劑作掩模，依次腐蝕邏輯區(qū)A2和I/O區(qū)A3中的層間絕緣膜16和絕緣膜15，從而形成接觸孔17；然后，依次腐蝕存儲(chǔ)區(qū)A1中的層間絕緣膜16、絕緣膜15以及高介電常數(shù)絕緣膜7，從而形成接觸孔17a。
此后，如圖19所示，除去以上的抗蝕劑膜之后；通過(guò)例如CVD法，淀積氮化硅膜，從而覆蓋包括接觸孔17，17a的內(nèi)部的整個(gè)半導(dǎo)體襯底1。此外，形成埋置接觸孔17，17a的金屬膜，例如鎢膜。通過(guò)CVD法或?yàn)R射法淀積鎢膜。隨后，例如通過(guò)CMP法除去除接觸孔17，17a之外區(qū)域中的氮化鈦膜和金屬膜，在接觸孔17，17a內(nèi)形成栓塞18。
隨后，形成金屬膜(例如鎢膜)以覆蓋半導(dǎo)體襯底1之后，用形成圖案的抗蝕劑作掩模，腐蝕該金屬膜，由此形成布線19。在該階段，基本上完成了實(shí)施例1的半導(dǎo)體集成電路器件。此外，根據(jù)需要形成上層布線。
由此，根據(jù)實(shí)施例1，除去了邏輯區(qū)A2和I/O區(qū)A3中MIS晶體管的擴(kuò)散區(qū)12b上的高介電常數(shù)絕緣膜7，在它的表面上，形成硅化物層14，由此降低了擴(kuò)散區(qū)12b的電阻，增加了工作速度。另一方面，硅化物層14沒(méi)有形成在存儲(chǔ)區(qū)A1中MIS晶體管的擴(kuò)散區(qū)12b上，擴(kuò)散區(qū)12b被高介電常數(shù)絕緣膜7覆蓋，可以防止形成間隔層13、硅化物層14以及接觸孔17期間對(duì)半導(dǎo)體襯底1的損傷，降低了流過(guò)存儲(chǔ)單元的結(jié)漏電流。
使用圖20和21示出的半導(dǎo)體襯底的主要部分的剖面圖介紹實(shí)施例2的半導(dǎo)體集成電路器件的另一個(gè)例子。
圖20示出了存儲(chǔ)區(qū)A1、邏輯區(qū)A2和I/O區(qū)A3中的n溝道MIS晶體管，已通過(guò)自對(duì)準(zhǔn)工藝形成了硅化物層14。在實(shí)施例2的半導(dǎo)體集成電路器件中，以與結(jié)合圖1到15的實(shí)施例1中已介紹的制造方法的相同方式形成柵極絕緣膜8，9、柵電極11、n型半導(dǎo)體區(qū)(擴(kuò)散區(qū))12a，12b、間隔層13以及硅化物層14。
然而，可以將從間隔層13到邏輯區(qū)A2和I/O區(qū)A3中MIS晶體管的器件隔離部分的距離Lb設(shè)置大于從間隔層13到要求具有更高集成度的存儲(chǔ)區(qū)A1中MIS晶體管的器件隔離部分的距離La，設(shè)置接觸孔17與邏輯區(qū)A2和I/O區(qū)A3中器件隔離部分之間具有較大的對(duì)準(zhǔn)余量。
因此，通過(guò)與間隔層13自對(duì)準(zhǔn)形成存儲(chǔ)區(qū)A1、邏輯區(qū)A2和I/O區(qū)A3中MIS晶體管的擴(kuò)散區(qū)12b；由此，邏輯區(qū)A2和I/O區(qū)A3中MIS晶體管的擴(kuò)散區(qū)12b的寬度大于存儲(chǔ)區(qū)A1中MIS晶體管擴(kuò)散區(qū)12b的寬度。由于間隔層13的寬度與存儲(chǔ)區(qū)A1、邏輯區(qū)A2和I/O區(qū)A3中MIS晶體管中的相同，因此從柵電極11到邏輯區(qū)A2和I/O區(qū)A3中MIS晶體管的器件隔離部分的距離大于從柵電極11到存儲(chǔ)區(qū)A1中MIS晶體管的器件隔離部分的距離。
圖21示出了存儲(chǔ)區(qū)A1、邏輯區(qū)A2和I/O區(qū)A3中的MIS晶體管，通過(guò)隨后的工藝形成了布線19。
如圖所示，不使用SAC技術(shù)，即，不形成作為邏輯區(qū)A2和I/O區(qū)A3中層間絕緣膜16的腐蝕終止層的絕緣膜(實(shí)施例1中的絕緣膜)，在層間絕緣膜16中形成接觸孔17。另一方面，用與柵極絕緣膜8相同層上的高介電常數(shù)絕緣膜7作為層間絕緣膜16的腐蝕終止層形成接觸孔17。此后，通過(guò)濺射腐蝕除去接觸孔17底部上覆蓋的高介電常數(shù)絕緣膜7形成達(dá)到MIS晶體管擴(kuò)散區(qū)12b的接觸孔17a。
由此，根據(jù)實(shí)施例2，在接觸孔17和器件隔離部分之間的對(duì)準(zhǔn)余量比邏輯區(qū)A2和I/O區(qū)A3中的大時(shí)，不可在半導(dǎo)體襯底1上形成SAC絕緣膜15。另一方面，在存儲(chǔ)區(qū)A1中，由于與柵極絕緣膜8相同層上的高介電常數(shù)絕緣膜7作為層間絕緣膜16的腐蝕終止層，因此，即使部分接觸孔17形成在形成器件隔離部分的氧化硅膜3上，由于存儲(chǔ)區(qū)A1中的對(duì)準(zhǔn)余量較小，因此可以防止氧化硅膜3被削減。
使用圖22示出的半導(dǎo)體襯底的主要部分的剖面圖來(lái)介紹實(shí)施例3的半導(dǎo)體集成電路器件的另一個(gè)例子。
圖22示出了半導(dǎo)體集成電路器件的存儲(chǔ)區(qū)A1中的n溝道MIS晶體管。
在器件隔離部分環(huán)繞的有源區(qū)中用與圖4中示出的實(shí)施例1中的n溝道MIS晶體管Q1相同的方式形成n溝道MIS晶體管Q5。一對(duì)n型半導(dǎo)體區(qū)12形成了n溝道MIS晶體管Q5的源區(qū)和漏區(qū)，高介電常數(shù)絕緣膜7形成了柵極絕緣膜8。形成了穿過(guò)與柵極絕緣膜8相同的層上的基本上覆蓋半導(dǎo)體襯底1的整個(gè)表面的高介電常數(shù)絕緣膜7、絕緣膜15以及層間絕緣膜16的接觸孔17a。布線19連接到通過(guò)嵌在接觸孔17a中的栓塞18連接到一對(duì)n型半導(dǎo)體區(qū)12。
在其中硅鍺層20和多晶硅膜21依次從下層淀積的疊層結(jié)構(gòu)中，形成柵電極11。
硅鍺導(dǎo)電雜質(zhì)(例如p型雜質(zhì)的硼)的固溶度高于硅的；因此，為了增加硅鍺層20中的載流子密度可以防止柵電極11中的載流子耗盡，并減少了接觸電阻。此外，在硅鍺層20的上層上形成多晶硅膜21可以促進(jìn)硅化反應(yīng)，并在柵電極11上形成硅化物層。
實(shí)施例3描述了本發(fā)明應(yīng)用于存儲(chǔ)區(qū)A1中的MIS晶體管的情況；然而，還可以將本發(fā)明應(yīng)用于邏輯區(qū)A2和I/O區(qū)A3中的MIS晶體管，并在其中硅鍺層20和多晶硅膜21依次淀積的結(jié)構(gòu)中形成柵電極11。
如上所述，根據(jù)各實(shí)施例具體介紹了本發(fā)明。然而，本發(fā)明不限于以上各實(shí)施例；應(yīng)該理解，在不脫離本發(fā)明的精神和范圍可以進(jìn)行各種修改和變形。
例如，本發(fā)明適用于以上各實(shí)施例的n溝道MIS晶體管；然而，它也可以使用于p溝道MIS晶體管。
下面簡(jiǎn)要介紹本申請(qǐng)中公開(kāi)的本發(fā)明得到的典型效果。
在需要高速性能的電路區(qū)中，例如，邏輯區(qū)和I/O區(qū)中，可以通過(guò)除去形成MIS晶體管的源區(qū)和漏區(qū)上的高介電常數(shù)絕緣膜7，在半導(dǎo)體區(qū)的表面上形成低阻硅化物層獲得高速性能。另一方面，在需要高可靠性的電路中，例如，存儲(chǔ)區(qū)中，通過(guò)不在形成MIS晶體管的源區(qū)和漏區(qū)的半導(dǎo)體區(qū)上形成硅化物層，并用高介電常數(shù)絕緣膜7覆蓋半導(dǎo)體區(qū)，可以防止形成間隔層、硅化物層以及接觸孔的處理期間對(duì)半導(dǎo)體襯底的損傷，獲得高可靠性。
權(quán)利要求
1.一種半導(dǎo)體集成電路器件的制造方法，包括以下步驟(a)在第一導(dǎo)電類型的半導(dǎo)體襯底表面上形成多個(gè)溝槽，在該多個(gè)溝槽內(nèi)形成第一絕緣膜；(b)在半導(dǎo)體襯底的表面上形成第二絕緣膜，第二絕緣膜的相對(duì)介電常數(shù)高于第一絕緣膜的相對(duì)介電常數(shù)；(c)在第二絕緣膜上形成第一導(dǎo)電部件；以及(d)在第二絕緣膜被留在第一導(dǎo)電部件的兩端的區(qū)域中的狀態(tài)下，將與第一導(dǎo)電類型相反的第二導(dǎo)電類型的第一雜質(zhì)引入到半導(dǎo)體襯底的表面內(nèi)。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件的制造方法，還包括以下步驟(e)形成第三絕緣膜覆蓋半導(dǎo)體襯底；以及(f)對(duì)第三絕緣膜進(jìn)行各向異性腐蝕在第一導(dǎo)電部件的側(cè)壁上形成側(cè)壁絕緣膜；其中進(jìn)行各向異性腐蝕之后，用第二絕緣膜覆蓋半導(dǎo)體襯底的表面。
3.根據(jù)權(quán)利要求2的半導(dǎo)體集成電路器件的制造方法，其中第三絕緣膜由氧化膜制成。
4.根據(jù)權(quán)利要求2的半導(dǎo)體集成電路器件的制造方法，還包括以下步驟(g)在第二絕緣膜留在半導(dǎo)體襯底表面上的側(cè)壁絕緣膜和第一絕緣膜之間區(qū)域中的狀態(tài)中，引入第二導(dǎo)電類型的雜質(zhì)。
5.根據(jù)權(quán)利要求4的半導(dǎo)體集成電路器件的制造方法，還包括以下步驟(h)從半導(dǎo)體襯底表面上的側(cè)壁絕緣膜和第一絕緣膜之間的區(qū)域中除去第二絕緣膜；以及(i)淀積高熔點(diǎn)金屬膜覆蓋半導(dǎo)體襯底，在半導(dǎo)體襯底表面上的側(cè)壁絕緣膜和第一絕緣膜之間的區(qū)域中選擇性地形成硅化物層。
6.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件的制造方法，其中第一導(dǎo)電部件具有從下層依次疊置的硅鍺膜和硅膜。
7.一種半導(dǎo)體集成電路器件的制造方法，包括以下步驟(a)制備第一導(dǎo)電類型的半導(dǎo)體襯底，在該襯底的表面上具有一個(gè)第一區(qū)和一個(gè)第二區(qū)；(b)在第一區(qū)和第二區(qū)中的半導(dǎo)體襯底表面上形成多個(gè)溝槽，在多個(gè)溝槽內(nèi)形成第一絕緣膜；(c)在第一區(qū)和第二區(qū)中的半導(dǎo)體襯底表面上形成第二絕緣膜，第二絕緣膜的相對(duì)介電常數(shù)高于第一絕緣膜的相對(duì)介電常數(shù)；(d)在第一區(qū)中的第二絕緣膜上形成第一導(dǎo)電部件，在第二區(qū)中的第二絕緣膜上形成第二導(dǎo)電部件；(e)在第一導(dǎo)電部件的兩端的區(qū)域中和第二導(dǎo)電部件的兩端的區(qū)域下，將與第一導(dǎo)電類型相反的第二導(dǎo)電類型的第一雜質(zhì)引入到半導(dǎo)體襯底的表面內(nèi)；(f)除去除了至少第一導(dǎo)電部件的一個(gè)下層和第二區(qū)之外的第二絕緣膜；(g)淀積覆蓋半導(dǎo)體襯底的高熔點(diǎn)金屬膜；以及(h)在第一區(qū)中，在半導(dǎo)體襯底表面上的第一導(dǎo)電部件和第一絕緣膜之間的區(qū)域中有選擇地形成一個(gè)硅化物層。
8.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路器件的制造方法，在步驟(e)和(f)之間還包括以下步驟(i)形成第三絕緣膜覆蓋半導(dǎo)體襯底；以及(f)對(duì)第三絕緣膜進(jìn)行各向異性腐蝕在第一導(dǎo)電部件的側(cè)壁上形成第一側(cè)壁絕緣膜，在第二導(dǎo)電部件的側(cè)壁上形成第二側(cè)壁絕緣膜。
9.根據(jù)權(quán)利要求8的半導(dǎo)體集成電路器件的制造方法，在步驟(i)和(i)之間還包括以下步驟(k)在半導(dǎo)體襯底表面上的第一側(cè)壁絕緣膜和第一絕緣膜之間的區(qū)域中，在第二側(cè)壁絕緣膜和第一絕緣膜之間的區(qū)域中，引入第二導(dǎo)電類型的雜質(zhì)。
10.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路器件的制造方法，在步驟(b)和(c)之間還包括以下步驟(1)在第一區(qū)的半導(dǎo)體襯底的表面上形成氧化硅膜；其中在第一區(qū)中，形成第二絕緣膜覆蓋半導(dǎo)體襯底，氧化硅膜介于其間，在第二區(qū)中，在半導(dǎo)體襯底的表面上形成第二絕緣膜，氧化硅膜不介于其間。
11.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路器件的制造方法，其中第一和第二導(dǎo)電部件具有從下層依次疊置的硅鍺膜和硅膜。
12.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路器件的制造方法，還包括以下步驟(m)在第一和第二區(qū)中淀積第三絕緣膜；(n)腐蝕第三絕緣膜在第一區(qū)中第一導(dǎo)電部件和第一絕緣膜之間的區(qū)域中形成第一接觸孔；(o)腐蝕第三絕緣膜在第二區(qū)中第二導(dǎo)電部件和第一絕緣膜之間的區(qū)域中形成第二接觸孔；以及(p)在第一接觸孔中形成第三導(dǎo)電部件，在第二接觸孔中形成第四導(dǎo)電部件。
13.根據(jù)權(quán)利要求12的半導(dǎo)體集成電路器件的制造方法，其中第一區(qū)中第一導(dǎo)電部件和第一絕緣膜之間的距離大于第二區(qū)中第二導(dǎo)電部件和第一絕緣膜之間的距離。
14.根據(jù)權(quán)利要求13的半導(dǎo)體集成電路器件的制造方法，其中部分第二接觸孔與第二區(qū)中的第一絕緣膜重疊。
15.根據(jù)權(quán)利要求13的半導(dǎo)體集成電路器件的制造方法，其中第一和第三絕緣膜由氧化硅膜制成。
16.根據(jù)權(quán)利要求12的半導(dǎo)體集成電路器件的制造方法，其中第三絕緣膜具有從下層依次疊置的氮化硅膜和氧化硅膜。
17.根據(jù)權(quán)利要求12的半導(dǎo)體集成電路器件的制造方法，其中第三導(dǎo)電部件形成的平面小于第四導(dǎo)電部件形成的平面。
18.根據(jù)權(quán)利要求12的半導(dǎo)體集成電路器件的制造方法，在步驟(b)和(c)之間還包括以下步驟(1)在第一區(qū)的半導(dǎo)體襯底的表面上形成氧化硅膜；其中在第一區(qū)中，形成第二絕緣膜覆蓋半導(dǎo)體襯底，氧化硅膜介于其間，在第二區(qū)中，在半導(dǎo)體襯底的表面上形成第二絕緣膜，氧化硅膜不介于其間。
19.一種半導(dǎo)體集成電路器件的制造方法，包括以下步驟(a)在第一導(dǎo)電類型的半導(dǎo)體襯底表面上形成多個(gè)溝槽，在多個(gè)溝槽內(nèi)形成第一絕緣膜；(b)在該半導(dǎo)體襯底表面上形成第二絕緣膜，第二絕緣膜的相對(duì)介電常數(shù)高于第一絕緣膜的相對(duì)介電常數(shù)；(c)在第二絕緣膜上形成第一導(dǎo)電部件；(d)在第二絕緣膜被留在第一導(dǎo)電部件的兩端的區(qū)域中的狀態(tài)下，將與第一導(dǎo)電類型相反的第二導(dǎo)電類型的第一雜質(zhì)引入到半導(dǎo)體襯底的表面內(nèi)，以便形成第一導(dǎo)電區(qū)；(e)形成第三絕緣膜覆蓋半導(dǎo)體襯底；(f)腐蝕第三和第二絕緣膜在第一半導(dǎo)體區(qū)上形成接觸孔；其中腐蝕步驟(f)包括在腐蝕第三絕緣膜的速度高于腐蝕第二絕緣膜速度的條件下腐蝕第三絕緣膜的第一腐蝕，以及與第一腐蝕不同的條件下腐蝕第二絕緣膜。
20.根據(jù)權(quán)利要求19的半導(dǎo)體集成電路器件的制造方法，其中第一和第三絕緣膜由氧化硅膜制成。
全文摘要
本發(fā)明提供一種方法，能在具有由高介電常數(shù)絕緣膜制成的柵極絕緣膜的多種類型的MIS晶體管的半導(dǎo)體集成電路器件中，在相同的襯底上形成具有高速性能的電路和高可靠性的電路。方法除去了邏輯區(qū)和I/O區(qū)中MIS晶體管擴(kuò)散區(qū)上的高介電常數(shù)絕緣膜，在擴(kuò)散區(qū)的表面上形成低阻硅化物層。另一方面，在存儲(chǔ)區(qū)中，在MIS晶體管的擴(kuò)散區(qū)上不形成硅化物層，用高介電常數(shù)絕緣膜覆蓋擴(kuò)散區(qū)，由此防止了形成間隔層、硅化物層以及接觸孔期間對(duì)半導(dǎo)體襯底的損傷。
文檔編號(hào)H01L21/768GK1420546SQ0215143
公開(kāi)日2003年5月28日 申請(qǐng)日期2002年11月19日 優(yōu)先權(quán)日2001年11月20日
發(fā)明者大塚文雄, 山本智志, 酒井哲 申請(qǐng)人:株式會(huì)社日立制作所