專(zhuān)利名稱(chēng)：Cmos元件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種CMOS元件及其制造方法，特別涉及一種利用局部機(jī)械應(yīng)力控制(local mechanical-stress control，簡(jiǎn)稱(chēng)LMC)來(lái)增加CMOS元件的效能的方法及其結(jié)構(gòu)。
背景技術(shù)：
在目前的半導(dǎo)體元件中，是使用硅整體(Si bulk)作為基底，并利用縮小元件尺寸來(lái)達(dá)到高速操作和低耗電量的目的。然而，目前元件尺寸的縮小已接近物理的極限和成本的極限。因此，需要發(fā)展其他不同于縮小尺寸的方法的技術(shù)，來(lái)達(dá)到高速操作和低耗電量的目的。
因此，有人提出在晶體管的通道區(qū)利用應(yīng)力控制的方式，來(lái)克服元件縮小化的極限。此方法為借由使用應(yīng)力改變Si晶格間距，來(lái)增加電子和空穴的遷移率。
常見(jiàn)的方法為使用置于Si-Fe層(處于拉伸應(yīng)力)上拉伸張力的硅層(tensile-strained Si layer)作為NMOS晶體管的通道層，以及使用壓縮張力的硅鍺層(compressive-strained Si-Ge layer)(處于壓縮應(yīng)力)作為PMOS晶體管的通道層。通過(guò)使用拉伸張力的Si層和壓縮張力的Si-Ge層作為MOS晶體管的通道層，會(huì)增加表面電子和空穴的遷移率，而同時(shí)達(dá)到高速操作及低熊量耗損的目的。
然而，此技術(shù)存在一些問(wèn)題，當(dāng)同時(shí)形成拉伸張力的Si層(n通道層)和壓縮張力的Si-Ge層(p通道層)作為CMOS的通道層時(shí)，制造過(guò)程會(huì)變得很復(fù)雜，而且要選擇性形成NMOS通道層和PMOS通道層是相當(dāng)困難的。而且，當(dāng)通過(guò)高溫?zé)崽幚硇纬蒘i-Ge層時(shí)，會(huì)發(fā)生差排(dislocation)或發(fā)生Ge的分離(segregation)，而使柵極崩潰電壓的特性惡化。
另外，近來(lái)有研究利用作為接觸窗蝕刻停止層的氮化硅層產(chǎn)生應(yīng)力，來(lái)影響晶體管趨動(dòng)電流，此技術(shù)稱(chēng)為局部機(jī)械應(yīng)力控制。然而，當(dāng)?shù)鑼拥臋C(jī)械拉伸應(yīng)力增加時(shí)，n通道層的趨動(dòng)電流會(huì)增加，但是卻造成p通道層的趨動(dòng)電流的降低。而且，當(dāng)?shù)鑼拥?。?yīng)力變?yōu)閴嚎s應(yīng)力時(shí)，其現(xiàn)象則相反。因此，必須對(duì)改善n通道層的電流或p通道層的電流做取舍。
已有研究指出利用選擇性地植入Ge離子至上述的氮化硅層中來(lái)同時(shí)改善n通道層的電流和p通道層的電流，如A.Shimizu et al.，“LocalMechanical-Stress Control(LMC)A New Technique for CMOS-PerformanceEnhancement”，IEDM Tech.Dig.，p.247，2001。以下將配合圖1A至圖1B以及圖2A至圖2B詳細(xì)說(shuō)明此技術(shù)。
圖1A和圖1B是表示提高p通道層的電流并避免n通道層的電流特性惡化的方法的示意圖。如圖1A所示，于已形成NMOS晶體管102和PMOS晶體管104的基底100上沉積一層具有高壓縮應(yīng)力(highly compressive stress)的氮化硅層106，沉積的方法為電漿增強(qiáng)型化學(xué)氣相沉積法(plasma-enhancedCVD)。接著如圖1B所示，于PMOS晶體管104上覆蓋光阻層108，接著將Ga離子植入至氮化硅層106中，而轉(zhuǎn)為氮化硅層106b，從而降低NMOS晶體管102上方的氮化硅層106b的應(yīng)力，以避免n通道層的電流特性惡化。而PMOS晶體管104上方覆蓋的氮化硅層106a，因具有高壓縮應(yīng)力，故可以提高p通道層的電流。
圖2A和圖2B是表示提高n通道層的電流并避免p通道層的電流特性惡化的方法的示意圖。如圖2A所示，于已形成NMOS晶體管202和PMOS晶體管204的基底200上沉積一層具有高拉伸應(yīng)力(highly tensile stress)的氮化硅層206，沉積的方法為熱化學(xué)氣相沉積法(thermal CVD)。接著如圖1B所示，于NMOS晶體管202上覆蓋光阻層208，接著將Ga離子植入至氮化硅層206中，而轉(zhuǎn)為氮化硅層206b，借以降低PMOS晶體管204上方的氮化硅層206b的應(yīng)力，以避免p通道層的電流特性惡化。而NMOS晶體管202上方覆蓋的氮化硅層206a，因具有高拉伸應(yīng)力，故可以提高n通道層的電流。
雖然上述利用氮化硅層產(chǎn)生應(yīng)力來(lái)提高晶體管效能的方法較使用Si-Ge緩沖層的方法簡(jiǎn)單，但其只能用于提升PMOS晶體管或者是NMOS晶體管的趨動(dòng)電流，并無(wú)法同時(shí)提高PMOS晶體管或者是NMOS晶體管的趨動(dòng)電流。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于提供一種CMOS元件及其制造方法，可同時(shí)提升PMOS晶體管和NMOS晶體管的效能。
為實(shí)現(xiàn)本發(fā)明的發(fā)明目的，本發(fā)明提供一種CMOS元件，其結(jié)構(gòu)包括將壓縮或拉伸應(yīng)力材料層設(shè)于PMOS晶體管表面，并將拉伸應(yīng)力材料層設(shè)于NMOS晶體管表面。
本發(fā)明還提供一種CMOS元件的制造方法，其方法簡(jiǎn)述如下。首先，提供具有第一主動(dòng)區(qū)和第二主動(dòng)區(qū)的基底并分別于第一主動(dòng)區(qū)和第二主動(dòng)區(qū)形成第一導(dǎo)電型晶體管和第二導(dǎo)電型晶體管。接著，于第一和第二導(dǎo)電型晶體管上形成第一應(yīng)力層，其中第一導(dǎo)電型晶體管為PMOS晶體管和NMOS晶體管二者擇一，當(dāng)?shù)谝粚?dǎo)電型晶體管為PMOS晶體管，則第一應(yīng)力層為一壓縮應(yīng)力層，當(dāng)?shù)谝粚?dǎo)電型晶體管為NMOS晶體管，則第一應(yīng)力層為一拉伸應(yīng)力層。之后，于第一應(yīng)力層上形成一應(yīng)力緩沖層。移除對(duì)應(yīng)于第二主動(dòng)區(qū)的應(yīng)力緩沖層和第一應(yīng)力層，使應(yīng)力緩沖層和第一應(yīng)力層覆蓋于第一主動(dòng)區(qū)的第一導(dǎo)電型晶體管上。接著于第二導(dǎo)電型晶體管和應(yīng)力緩沖層上形成第二應(yīng)力層，其中當(dāng)?shù)诙?dǎo)電型晶體管為NMOS晶體管，則第二應(yīng)力層為一拉伸應(yīng)力層，當(dāng)?shù)诙?dǎo)電型晶體管為PMOS晶體管，則第二應(yīng)力層為一壓縮應(yīng)力層。最后移除對(duì)應(yīng)于第一主動(dòng)區(qū)的第二應(yīng)力層，以及移除剩余的應(yīng)力緩沖層。


為讓本發(fā)明的上述目的、特征及優(yōu)點(diǎn)能更明顯易懂，下文特舉一實(shí)施例，并配合附圖作詳細(xì)說(shuō)明如下圖1A和圖1B是表示傳統(tǒng)提高p通道層的電流并避免n通道層的電流特性惡化的方法的示意圖；圖2A和圖2B是表示傳統(tǒng)提高n通道層的電流并避免p通道層的電流特性惡化的方法的示意圖；圖3A至圖3G是繪示根據(jù)本發(fā)明一實(shí)施例的一種CMOS元件的制造方法的示意圖；圖4是繪示通道區(qū)的長(zhǎng)度和寬度的定義。
具體實(shí)施例方式
本發(fā)明提供一種CMOS元件的結(jié)構(gòu)，如圖3G所示，其結(jié)構(gòu)包括分別將PMOS晶體管304和NMOS晶體管302設(shè)于基底300的n井區(qū)NW和p井區(qū)PW中，并分別將壓縮應(yīng)力材料層310a和拉伸應(yīng)力材料層320a設(shè)于PMOS晶體管304表面和NMOS晶體管302表面。
值得注意的是，覆蓋于PMOS晶體管304上方的材料可為壓縮應(yīng)力材料或是拉伸應(yīng)力材料，在此說(shuō)明書(shū)中是以壓縮應(yīng)力材料層310a為例。
另外，壓縮應(yīng)力材料層310a和拉伸應(yīng)力材料層320a至少分別覆蓋于PMOS晶體管304和NMOS晶體管302的源極和漏極上，在附圖中以及說(shuō)明書(shū)中是以將壓縮應(yīng)力材料層310a和拉伸應(yīng)力材料層320a分別覆蓋于整個(gè)PMOS晶體管304表面和整個(gè)NMOS晶體管302表面為例做說(shuō)明。
上述的PMOS晶體管304和NMOS晶體管302的通道寬度W(見(jiàn)圖4)大致介于0.05微米至1微米之間，通道長(zhǎng)度L(見(jiàn)圖3G和圖4)大致介于20納米至60納米之間。其中，圖4是指PMOS晶體管304和NMOS晶體管302布局圖。
上述的PMOS晶體管304和NMOS晶體管302的柵極氧化層301的厚度大致介于8埃和15埃之間。
此外，PMOS晶體管304和NMOS晶體管302的操作電壓大致介于0.5伏特至1.2伏特之間。
利用在PMOS晶體管304表面覆蓋一層壓縮應(yīng)力材料層310a，來(lái)影響PMOS晶體管304的通道層的張力，以增加空穴載子于通道區(qū)的遷移率。
并同時(shí)借由在NMOS晶體管302表面覆蓋一層拉伸應(yīng)力材料層320a，來(lái)影響NMOS晶體管302的通道層的張力，以增加電子載子于通道區(qū)的遷移率。
圖3A至圖3G是繪示一種上述的CMOS元件的制造方法的示意圖。
首先請(qǐng)參照?qǐng)D3A，提供一基底300，基底300具有主動(dòng)區(qū)AA1和AA2。其中此主動(dòng)區(qū)AA1和AA2是利用于基底300中形成隔離元件結(jié)構(gòu)而定義出，例如淺溝道隔離元件STI。
接著，分別于主動(dòng)區(qū)AA1和AA2形成第一導(dǎo)電型晶體管和第二導(dǎo)電型晶體管。在此以第一導(dǎo)電型和第二導(dǎo)電型稱(chēng)之，是表示兩者為導(dǎo)電型態(tài)相反，即分別為p型和n型。因此，第一導(dǎo)電型晶體管和第二導(dǎo)電型晶體管可分別為PMOS晶體管和NMOS晶體管，或者相反。在此實(shí)施例中是以于主動(dòng)區(qū)AA1形成NMOS晶體管302以及于主動(dòng)區(qū)AA2形成PMOS晶體管304為例。
接著請(qǐng)參照?qǐng)D3B，于PMOS晶體管304和NMOS晶體管302上形成第一層應(yīng)力層，此應(yīng)力層可為壓縮應(yīng)力層或者是拉伸應(yīng)力層，在此實(shí)施例是以先覆蓋壓縮應(yīng)力層310為例。
此壓縮應(yīng)力層310的材料可為富含硅的氮化硅(SiNX)，x＝0.6-1.0)或氮氧化硅(SiON)，其厚度大致介于100埃()和500埃之間，其形成方法可以是沉積法、磊晶法或電漿沉積法，通過(guò)控制形成的條件，可調(diào)整所形成的膜層的應(yīng)力大小，根據(jù)研究，可控制應(yīng)力的因素有溫度、壓力或制造方法中氣體比例，若為電漿沉積法，則可控制應(yīng)力的因素還包括電漿電力(plasmapower)。
以電漿沉積法為例，形成壓縮應(yīng)力層310所需的溫度大致介于300℃和500℃之間，所需的壓力大致介于1.0托爾(torr)和1.5托爾(torr)之間，所需的電漿電力大致介于1000瓦(W)和2000瓦之間。以氮化硅作為壓縮應(yīng)力層310的材料為例，其制造方法中氣體可為NH3∶SiH4，比例大致為4-10。
接著請(qǐng)參照?qǐng)D3C，于壓縮應(yīng)力層310上形成一層應(yīng)力緩沖層312。此應(yīng)力緩沖層312的材料可為氧化硅(SiO2)，厚度大致介于50埃和500埃之間。
接著請(qǐng)參照?qǐng)D3D，于應(yīng)力緩沖層312上形成一層光阻層314，此光阻層314暴露出對(duì)應(yīng)于NMOS晶體管302的區(qū)域。
接著以此光阻層314為掩膜，對(duì)應(yīng)力緩沖層3 12和壓縮應(yīng)力層310進(jìn)行蝕刻，使其轉(zhuǎn)為暴露出NMOS晶體管302的應(yīng)力緩沖層312a和壓縮應(yīng)力層310a。此時(shí)，留下的應(yīng)力緩沖層312a和壓縮應(yīng)力層310a大致覆蓋于PMOS晶體管304上。之后，移除光阻層314。
接著請(qǐng)參照?qǐng)D3E，于NMOS晶體管302和應(yīng)力緩沖層312a上形成第二層的應(yīng)力層。在此實(shí)施例，此應(yīng)力層為拉伸應(yīng)力層320。若上述第一層應(yīng)力層為拉伸應(yīng)力層，則第二層應(yīng)力層為壓縮應(yīng)力層此拉伸應(yīng)力層320的材料可為富含氮的氮化硅(SiNX)，x＝1.0-0.3)、富含硅的氮化硅(SiNX，x＝0.6-1.0)或氮氧化硅(SiON)，其形成方法可以是沉積法、磊晶法或電漿沉積法，通過(guò)控制形成的條件，可調(diào)整所形成的膜層的應(yīng)力大小，根據(jù)研究，可控制應(yīng)力的因素有溫度、壓力或制造方法中氣體比例，若為電漿沉積法，則可控制應(yīng)力的因素還包括電漿電力。
以快速熱沉積法(Rapid Thermal deposition)為例，形成拉伸應(yīng)力層820所需的溫度大致介于300℃和800℃之間，所需的壓力大致介于150托爾和300托爾之間。以氮化硅作為拉伸應(yīng)力層320的材料為例，其制造方法中氣體可為NH3∶SiH4，比例大致為50-400；或者其制造方法中氣體可為二氯硅烷(dichlorosilane，SiH2Cl2，簡(jiǎn)稱(chēng)DCS)∶NH3，比例大致為0.1-1。
接著請(qǐng)參照?qǐng)D3F，于拉伸應(yīng)力層320上形成一層光阻層324，此光阻層324暴露出對(duì)應(yīng)于PMOS晶體管304的區(qū)域。
接著以此光阻層324為掩膜，對(duì)拉伸應(yīng)力層320進(jìn)行蝕刻，使其轉(zhuǎn)為暴露出對(duì)應(yīng)于PMOS晶體管304的區(qū)域的拉伸應(yīng)力層320a。之后，移除光阻層324以及應(yīng)力緩沖層312a。因此，位于主動(dòng)區(qū)AA2的PMOS晶體管304覆蓋于壓縮應(yīng)力層310a之下，位于主動(dòng)區(qū)AA1的NMOS晶體管302覆蓋于拉伸應(yīng)力層320a之下，如圖3G所示。
綜上所述，利用本發(fā)明所提供的方法，可于基底上同時(shí)形成具有高速操作及低能量耗損的特性的PMOS晶體管和NMOS晶體管。
權(quán)利要求
1.一種CMOS元件，其特征在于，它包括一基底；一PMOS晶體管和一NMOS晶體管，設(shè)于該基底上；以及一拉伸應(yīng)力材料層，至少設(shè)于該P(yáng)MOS晶體管和該NMOS晶體管的源極和漏極上，其中該NMOS晶體管和PMOS晶體管的操作電壓介于0.5伏特至12伏特之間。
2.如權(quán)利要求1所述的CMOS元件，其特征在于，所述的PMOS晶體管和該NMOS晶體管的通道寬度介于0.05微米至1微米之間，通道長(zhǎng)度介于0.5微米至10納米之間。
3.一種CMOS元件的制造方法，其特征在于，它包括提供一基底，該基底具有一第一主動(dòng)區(qū)和一第二主動(dòng)區(qū)；分別于該第一主動(dòng)區(qū)和該第二主動(dòng)區(qū)形成一第一導(dǎo)電型晶體管和一第二導(dǎo)電型晶體管；于該第一和第二導(dǎo)電型晶體管上形成一第一應(yīng)力層，其中該第一導(dǎo)電型晶體管為PMOS晶體管和NMOS晶體管二者擇一，當(dāng)該第一導(dǎo)電型晶體管為PMOS晶體管，則該第一應(yīng)力層為一壓縮應(yīng)力層，當(dāng)該第一導(dǎo)電型晶體管為NMOS晶體管，則該第一應(yīng)力層為一拉伸應(yīng)力層；于該第一應(yīng)力層上形成一應(yīng)力緩沖層；移除對(duì)應(yīng)于該第二主動(dòng)區(qū)的該應(yīng)力緩沖層和該第一應(yīng)力層，使該應(yīng)力緩沖層和該第一應(yīng)力層覆蓋于該第一主動(dòng)區(qū)的該策一導(dǎo)電型晶體管上；于該第二導(dǎo)電型晶體管和該應(yīng)力緩沖層上形成一第二應(yīng)力層，其中當(dāng)該第二導(dǎo)電型晶體管為NMOS晶體管，則該第二應(yīng)力層為一拉伸應(yīng)力層，當(dāng)該第二導(dǎo)電型晶體管為PMOS晶體管，則該第二應(yīng)力層為一壓縮應(yīng)力層；移除對(duì)應(yīng)于該第一主動(dòng)區(qū)的該第二應(yīng)力層；以及移除該應(yīng)力緩沖層。
4.如權(quán)利要求3所述的CMOS元件的制造方法，其特征在于，所述的壓縮應(yīng)力層的形成方法是擇自由沉積法、磊晶法和電漿沉積法所組成的族群中。
5.如權(quán)利要求3所述的CMOS元件的制造方法，其特征在于，所述的壓縮應(yīng)力層的形成方法為電漿沉積法，利用電漿沉積法形成該壓縮應(yīng)力層所需的溫度介于300℃和500℃之間，壓力介于1.0托爾和1.5托爾之間，電漿電力介于1000瓦和2000瓦之間。
6.如權(quán)利要求3所述的CMOS元件的制造方法，其特征在于，所述的壓縮應(yīng)力層的材料是擇自由氮氧化硅(SiON)和富含硅的氮化硅(SiNX，x＝0.6-1.0)所組成的族群中。
7.如權(quán)利要求3所述的CMOS元件的制造方法，其特征在于，所述的壓縮應(yīng)力層的材料為富含硅的氮化硅(SiNX，x＝0.6-1.0)，形成該壓縮應(yīng)力層的制造方法中氣體為NH3∶SiH4，比例為4-10。
8.如權(quán)利要求3所述的CMOS元件的制造方法，其特征在于，所述的拉伸應(yīng)力層的形成方法是擇自由磊晶法、電漿沉積法和快速熱沉積法所組成的族群中。
9.如權(quán)利要求3所述的CMOS元件的制造方法，其特征在于，所述的拉伸應(yīng)力層的形成方法為快速熱沉積法，利用快速熱沉積法形成該拉伸應(yīng)力層所需的溫度介于300℃和800℃之間，壓力介于150托爾和300托爾之間。
10.如權(quán)利要求3所述的CMOS元件的制造方法，其特征在于所述的拉伸應(yīng)力層的材料是擇自由氮氧化硅(SiON)和富含氮的氮化硅(SiNX，x＝1.0-1.3)所組成的族群中。
11.如權(quán)利要求3所述的CMOS元件的制造方法，其特征在于，所述的拉伸應(yīng)力層的材料為富含硅的氮化硅(SiNX，x＝0.6-1.0)，形成該拉伸應(yīng)力層的制造方法中氣體為NH3∶SiH4，比例為50-400。
12.如權(quán)利要求3所述的CMOS元件的制造方法，其特征在于，所述的拉伸應(yīng)力層的材料為富含硅的氮化硅(SiNX，x＝0.6-1.0)，形成該拉伸應(yīng)力層的制造方法中氣體為DCS∶NH3，比例為0.1-1。
全文摘要
本發(fā)明涉及一種CMOS元件，其結(jié)構(gòu)包括將壓縮或拉伸應(yīng)力材料層設(shè)于PMOS晶體管表面，并將拉伸應(yīng)力材料層設(shè)于NMOS晶體管表面。本發(fā)明并提供上述的CMOS元件的制造方法。
文檔編號(hào)H01L21/8238GK1499634SQ0215020
公開(kāi)日2004年5月26日 申請(qǐng)日期2002年11月4日 優(yōu)先權(quán)日2002年11月4日
發(fā)明者黃健朝, 王昭雄, 葛崇祜, 胡正明 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司