專利名稱：非易失性半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器，尤其涉及非易失性半導(dǎo)體存儲器。
在EPROM及EERPOM存儲器單元中，在浮柵電極中存儲載流子，并根據(jù)有無載流子進(jìn)行數(shù)據(jù)存儲，同時通過檢測因有無載流子引起的閾值電壓的變化，進(jìn)行數(shù)據(jù)的讀出。特別是在EEPROM中，有在整個存儲器單元陣列進(jìn)行數(shù)據(jù)刪除的閃速(flash)EERPOM，或者將存儲器單元陣列劃分成任意的塊并以各塊為單位進(jìn)行數(shù)據(jù)刪除的閃速EEPROM，這種閃速EEPROM也稱為閃速存儲器，它具有能夠?qū)崿F(xiàn)大容量、低功耗、高速、而且耐沖擊性的優(yōu)異的特點(diǎn)。因此，閃速EERPOM在各種便攜式裝置中使用。另外，閃速EEPROM的存儲器單元具有與EEPROM相比更加容易實(shí)現(xiàn)高集成度的優(yōu)點(diǎn)。
以往，作為構(gòu)成閃速EEPROM的存儲器單元，提出疊層?xùn)判团c分裂柵極型這兩種方案。
在疊層?xùn)艠O型存儲器單元中，使浮柵電極存儲電子的寫入動作，是使半導(dǎo)體基板的溝道中的電子成為熱電子注入浮柵電極。這時，必須對控制柵電極加上十幾伏的電壓。另外，在疊層?xùn)判痛鎯ζ鲉卧校龈烹姌O存儲的電子即刪除動作，是從源極區(qū)向浮柵電極流過福勒—諾爾德海姆隧道電流(Fowler-Nordheim Tunnel Current，下面稱為FN隧道電流)。這時，必須對源極區(qū)施加十幾伏的電壓。
在分裂柵型存儲器單元中，使浮柵電極存儲電子的寫入動作，是使半導(dǎo)體基板的溝道中的電子成為熱電子注入浮柵電極。這時必須對源極區(qū)施加十幾伏的電壓。另外，在分裂柵型存儲器單元中，從浮柵電極拉出電子即刪除動作，是從控制柵電極向浮柵電極流過FN隧道電流。這時，必須對控制柵極施加十幾伏的電壓。
這樣，已有的疊層?xùn)判图胺至褨判偷拇鎯ζ鲉卧趯懭雱幼髦袨榱讼蚋烹姌O注入電子，要利用熱電子，而在刪除動作中，為了拉出浮柵電極存儲的電子，要利用FN隧道電流。
然而，為了長時間保持浮柵電極存儲的載流子，必須增加包圍浮柵電極的絕緣膜的膜厚。但是，在對浮柵電極注入或拉出電子時，要利用熱電子或FN隧道電流。因此，越是增加包圍浮柵電極的絕緣膜的膜厚，則在寫入動作或刪除動作中對控制柵電極或漏極區(qū)施加的電壓(下面稱為“存儲器單元的工作電壓”)就必須越高。
另外，存儲器單元工作電壓是利用升壓電路生成的。在這種情況下，實(shí)用的電壓為十幾伏。另外，在采用硅氧化膜作為包圍浮柵電極的絕緣膜時，若存儲器單元工作電壓采用十幾伏，則該硅氧化膜的膜厚要在10nm以上，這是很困難的。因而，以往為了將存儲器單元的工作電壓限制在十幾伏，在采用硅氧化膜作為包圍浮柵電極的絕緣膜時，使硅氧化膜的膜厚為十幾納米以下。已經(jīng)知道，若該硅氧化膜的膜厚為8nm以上，則能夠?qū)⒏烹姌O存儲的電子保持實(shí)用上某種程度上能夠滿足要求的時間。
另外，在使浮柵電極存儲空穴時，也與上述存儲電子的情況相同，通過使作為包圍浮柵電極的絕緣膜的硅氧化膜膜厚為十幾納米以下，將存儲器單元的工作電壓抑制在十幾伏以下，同時將浮柵電極存儲的空穴保持實(shí)用上某種程度上能夠滿足要求的時間。
近年來，在閃速EERPOM中，已確保浮柵電極存儲的載流子的保持時間足夠長(10年以上)，在這一基礎(chǔ)上還要求實(shí)現(xiàn)比現(xiàn)在更低電壓、更高速動作、更低功耗及更高集成度的目標(biāo)。
如上所述，在以往用硅氧化膜作為包圍浮柵電極的絕緣膜時，為了確保10年以上的載流子保持時間，必須避免使硅氧化膜的膜厚小于8nm。
另外，若謀求使存儲器單元的工作電壓實(shí)現(xiàn)低電壓化，則升壓用的時間(讀時間)縮短，因而可以謀求使寫入動作及刪除動作在這一程度上實(shí)現(xiàn)高速化。另外，也能夠謀求實(shí)現(xiàn)低功耗。
另外，對于生成存儲器單元的工作電壓用的升壓電路，其生成的電壓越高，電路規(guī)模就越增大。而且，構(gòu)成閃速EEPROM的外圍電路(譯碼器、讀出放大器、緩沖器等)的晶體管，其耐壓越高，在基板上的占有面積(晶體管尺寸)越大。因此，若使存儲器單元的工作電壓為低電壓，則升壓電路的電路規(guī)?？梢詼p小，同時構(gòu)成升壓電路的晶體管尺寸也減小，所以能夠謀求實(shí)現(xiàn)高集成度。
因而，通過謀求使存儲器單元的工作電壓實(shí)現(xiàn)低電壓化，就能夠同時全部實(shí)現(xiàn)高速動作，低功耗及高集成度。
另外，以往還知道一種分裂柵型閃速EERPOM，它是通過使源極擴(kuò)散層與浮柵實(shí)現(xiàn)電容耦合，從而利用源極擴(kuò)散層的電位來控制浮柵的電位。在該結(jié)構(gòu)中，源極擴(kuò)散層與浮柵實(shí)現(xiàn)電容耦合，同時控制柵也相對于浮柵實(shí)現(xiàn)電容耦合，在這種情況下，在以往的分裂柵型閃速EEPROM的結(jié)構(gòu)中，由于控制柵覆蓋浮柵的上方及側(cè)面，因此控制柵與浮柵相對的面積大。所以，控制柵與浮柵的耦合比在一定的程度上較大。因而，源極擴(kuò)散層與控制柵的耦合比相對變小，因此為了利用源極擴(kuò)散層的電位來控制浮柵的電位，必須對源極擴(kuò)散層加上高電壓。結(jié)果，在已有的分裂柵型利用源極擴(kuò)散層電位來控制浮柵電位的結(jié)構(gòu)的閃速EEPROM，很難使工作電壓實(shí)現(xiàn)低電壓化。
本發(fā)明的另一個目的在于，在上述半導(dǎo)體存儲器中，通過減少浮柵與控制柵的耦合比，來增加擴(kuò)散層與浮柵的耦合比。
本發(fā)明的一種的半導(dǎo)體存儲器具有浮柵、與浮柵電容耦合并控制浮柵電位用的第一擴(kuò)散層、以及與浮柵相對配置的控制柵。而且，在進(jìn)行刪除動作時，從控制柵向浮柵流過隧道電流的方向是與半導(dǎo)體基板的主表面實(shí)質(zhì)上平行的方向。另外，本發(fā)明的擴(kuò)散層意味著在半導(dǎo)體基板表面形成的雜質(zhì)區(qū)等。另外，半導(dǎo)體基板不僅包含通常的半導(dǎo)體基板，也包含在絕緣基板上形成的半導(dǎo)體層，是一個廣義的概念。
在所述本發(fā)明的一種的半導(dǎo)體存儲器中，如上所述，在進(jìn)行刪除動作時，從控制柵向浮柵流過隧道電流的方向是與半導(dǎo)體基板的主表面實(shí)質(zhì)上平行的方向，通過采用這樣的結(jié)構(gòu)，即使控制柵在浮柵的上方?jīng)]有重疊的區(qū)域，也能夠從浮柵拉出載流子，以此形成隧道電流。這樣，與控制柵在浮柵上方重疊的結(jié)構(gòu)相比，能夠減少浮柵與控制柵之間的電容。因此，由于浮柵與控制柵的耦合比減小，所以第1擴(kuò)散層與浮柵的耦合比增加。這樣，與控制柵在浮柵上方重疊的結(jié)構(gòu)相比，即使對第1擴(kuò)散層施加低電壓的情況下，也能夠很容易使浮柵電位上升，因此能夠以低電壓進(jìn)行寫入。另外，由于能夠相應(yīng)于電壓降低的大小使升壓用的時間縮短，因此能夠進(jìn)行高速寫入。再有，在刪除中也由于控制柵與浮柵容易產(chǎn)生電位差，因此與以往相比，能夠以較低的控制柵電壓進(jìn)行徹底的刪除。
在上述本發(fā)明的一種的半導(dǎo)體存儲器中，最好是浮柵在與控制柵相對的部分具有在相對于半導(dǎo)體基板的主表面實(shí)質(zhì)上平行的方向上形成的尖狀的前端部。若采用這樣的構(gòu)成，則由于能夠使電場集中在尖狀的前端部，因此與沒有尖狀的前端部的情況相比，刪除時即使對控制柵所加的電壓較低時，也能夠從浮柵拉出載流子。這樣，能夠以低電壓進(jìn)行刪除。另外，相應(yīng)于電壓的這一點(diǎn)降低，升壓用的時間相應(yīng)縮短，因此能夠進(jìn)行高速的刪除。另外，由于利用尖狀的前端部，使浮柵與控制柵的耦合更減少，因此第1擴(kuò)散層與浮柵的耦合比更增加。這樣，與沒有尖狀的結(jié)構(gòu)的情況相比，對擴(kuò)散層施加低電壓時也能夠很容易使浮柵電位上升，因此能夠以低電壓進(jìn)行高速的寫入。
在包含具有上述尖狀前端部的浮柵的半導(dǎo)體存儲器中，最好是浮柵的尖狀前端部利用各向同性腐蝕形成。若這樣構(gòu)成，則容易在浮柵上形成尖狀前端部。
另外，在包含具有上述尖狀前端部的浮柵的半導(dǎo)體存儲器中，浮柵的尖狀前端部也可以位于浮柵的控制一側(cè)的側(cè)端部下面附近。另外，也可以還具有在浮柵的尖狀前端部與控制柵的與浮柵的尖狀前端部相對的部分之間形成的隧道絕緣膜。另外，浮柵的包含尖狀前端部的側(cè)面也可以形成凹狀。另外，控制柵的與浮柵的尖狀前端部相對的部分也可以形成凹狀。
在包含具有上述尖狀前端部的浮柵的半導(dǎo)體存儲器中，最好是形成的控制柵至少不與浮柵的尖狀前端部以外的部分重疊。若這樣構(gòu)成，則由于能夠很容易減小控制柵與浮柵的耦合比，因此能夠增加第1擴(kuò)散層與浮柵的耦合比。
在包含具有上述尖狀前端部的浮柵的半導(dǎo)體存儲器中，最好是浮柵的尖狀前端部以外的部分具有50nm以下的厚度。若這樣以較薄的厚度形成浮柵，則由于浮柵的與控制柵相對的部分的面積減小，因此能夠相應(yīng)于該面積減少量減少浮柵與控制柵的耦合比。這樣，由于浮柵與第1擴(kuò)散層的耦合比增加，因此即使降低對第1擴(kuò)散層所加的電壓，也容易進(jìn)行寫入。這樣，通過謀求實(shí)現(xiàn)低電壓化，就能夠謀求實(shí)現(xiàn)高速動作、低功耗及高集成度。
在上述本發(fā)明的一種的半導(dǎo)體存儲器中，最好是浮柵具有50nm以下的厚度。在這種情況下，若以50nm以下的極薄的厚度形成浮柵，則由于能夠?qū)⒏耪w形成為尖狀，因此在浮柵上沒有必要設(shè)置尖狀前端部。
在上述本發(fā)明的一種的半導(dǎo)體存儲器中，最好是在半導(dǎo)體基板上隔著第1絕緣膜形成控制柵，形成第1絕緣膜的半導(dǎo)體基板的上表面部分與形成浮柵的半導(dǎo)體基板的上表面部分相比要凹下，凹下程度打印第1絕緣膜的厚度但小于電子的平均自由程。若這樣構(gòu)成，相對于半導(dǎo)體基板的主表面大約垂直的控制柵的浮柵一側(cè)的側(cè)面能夠作為相向的電極完全覆蓋浮柵的尖狀前端部。這樣，刪除時能夠進(jìn)一步減小對控制柵施加的電壓。另外，通過使凹下深度小于電子平均自由程，能夠防止寫入用的熱電子的發(fā)生及注入概率的下降。在這種情況下，控制柵的下表面最好位于比浮柵的下表面更下面的位置。
在上述本發(fā)明的一種的半導(dǎo)體存儲器中，最好是在半導(dǎo)體基板上隔著具有第1厚度的第1絕緣膜形成控制柵，在半導(dǎo)體基板上隔著具有小于第1厚度的第2厚度的第2絕緣膜形成浮柵。
在上述本發(fā)明的一種的半導(dǎo)體存儲器中，最好是浮柵與第1擴(kuò)散層重疊的部分在柵極長度方向上的長度為浮柵在柵極長度方向上的長度的1/2以下。在上述本發(fā)明的一種的半導(dǎo)體存儲器中，由于浮柵與控制柵的耦合比非常小，因此即使這樣使得與浮柵電容耦合第1擴(kuò)散層與浮柵僅重疊浮柵在柵極長度方向上的長度的1/2以下，也能夠得到足夠高的浮柵與第1擴(kuò)散層的耦合比。因而，能夠以第1擴(kuò)散層的小電壓范圍來控制浮柵電位。另外，由于通過減小浮柵與第1擴(kuò)散層的重疊長度，使得第1擴(kuò)散層(源極擴(kuò)散層)與漏極擴(kuò)散層的距離比以往增大，因此能夠縮短浮柵及控制柵的長度，結(jié)果能夠容易謀求實(shí)現(xiàn)微細(xì)化及高速化。
在這種情況下，浮柵與第1擴(kuò)散層的重疊部分在柵極長度方向上的長度也可以為浮柵在柵極長度方向上的長度的1/3以下。另外，浮柵與第1擴(kuò)散層的耦合比最好大于浮柵與控制柵的耦合比。
在上述本發(fā)明的一種的半導(dǎo)體存儲器中，也可以還具有在半導(dǎo)體基板的主表面上與第1擴(kuò)散層隔著規(guī)定間隔形成的第2擴(kuò)散層，在第1擴(kuò)散層與第2擴(kuò)散層之間，沿著與半導(dǎo)體基板的主表面平行的方向并隔著規(guī)定的間隔配置控制柵與浮柵。
圖2為

圖1所示一實(shí)施形態(tài)的存儲器單元的部分放大剖面圖。
圖3為本發(fā)明一實(shí)施形態(tài)的半導(dǎo)體存儲器的總體構(gòu)成的方框圖。
圖4～圖10為說明圖1所示半導(dǎo)體存儲器的存儲器單元的制造工藝用的剖面圖。
首先，參照圖1及圖2說明本發(fā)明一實(shí)施形態(tài)的半導(dǎo)體存儲器的存儲器單元100的結(jié)構(gòu)。在本實(shí)施形態(tài)的半導(dǎo)體存儲器在硅基板1的表面隔著規(guī)定的間隔形成源極擴(kuò)散層2及漏極擴(kuò)散層3。又，硅基板1為本發(fā)明的“半導(dǎo)體基板”的一個例子，源極擴(kuò)散層2為本發(fā)明的“第1擴(kuò)散層”的一個例子。另外，在源極擴(kuò)散層2與漏極擴(kuò)散層3之間的漏極擴(kuò)散層3一側(cè)的硅基板1上，隔著具有約10nm～約15nm厚度的由硅氧化膜構(gòu)成的柵極絕緣膜6，形成由多晶硅膜構(gòu)成的控制柵(control·gate，CG)7。另外，柵極絕緣膜6為本發(fā)明的“第1絕緣膜”的一個例子。
另外，在源極擴(kuò)散層2與漏極擴(kuò)散層3之間的源極擴(kuò)散層2一側(cè)的硅基板1上，隔著具有約8nm厚度的由硅氧化膜構(gòu)成的柵極絕緣膜4，形成具有約30nm厚度的由多晶硅膜構(gòu)成的浮柵(floating gate，F(xiàn)G)5。另外，在控制柵7與浮柵5的前端部5a之間，形成由硅氧化膜構(gòu)成的隧道絕緣膜6a。
這里，在本實(shí)施形態(tài)中，如上所述，浮柵5以約30nm的較薄的厚度形成。另外，浮柵5的控制柵7一側(cè)的前端部5a呈尖狀。另外，控制柵7下面形成柵極絕緣膜6的硅基板1的表面1a，與浮柵5下面形成柵極絕緣膜4的硅基板1的表面1b相比，要凹下約20nm左右。該硅基板1的表面1a的凹下量設(shè)定為大于控制柵7下面的柵極絕緣膜6的厚度(約10nm～約15nm)但小于電子的平均自由程(約30nm～約40nm)。這是根據(jù)以下的理由。
即通過將硅基板1的表面1a的凹下量設(shè)定為大于控制柵7下面的柵極絕緣膜6的厚度(約10nm～約15nm)，使得控制柵7的下表面低于浮柵5的下表面。這樣，相對于硅基板1的主表面大于垂直的控制柵7的浮柵5一側(cè)的側(cè)面能夠作為對向的電極完全覆蓋浮柵5的尖狀前端部5a。結(jié)果，在下述的刪除動作進(jìn)行時，能夠進(jìn)一步減小對控制柵7施加的電壓。另外，通過將凹下量設(shè)定為小于電子的平均自由程，能夠防止寫入用的熱電子的發(fā)生及注入概率的下降。
另外，在本實(shí)施形態(tài)中，在下述的刪除動作進(jìn)行時，電子從浮柵5的前端部5a向控制柵7沿與硅基板1的主表面實(shí)質(zhì)上平行的方向被拉出。另外，源極擴(kuò)散層2與浮柵5的重疊部分在柵極長度方向上的長度為浮柵5在柵極長度方向上的長度的1/3左右。
在圖1所示的結(jié)構(gòu)中，形成層間絕緣膜9，使其覆蓋浮柵5。又，形成側(cè)壁絕緣膜8，使其覆蓋控制柵7的漏極擴(kuò)散層3一側(cè)的側(cè)面的一部分。又形成源極電極10，使其與源極擴(kuò)散層2連接。
下面參照圖3說明半導(dǎo)體存儲器150的總體構(gòu)成。存儲器單元陣列151是由多個存儲器單元100配置成矩陣狀而構(gòu)成(在圖3中，為了簡化畫面，僅畫出4個存儲器單元)。
在行(row)方向排列的各存儲器單元100中，各控制柵7與公共的字線WL1～WLn連接，在列(column)方向排列的各存儲單元100中，漏極擴(kuò)散層3與公共的位線BL1～BLn連接，源極電極10與公共的源極線SL連接。
各字線WL1～WLn與行譯碼器152連接，各位線BL1～BLn與列譯碼器153連接。
從外部指定的行地址及列地址被輸入至地址引腳154。該行地址及列地址從地址引腳154傳送至地址鎖存器155。用地址鎖存器155鎖存的各地址中，行地址通過地址緩沖器156被傳送至行譯碼器152，列地址通過地址緩沖器156被傳送至列譯碼器153。
行譯碼器152在各字線WL1～WLn中，選擇與地址鎖存器155鎖存的行地址對應(yīng)的字線，同時根據(jù)來自柵極電壓控制電路157的信號，與后述的各動作模式對應(yīng)地控制各字線WL1～WLn的電位。
列譯碼器153在各位線BL1～BLn中選擇與地址鎖存器155鎖存的列地址對應(yīng)的位線，根據(jù)來自漏極電壓控制電路158的信號，與后述的各動作模式對應(yīng)地控制各位線BL1～BLn的電位。
從外部指定的數(shù)據(jù)輸入至數(shù)據(jù)引腳159。該數(shù)據(jù)從數(shù)據(jù)引腳159通過輸入緩沖器160傳送至列譯碼器153。列譯碼器153與該數(shù)據(jù)對應(yīng)地如下所述那樣控制各位線BL1～BLn的電位。
從任意存儲器單元100讀出的數(shù)據(jù)從各位線BL1～BLn通過列譯碼器153傳送至讀出放大器組161。讀出放大器組161是電流讀出放大器。用讀出放大器161判別的數(shù)據(jù)從輸出緩沖器162通過數(shù)據(jù)引腳159向外部輸出。
源極電壓控制電路163與后述的各動作模式對應(yīng)地控制源極線SL的電位。
另外，上述各電路(152～163)的動作由控制芯電路164進(jìn)行控制。
下面說明如上所述構(gòu)成的存儲器單元100的各動作(寫入動作、刪除動作及讀出動作)。源極電壓Vs通過源極線SL加在源極擴(kuò)散層2(源極電極10)上。漏極電壓Vd通過位線BL1～BLn加在漏極擴(kuò)散層3上，控制柵電壓Vcg通過字線WL1～WLn加在控制柵7上。
寫入動作在進(jìn)行寫入動作之前，浮柵5處于刪除狀態(tài)(電子被拉出的狀態(tài))，在本實(shí)施形態(tài)中，處于刪除狀態(tài)的浮柵5保持約2V的電位。另外，在本實(shí)施形態(tài)中，將浮柵5作為柵極的晶體管及將控制柵7作為柵極的晶體管各自的閾值電壓Vt都為0.5V。
在寫入動作中，將存儲器單元100的工作電壓設(shè)定為，源極電壓Vs為7V，漏極電壓Vd為0.3V，控制柵電壓Vcg為1V。
如上所述，由于源極擴(kuò)散層2與浮柵5通過電容實(shí)現(xiàn)強(qiáng)耦合，因此即使源極擴(kuò)散層2的電位采用比較低的電位7V，也能夠很容易使浮柵5的電位上升。這樣，將浮柵5作為柵極的晶體管處于導(dǎo)通(ON)狀態(tài)。另外，由于對控制柵7施加了1V，因此將控制柵7作為柵極的晶體管也處于導(dǎo)通狀態(tài)。這樣，從漏極擴(kuò)散層3向源極擴(kuò)散層2有電子流過，同時該電子利用位于控制柵7與浮柵5之間的臺階部加速成為熱電子，注入浮柵5。
在本實(shí)施形態(tài)中，如上所述，由于以約30nm的較薄的厚度形成浮柵5，同時將浮柵5的控制柵7一側(cè)的前端部5a形成尖狀，因此能夠減小浮柵5與控制柵7之間的電容。這樣，由于控制柵7與浮柵5之間的耦合比減小，因此源極擴(kuò)散層2與浮柵5的耦合比增加。結(jié)果，在寫入動作進(jìn)行時，由于在對源極擴(kuò)散層2加上低電壓的情況下也能夠很容易使浮柵5的電位上升，因此能夠以低電壓進(jìn)行寫入。另外，升壓用的時間相應(yīng)于電壓降低的大小縮短，因此能夠進(jìn)行高速寫入。
另外，在上述實(shí)施形態(tài)中，由于以約30nm的較薄的厚度形成浮柵5，同時將浮柵5的控制柵7一側(cè)的前端部5a形成尖狀，浮柵5與控制柵7的耦合比非常小，因此使得與浮柵5電容耦合的源極擴(kuò)散層2與浮柵重疊僅浮柵5在柵極長度方向上的長度的1/3左右也能夠得到足夠高的浮柵5與源極擴(kuò)散層2的耦合比。因而能夠以源極擴(kuò)散層2的小電壓范圍來控制浮柵5的電位。另外，由于減小浮柵5與源極擴(kuò)散層2的重疊長度，源極擴(kuò)散層2與漏極擴(kuò)散層3的距離比以往增加，因此能夠縮短浮柵5及控制柵7的長度，結(jié)果能夠容易實(shí)現(xiàn)微細(xì)化。
另外，由于浮柵5下面的柵極絕緣膜4形成的厚度與以往相同，因此能夠長時間保持?jǐn)?shù)據(jù)。另外，在本實(shí)施形態(tài)中，如上所述，通過謀求使工作電壓實(shí)現(xiàn)低電壓化，也能夠達(dá)到低功耗。再有，通過降低工作電壓，由于使得升壓電路的電路規(guī)模變小，而且構(gòu)成外圍電路的晶體管尺寸也減小，因此還能夠謀求實(shí)現(xiàn)高集成度。
刪除動作在刪除動作中，將存儲器單元100的工作電壓設(shè)定為，源極電壓Vs為0V，漏極電壓Vd為0V，控制柵電壓Vcg為8V。在這種情況下，源極擴(kuò)散層2與浮柵5通過電容實(shí)現(xiàn)強(qiáng)耦合，同時控制柵7與浮柵5的耦合弱，因此浮柵5的電位近似為0V。
另一方面，由于控制柵7的電位為8V，因此在位于控制柵7與浮柵5的尖端部分5a之間的隧道絕緣膜6a中產(chǎn)生強(qiáng)電場。結(jié)果，流過FN隧道電流，從浮柵5向控制柵7拉出電子，進(jìn)行數(shù)據(jù)刪除。在這種情況下，從浮柵5的尖端部分5a向控制柵7拉出電子的方向是與硅基板1的主表面實(shí)質(zhì)上平行的方向。因而，流過的FN隧道電流也沿著與硅基極1的主表面實(shí)質(zhì)上平行的方向流動。
在本實(shí)施形態(tài)中，由于在浮柵5設(shè)置尖狀的前端部5a，從而在該尖狀的前端部5a產(chǎn)生電場集中，因此即使刪除時對控制柵7施加的電壓低于沒有尖狀的情況，也能夠很容易從浮柵5拉出電子。這樣，與沒有尖狀的結(jié)構(gòu)相比，能夠容易地以低電壓實(shí)施刪除動作。另外，升壓時間相應(yīng)于電壓降低的大小縮短，因此能夠謀求實(shí)現(xiàn)刪除動作的高速化。
讀出動作在讀出動作中，將存儲器單元100的工作電壓設(shè)定為，源極電壓Vs為0V，漏極電壓Vd為2.5V，控制柵電壓Vcg為2.5V。
在浮柵5未存儲電子的狀態(tài)(刪除狀態(tài))下，由于浮柵5帶正電，因此浮柵5下面的溝道區(qū)處于導(dǎo)通(ON)狀態(tài)。另外，在浮柵5存儲電子的狀態(tài)(寫入狀態(tài))下，由于浮柵5帶負(fù)電，因此浮柵5下面的溝道區(qū)處于斷開(OFF)狀態(tài)。
在溝道區(qū)為導(dǎo)通的狀態(tài)下，與斷開狀態(tài)相比，在源極擴(kuò)散層2與漏極擴(kuò)散層3之間容易流過電流。因而，通過檢測源極擴(kuò)散層2與漏極擴(kuò)散層3之間流過的電流(存儲單元電流)的量，能夠判斷浮柵5是否存儲了電子。這樣，能夠讀出存儲器單元100存儲的數(shù)據(jù)。
下面參照圖1及圖4～圖10說明本實(shí)施形態(tài)的半導(dǎo)體存儲器的存儲器單元部分的制造工藝。
首先，如圖4所示，在硅基板1上形成由硅氧化膜構(gòu)成的柵極絕緣膜4，然后在該柵極絕緣膜4上，形成具有約30nm厚度的多晶硅膜5b。在多晶硅膜5b上淀積SiN膜21之后，去掉位于源極擴(kuò)散層2及浮柵5的形成區(qū)的SiN膜21，這樣形成開口部分21a。然后，將具有開口部21a的SiN膜21作為掩膜，對多晶硅膜5b進(jìn)行摻雜。
然后，如圖5所示，在SiN膜21的開口部分21a形成硅氧化膜(DiO2膜)9a。然后，利用腐蝕去掉多晶硅5b。
接著，如圖6所示，在整個表面淀積硅氧化膜(SiO2膜)后，通過進(jìn)行內(nèi)腐蝕(etch back)，形成覆蓋多晶硅膜5b的端部同時覆蓋SiN膜21的側(cè)壁上部的絕緣膜9b。利用側(cè)壁隔層9a及絕緣膜9b構(gòu)成間絕緣膜9。
接著，如圖7所示，進(jìn)行源極擴(kuò)散層形成用的離子注入之后，形成由多晶硅構(gòu)成的源極電極10。該由多晶硅構(gòu)成的源極電極10在紙面的深度方向形成粒狀。然后，進(jìn)行摻砷(As)或摻磷(P)，使得由多晶硅構(gòu)成的源極電極10的平均雜質(zhì)濃度達(dá)到1×1020cm-3以上。然后，在由多晶硅構(gòu)成的源極電極10的上表面形成硅氧化膜22。
然后，利用腐蝕去掉SiN膜21，同時對露出的多晶硅膜5b(參照圖7)進(jìn)行各向同性腐蝕，通過這樣形成圖8所示的在右方向具有尖狀前端部5a的浮柵5。然后，在去掉位于利用各向同性腐蝕去掉的多晶硅膜5b(參照圖7)下面的柵極絕緣膜4之后，將硅基板1削去約20nm左右。通過這樣，形成硅基板1的凹下的表面1a。
接著，在淀積構(gòu)成柵極絕緣膜6及隧道絕緣6a的硅氧化膜之后，淀積多晶硅膜7a約200nm的厚度。然后，通過對多晶硅膜7a摻砷(As)或摻磷(P)，使多晶硅膜7a的平均雜質(zhì)濃度達(dá)到1×1020cm-3以上。
然后，對多晶硅膜7a進(jìn)行各向異性腐蝕，通過這樣形成圖10所示的由多晶硅膜構(gòu)成的控制柵7。然后，在淀積硅氧化膜之后，通過進(jìn)行各向異性腐蝕，在控制柵7的側(cè)面形成絕緣膜8。
最后，對硅基板1離子注入砷(As)或磷(P)，通過這樣形成圖1所示的漏極擴(kuò)散層3。然后，形成上部結(jié)構(gòu)及布線部，通過這樣完成本實(shí)施形態(tài)的半導(dǎo)體存儲器的存儲器單元。
另外，應(yīng)該認(rèn)為這一次揭示的實(shí)施形態(tài)的所有的內(nèi)容都是表示例子，而不是限制本發(fā)明的內(nèi)容。本發(fā)明的范圍不是上述實(shí)施形態(tài)的說明，而是由權(quán)利要求的范圍表示的，特別還包含與權(quán)利要求范圍相同意義及范圍內(nèi)的所有變更。
例如，在上述實(shí)施形態(tài)中，是采用浮柵5具有尖狀前端部5a的結(jié)構(gòu)，但本發(fā)明不限于此，若使浮柵5的厚度更薄，則即使不設(shè)置尖端部分5a，也能夠得到同樣的效果。另外，在上述實(shí)施形態(tài)中，是將浮柵5的厚度取為約30nm，但本發(fā)明不限于此，若是50nm以下的厚度，則能夠得到同樣的效果。
另外，在上述實(shí)施形態(tài)中，是使控制柵7下面形成柵極絕緣膜6的硅基板1的表面1a凹下約20nm大小而形成的，但本發(fā)明不限于此，若是在柵極絕緣膜6的厚度以上而且是電子的平均自由程(300nm～40nm)以下，則也可以是其它凹下深度。
另外，在上述實(shí)施形態(tài)中，是源極擴(kuò)散層2與浮柵5的重疊部分在柵極長度方向上的長度為浮柵5在柵極長度方向上的長度的1/3左右，但本發(fā)明不限于此，只要是1/2以下即可。但是，最好是1/3以下。
權(quán)利要求
1.一種半導(dǎo)體存儲器，其特征在于，具有浮柵、與所述浮柵電容耦合并控制所述浮柵的電位用的第1擴(kuò)散層、以及與所述浮柵相對配置的控制柵，在進(jìn)行刪除動作時，從所述控制柵向所述浮柵流過隧道電流的方向是與半導(dǎo)體基板的主表面實(shí)質(zhì)上平行的方向。
2.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于，所述浮柵在與所述控制柵相對的部分具有在與所述半導(dǎo)體基板的主表面實(shí)質(zhì)上平行的方向上形成尖狀的前端部。
3.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于，所述浮柵的尖狀前端部利用各向同性腐蝕形成。
4.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于，所述浮柵的尖狀前端部位于所述浮柵的所述控制柵一側(cè)的側(cè)端部下面附近。
5.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于，還具有在所述浮柵的尖狀前端部與所述控制柵的與所述浮柵的尖狀前端部相對的部分之間形成的隧道絕緣膜。
6.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于，所述浮柵的包含尖狀前端部分的側(cè)面形成凹狀。
7.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于，所述控制柵的與所述浮柵的尖狀前端部相對的部分形成凹狀。
8.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于，形成的所述控制柵至少不與所述浮柵的尖狀前端部以外的部分重疊。
9.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于，所述浮柵的尖狀前端部以外的部分具有50nm以下的厚度。
10.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于，所述浮柵具有50nm以下的厚度。
11.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于，在所述半導(dǎo)體基板上隔著第1絕緣膜形成所述控制柵，形成所述第1絕緣膜的半導(dǎo)體基板的上表面部分與形成所述浮柵的所述半導(dǎo)體基板的上表面部分相比要凹下，凹下程度為所述第1絕緣膜的厚度以上，電子的平均自由程以下。
12.如權(quán)利要求11所述的半導(dǎo)體存儲器，其特征在于，所述控制柵的下表面位于所述浮柵的下表面的下面。
13.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于，在所述半導(dǎo)體基板上隔著具有第1厚度的第1絕緣膜形成所述控制柵，在所述半導(dǎo)體基板上隔著具有小于所述第1厚度的第2厚度的第2絕緣膜形成所述浮柵。
14.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于，所述浮柵與所述第1擴(kuò)散層重疊的部分在柵極長度方向上的長充為所述浮柵在柵極長度方向上的長度的1/2以下。
15.如權(quán)利要求14所述的半導(dǎo)體存儲器，其特征在于，所述浮柵與所述第1擴(kuò)散層重疊的部分在柵極長度方向上的長度為所述浮柵在柵極長度方向上的長度的1/3以下。
16.如權(quán)利要求14所述的半導(dǎo)體存儲器，其特征在于，所述浮柵與所述第1擴(kuò)散層的耦合比大于所述浮柵與所述控制柵的耦合比。
17.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于，還具有在所述半導(dǎo)體基板的主表面上與所述第1擴(kuò)散層隔著規(guī)定的間隔形成的第2擴(kuò)散層，在所述第1擴(kuò)散層與所述第2擴(kuò)散層之間，沿著與所述半導(dǎo)體基板的主表面平行的方向并隔著規(guī)定的間隔配置所述控制柵與所述浮柵。
全文摘要
本發(fā)明提供通過減少浮柵與控制的耦合比來增加擴(kuò)散層與浮柵的耦合比，即使用低的擴(kuò)散層電壓也能夠很容易進(jìn)行高速寫入的半導(dǎo)體存儲器。該半導(dǎo)體存儲器具有浮柵、與浮柵電容耦合并控制浮柵的電位用的第1擴(kuò)散層、以及與浮柵相對配置的控制柵。而且，在進(jìn)行刪除動作時，從控制柵向浮柵流過隧道電流的方向是與半導(dǎo)體基板的主表面實(shí)質(zhì)上平行的方向。這樣，即使控制柵在浮柵的上方?jīng)]有重疊區(qū)，也能夠通過從浮柵拉出載流子而流過隧道電流。
文檔編號H01L21/28GK1412853SQ0214732
公開日2003年4月23日 申請日期2002年10月18日 優(yōu)先權(quán)日2001年10月18日
發(fā)明者藤原英明 申請人:三洋電機(jī)株式會社