專利名稱：具有雙浮置閘極存儲(chǔ)晶胞的集成電路及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)一種半導(dǎo)體元件的制程，特別是有關(guān)一種具有雙浮置閘極的存儲(chǔ)晶胞的集成電路及其制造方法。
(2)背景技術(shù)眾所周知，非揮發(fā)性存儲(chǔ)晶胞，例如快閃存儲(chǔ)晶胞，可利用數(shù)個(gè)浮置閘極以儲(chǔ)存數(shù)個(gè)位元數(shù)據(jù)。這樣的存儲(chǔ)晶胞通常包括兩個(gè)浮置閘極以儲(chǔ)存兩個(gè)位元數(shù)據(jù)，而每一個(gè)位元的數(shù)據(jù)可以個(gè)別被儲(chǔ)存(程序)與讀取。美國(guó)專利第5,929,480號(hào)，描述一種非揮發(fā)性半導(dǎo)體存儲(chǔ)元件，其中所述元件具有第一與第二浮置閘極。然而，由于一些已知的雙儲(chǔ)存存儲(chǔ)晶胞結(jié)構(gòu)的復(fù)雜性，造成所述的存儲(chǔ)晶胞不容易被微小化，使得其商品化產(chǎn)生障礙。另外，這些傳統(tǒng)的雙儲(chǔ)存存儲(chǔ)晶胞的制造方法是復(fù)雜與昂貴的。因此，我們需要一個(gè)具有更佳微小化的雙儲(chǔ)存存儲(chǔ)晶胞，并且可能利用已存在的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)制造技術(shù)來(lái)降低制造成本。
(3)發(fā)明內(nèi)容本發(fā)明的目的是提供一種具有更佳的微小化的自行對(duì)準(zhǔn)雙浮置閘極存儲(chǔ)晶胞及其制造方法，可采用互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)制造技術(shù)來(lái)降低制造成本。
根據(jù)本發(fā)明一方面提供一種集成電路，它包括一第一雙浮置閘極存儲(chǔ)晶胞，所述晶胞具有與一第二浮置閘極隔絕的一第一浮置閘極，以儲(chǔ)存至少一個(gè)位元的數(shù)據(jù)，一第二雙浮置閘極存儲(chǔ)晶胞，所述晶胞具有與一第四浮置閘極隔絕的一第三浮置閘極，以儲(chǔ)存至少一個(gè)位元的數(shù)據(jù)，其中第一雙浮置閘極存儲(chǔ)晶胞與第二雙浮置閘極存儲(chǔ)晶胞共同分享一個(gè)控制閘極，而其中第一雙浮置閘極存儲(chǔ)晶胞的第二浮置閘極與第二雙浮置閘極存儲(chǔ)晶胞的第三浮置閘極共同分享一個(gè)氧化層，并且，其中氧化層從控制閘極中電性隔絕第二與第三浮置閘極。
其中所述第一、第二、第三與第四浮置閘極的垂直高度大于或等于水平寬度。
本發(fā)明的集成電路還包括一第一隔絕氧化層以從第二浮置閘極中隔離第一浮置閘極。
本發(fā)明另外提供一種制造半導(dǎo)體元件的方法，它包括； 形成一底材，沉積介電層于底材之上，接著，沉積第一多晶硅層于介電層之上，然后，沉積氮化層于第一多晶硅層之上，之后，形成數(shù)個(gè)復(fù)合結(jié)構(gòu)，每一個(gè)結(jié)構(gòu)具有第一多晶硅層與氮化層的區(qū)域，接著，于數(shù)個(gè)復(fù)合結(jié)構(gòu)之間的底材中形成數(shù)個(gè)擴(kuò)散區(qū)域，然后，形成隔絕氧化層于數(shù)個(gè)復(fù)合結(jié)構(gòu)之間，之后，去除氮化層區(qū)域，接著，形成數(shù)個(gè)間硅壁于第一多晶硅層之上并緊鄰隔絕氧化層的側(cè)壁，然后，以數(shù)個(gè)間硅壁作為蝕刻罩幕，進(jìn)行蝕刻第一多晶硅層，之后，去除數(shù)個(gè)間硅壁，接著，形成閘間介電層于所述已蝕刻的第一多晶硅層上面，最后，形成第二多晶硅層于閘間介電層之上。
其中所述的形成數(shù)個(gè)間硅壁的步驟，包括形成數(shù)個(gè)氧化層間硅壁。
形成一數(shù)個(gè)氧化層間硅壁的步驟，包括形成數(shù)個(gè)多晶硅層間硅壁。
本發(fā)明進(jìn)一步提供一種制造半導(dǎo)體元件的方法，它包括；形成一底材，沉積介電層于底材之上，接著，沉積第一多晶硅層于介電層之上，然后，沉積氮化層于第一多晶硅層之上，之后，蝕刻氮化層與第一多晶硅層以形成數(shù)個(gè)復(fù)合結(jié)構(gòu)，每一個(gè)結(jié)構(gòu)具有第一多晶硅層與氮化層的區(qū)域，接著，利用高密度等離子體(HDP)沉積方式沉積隔絕氧化層于數(shù)個(gè)復(fù)合結(jié)構(gòu)之上，然后，去除氮化層區(qū)域，接著，形成數(shù)個(gè)間硅壁于第一多晶硅層之上，然后，以數(shù)個(gè)間硅壁作為蝕刻罩幕，以進(jìn)行蝕刻第一多晶硅層，之后，去除數(shù)個(gè)間硅壁，接著，形成閘間介電層于所述已蝕刻的第一多晶硅層上面，最后，形成第二多晶硅層于閘間介電層之上。
為進(jìn)一步說(shuō)明本發(fā)明的上目的、結(jié)構(gòu)特點(diǎn)和效果，以下將結(jié)合附圖對(duì)本發(fā)明進(jìn)行詳細(xì)的描述。
(4)


圖1是本發(fā)明的集成電路截面圖。
圖2~圖9是本發(fā)明的集成電路制造方法的截面圖。
(5)具體實(shí)施方式
本發(fā)明提供一具有自行對(duì)準(zhǔn)雙浮置閘極存儲(chǔ)晶胞的集成電路與其制造方法。本發(fā)明中每一自行對(duì)準(zhǔn)雙浮置閘極存儲(chǔ)晶胞能夠儲(chǔ)存至少兩位元的數(shù)據(jù)，并且每一個(gè)在存儲(chǔ)晶胞中的位元數(shù)據(jù)是程序(programmed)與讀取分離開的。圖1為與本發(fā)明的集成電路截面圖。如圖1所示，一集成電路10包括一底材12，所述底材例如是硅，而擴(kuò)散區(qū)域18，20與22形成于其中。所述的擴(kuò)散區(qū)域18，20與22可以為n-型或p-型區(qū)域。介電層24形成于底材12之上，其中介電層24例如是由二氧化硅、氮化硅或者是氮氧化硅所形成。介電層24有時(shí)又稱為隧穿氧化層(tunnel oxide)。所述集成電路10還包括一第一自行對(duì)準(zhǔn)雙浮置閘極存儲(chǔ)晶胞14與一本發(fā)明的第二自行對(duì)準(zhǔn)雙浮置閘極存儲(chǔ)晶胞16。所述集成電路10額外可包括其它自行對(duì)準(zhǔn)雙浮置閘極存儲(chǔ)晶胞，而非僅僅如圖1所示。
所述第一自行對(duì)準(zhǔn)雙浮置閘極存儲(chǔ)晶胞14包括一第一浮置閘極30以儲(chǔ)存一位元的數(shù)據(jù)，而第二浮置閘極32儲(chǔ)存第二個(gè)位元數(shù)據(jù)。所述浮置閘極30與32是沉積在介電層24之上。所述第一存儲(chǔ)晶胞14還包括一控制閘極48，所述控制閘極借助第一閘間介電層42與第二浮置閘極32電性隔離，并且借助第二閘間介電層44與第一浮置閘極30電性隔離。所述第一閘間介電層42與第一浮置閘極30的上方與一邊相鄰，第二閘間介電層44與第二浮置閘極32的上方與一邊相鄰。所述第一存儲(chǔ)晶胞14還包括源極/汲極區(qū)域18、20。此外，閘間介電層40、42、44與46是由相同的物質(zhì)所組成并且于制造程序上是同時(shí)形成的。另外，閘間介電層40、42、44與46可以是連續(xù)的介電層。
所述第二自行對(duì)準(zhǔn)雙浮置閘極存儲(chǔ)晶胞16包括第一浮置閘極34與第二浮置閘極36，它們是藉由介電層24與底材12隔絕。所述第二存儲(chǔ)晶胞16與第一存儲(chǔ)晶胞14共同分享相同的控制閘極48。所述控制閘極48借助第二閘間介電層44與第一浮置閘極34電性隔離，并且借助第三閘間介電層46與第二浮置閘極36電性隔離。所述第二閘間介電層44與第一浮置閘極34的上方與一邊相鄰，而第三閘間介電層46與第二浮置閘極36的上方與一邊相鄰。此外，第一存儲(chǔ)晶胞14的第二浮置閘極32與第二存儲(chǔ)晶胞16的第一浮置閘極34共同分享相同的閘間介電層44。所述第二存儲(chǔ)晶胞16還包括源極/汲極區(qū)域20、22，并且通道區(qū)域(未標(biāo)號(hào))沉積于兩者之間。每一個(gè)浮置閘極34、36可以儲(chǔ)存至少一個(gè)位元數(shù)據(jù)。浮置閘極26與38代表其它自行對(duì)準(zhǔn)雙浮置閘極存儲(chǔ)晶胞的部分。
浮置閘極28與30、32與34、36與38是藉由隔離氧化層50彼此作電性隔絕。此外，每一個(gè)浮置閘極28、30、32、34、36與38都具有一水平寬度a與垂直高度b。閘極的閘極耦合率(gate coupling ratioGCR)表示集成電路的微小化能力，而GCR越大代表集成電路的微小化能力越高。所述的GCR大約近似于(a+b)/(2a+b)。因此，GCR可以藉由降低寬度a的大小來(lái)增加。在本實(shí)施例中，浮置閘極的高度是大于或等于其寬度的，也就是b≥a。
在實(shí)施上，本發(fā)明的自行對(duì)準(zhǔn)雙浮置閘極存儲(chǔ)晶胞可以由通道中熱電子注入來(lái)程序。例如圖1所示的存儲(chǔ)晶胞14可以首先程序化第一位元來(lái)程序，例如浮置閘極30；而第二位元也一樣，例如浮置閘極32。為了程序第一位元，一個(gè)高電壓(例如8伏特)必須提供給控制閘極48，而源極/汲極區(qū)域18接地。其它源極/汲極區(qū)域20提供一個(gè)比控制閘極更低的電壓(例如4伏特)。為了程序第二位元，一個(gè)高電壓(例如8+△Vt伏特)必須提供給控制閘極48，而源極/汲極區(qū)域20接地。其它源極/汲極區(qū)域18提供一個(gè)比控制閘極更低的電壓(例如4伏特)。
此外，本發(fā)明的存儲(chǔ)晶胞可以由通道抹除(erase)或注入一群熱空穴來(lái)抹除。例如通道抹除存儲(chǔ)晶胞14必須提供給源極/汲極區(qū)域18與20一個(gè)高電壓(例如8伏特)。底材12也必須提供相同的高電壓，而控制閘極則提供一高的負(fù)電壓(例如-8伏特)。所述的電子是通過(guò)源極/汲極區(qū)域18與20間的通道來(lái)進(jìn)行抹除。當(dāng)然存儲(chǔ)晶胞14也可以由注入一群熱空穴來(lái)抹除。在實(shí)施上，底材12是接地的，源極/汲極區(qū)域18與20提供4伏特的電壓，而控制閘極則提供一-8伏特的電壓。
最后，存儲(chǔ)晶胞14的第一位元可以通過(guò)外加3伏特電壓到控制閘極48、1.5伏特電壓到源極/汲極區(qū)域18與接地源極/汲極區(qū)域20來(lái)讀取。相反地，存儲(chǔ)晶胞14的第二位元可以通過(guò)外加3伏特電壓到控制閘極48、1.5伏特電壓到源極/汲極區(qū)域20與接地源極/汲極區(qū)域18來(lái)讀取。
圖2~圖7為本發(fā)明的具有自行對(duì)準(zhǔn)浮置閘極存儲(chǔ)晶胞集成電路制造方法的截面圖。請(qǐng)參考圖2，在傳統(tǒng)的CMOS制造程序中通常首先形成底材12，接著，形成淺溝渠絕緣(未圖示)，并形成p-井與n-井(未圖示)。然后，形成介電層24于底材12之上。第一多晶硅層26沉積在介電層24之上。之后，氮化層52沉積在第一多晶硅層26之上。將所述包括第一多晶硅層26與氮化層52的結(jié)構(gòu)經(jīng)由微影制程，并蝕刻所述的結(jié)構(gòu)以形成具有第一多晶硅層26與氮化層52區(qū)域的數(shù)個(gè)復(fù)合結(jié)構(gòu)。然后，去除罩幕。以所述的復(fù)合結(jié)構(gòu)作為罩幕，將摻雜元素植入所述底材12的暴露區(qū)域以形成摻雜物擴(kuò)散區(qū)域18。所述的擴(kuò)散區(qū)域18之后成為存儲(chǔ)晶胞的源極/汲極區(qū)域。接著，進(jìn)行一氧化退火的步驟，以使得擴(kuò)散區(qū)域18更深植入底材12的中，并得以電性活化。
請(qǐng)參考圖3，執(zhí)行高密度等離子體(HDP)氧化沉積于整個(gè)集成電路結(jié)構(gòu)之上，以形成氧化層50。所述HDP沉積制程能夠填滿復(fù)合結(jié)構(gòu)之間的區(qū)域，使得復(fù)合結(jié)構(gòu)間得到適當(dāng)?shù)母艚^。此外，由于HDP沉積制程中沉積與蝕刻都是不分區(qū)域一起進(jìn)行的(inherent simultaneous)，所以氧化層50的表面上會(huì)形成數(shù)個(gè)尖峰或凸塊。請(qǐng)參考圖4，所述尖峰可以利用化學(xué)機(jī)械研磨(CMP)的技術(shù)來(lái)去除，氮化層52區(qū)域作為研磨截止層。
請(qǐng)參考圖5，CMP完成之后，接著，去除氮化層52的區(qū)域。然后，利用化學(xué)氣相沉積(CVD)的方法沉積氧化層于整個(gè)集成電路結(jié)構(gòu)之上。進(jìn)行一蝕刻氧化層間硅壁的制程以形成數(shù)個(gè)氧化層間硅壁56。所述氧化層間硅壁56是形成于第一多晶硅層26區(qū)域之上，并且與隔離氧化層50的側(cè)壁相鄰。如圖6所示，利用氧化層間硅壁56作為罩幕，進(jìn)行蝕刻所述第一多晶硅層26的區(qū)域，以形成另外的第一多晶硅層26區(qū)域。在蝕刻第一多晶硅層26的區(qū)域完成后，自行對(duì)準(zhǔn)雙浮置閘極即形成。
請(qǐng)參考圖7，接著，利用一CMP方法去除所述氧化層間硅壁56與部分的隔離氧化層50。然后，形成一閘間介電層46于浮置閘極26與隔離氧化層50之上。之后，第二多晶硅層48沉積于閘間介電層46之上以形成控制閘極。如傳統(tǒng)的CMOS制造步驟一樣，形成硅化閘極層或金屬58與接觸點(diǎn)(未圖示)。
在本發(fā)明另一個(gè)實(shí)施例中，制造程序仍然與圖2到圖4所示的一樣。請(qǐng)參考圖8，在氮化層52區(qū)域去除之后，進(jìn)行沉積多晶硅的步驟，它是以CVD的方法來(lái)執(zhí)行，結(jié)果形成多晶硅層56’。接著，進(jìn)行蝕刻多晶硅層間硅壁以形成數(shù)個(gè)多晶硅間硅壁56’于第一多晶硅層26區(qū)域之上，并且與隔離氧化層50的側(cè)壁相鄰。如圖9所示，利用氧化層間硅壁56’作為罩幕，進(jìn)行蝕刻所述第一多晶硅層26的區(qū)域，以形成另外的第一多晶硅層26區(qū)域。在蝕刻第一多晶硅層26的區(qū)域完成后，浮置閘極即形成。多晶硅間硅壁56’也在第一多晶硅層26的蝕刻進(jìn)行期間一并去除。本實(shí)施例剩下的步驟與所述的圖7所描述的相同。
當(dāng)然，本技術(shù)領(lǐng)域中的普通技術(shù)人員應(yīng)當(dāng)認(rèn)識(shí)到，以上的實(shí)施例僅是用來(lái)說(shuō)明本發(fā)明，而并非用作為對(duì)本發(fā)明的限定，只要在本發(fā)明的實(shí)質(zhì)精神范圍內(nèi)，對(duì)以上所述實(shí)施例的變化、變型都將落在本發(fā)明權(quán)利要求書的范圍內(nèi)。
權(quán)利要求
1.一種集成電路，其特征在于，包括一第一雙浮置閘極存儲(chǔ)晶胞，該第一雙浮置閘極存儲(chǔ)晶胞具有與一第二浮置閘極隔絕的一第一浮置閘極，以儲(chǔ)存至少一個(gè)位元的數(shù)據(jù)；以及一第二雙浮置閘極存儲(chǔ)晶胞，該第一雙浮置閘極存儲(chǔ)晶胞具有與一第四浮置閘極隔絕的一第三浮置閘極，以儲(chǔ)存至少一個(gè)位元的數(shù)據(jù)；其中該第一雙浮置閘極存儲(chǔ)晶胞與該第二雙浮置閘極存儲(chǔ)晶胞共同分享一個(gè)控制閘極；其中該第一雙浮置閘極存儲(chǔ)晶胞的該第二浮置閘極與該第二雙浮置閘極存儲(chǔ)晶胞的該第三浮置閘極共同分享一個(gè)氧化層；并且其中該氧化層從控制閘極中電性隔絕該第二與第三浮置閘極。
2.如權(quán)利要求1所述的集成電路，其特征在于，所述第一、第二、第三與第四浮置閘極的垂直高度大于或等于水平寬度。
3.如權(quán)利要求1所述的集成電路，其特征在于，所述第一、第二、第三與第四浮置閘極均是垂直高度大于或等于水平寬度。
4.如權(quán)利要求1所述的集成電路，其特征在于，還包括一第一隔絕氧化層以從該第二浮置閘極中隔離該第一浮置閘極。
5.如權(quán)利要求1所述的集成電路，其特征在于，還包括一第二隔絕氧化層以從該第四浮置閘極中隔離該第三浮置閘極。
6.一種制造半導(dǎo)體元件的方法，其特征在于，包括；形成一底材；沉積一介電層于該底材之上；沉積一第一多晶硅層于該介電層之上；沉積一氮化層于該第一多晶硅層之上；形成數(shù)個(gè)復(fù)合結(jié)構(gòu)，每一個(gè)結(jié)構(gòu)具有該第一多晶硅層與氮化層的區(qū)域；于該數(shù)個(gè)復(fù)合結(jié)構(gòu)之間的該底材中形成數(shù)個(gè)擴(kuò)散區(qū)域；形成隔絕氧化層于該數(shù)個(gè)復(fù)合結(jié)構(gòu)之間；去除該氮化層的區(qū)域；形成數(shù)個(gè)間硅壁于該第一多晶硅層之上并緊鄰該隔絕氧化層的側(cè)壁；蝕刻該第一多晶硅層，它是以數(shù)個(gè)該間硅壁作為蝕刻罩幕；去除該數(shù)個(gè)間硅壁；形成一閘間介電層于該已蝕刻第一多晶硅層之上；以及形成一第二多晶硅層于該閘間介電層之上。
7.如權(quán)利要求6所述的制造半導(dǎo)體元件方法，其特征在于，形成數(shù)個(gè)間硅壁的步驟包括形成數(shù)個(gè)氧化層間硅壁或數(shù)個(gè)多晶硅層間硅壁。
8.如權(quán)利要求6所述的制造半導(dǎo)體元件方法，其特征在于，還包括一沉積氧化層或多晶硅層的步驟。
9.如權(quán)利要求6所述的制造半導(dǎo)體元件方法，其特征在于，于數(shù)個(gè)復(fù)合結(jié)構(gòu)間形成隔絕氧化層的步驟包括一沉積高密度等離子體氧化層的步驟。
10.一種制造半導(dǎo)體元件的方法，其特征在于，包括；形成一底材；形成一介電層于該底材之上；沉積一第一多晶硅層于該介電層之上；沉積一氮化層于該第一多晶硅層之上；蝕刻該氮化層與該第一多晶硅層以形成數(shù)個(gè)復(fù)合結(jié)構(gòu)，每一個(gè)結(jié)構(gòu)具有該第一多晶硅層與該氮化層的區(qū)域；形成一數(shù)個(gè)擴(kuò)散區(qū)域于該數(shù)個(gè)復(fù)合結(jié)構(gòu)之間的底材中；利用高密度等離子體沉積的方法沉積一氧化層于該數(shù)個(gè)復(fù)合結(jié)構(gòu)之上與其間；去除該氮化層；形成數(shù)個(gè)間硅壁于該第一多晶硅層之上；蝕刻該第一多晶硅層，它是以數(shù)個(gè)該間硅壁作為蝕刻罩幕；去除該數(shù)個(gè)間硅壁；形成一閘間介電層于該已蝕刻第一多晶硅層之上；以及形成一第二多晶硅層于該閘間介電層之上。
全文摘要
一種集成電路,包含:一第一雙浮置閘極存儲(chǔ)晶胞,所述晶胞具有與一第二浮置閘極隔絕的一第一浮置閘極,其目的在于儲(chǔ)存至少一個(gè)位元的數(shù)據(jù),一第二雙浮置閘極存儲(chǔ)晶胞,所述晶胞具有與一第四浮置閘極隔絕的一第三浮置閘極,其目的在于儲(chǔ)存至少一個(gè)位元的數(shù)據(jù),其中第一雙浮置閘極存儲(chǔ)晶胞與第二雙浮置閘極存儲(chǔ)晶胞共同分享一個(gè)控制閘極,而其中第一雙浮置閘極存儲(chǔ)晶胞的第二浮置閘極與第二雙浮置閘極存儲(chǔ)晶胞的第三浮置閘極共同分享一個(gè)氧化層,并且,其中氧化層從控制閘極中電性隔絕了第二與第三浮置閘極。
文檔編號(hào)H01L29/788GK1423339SQ02120020
公開日2003年6月11日 申請(qǐng)日期2002年5月15日 優(yōu)先權(quán)日2002年2月8日
發(fā)明者徐雋 申請(qǐng)人:華邦電子股份有限公司