專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制造方法。特別是涉及適用于高速、高集成、低功率用途的半導(dǎo)體存儲(chǔ)裝置，以及集成了邏輯電路和半導(dǎo)體存儲(chǔ)裝置的半導(dǎo)體器件。
背景技術(shù)：
近年來(lái)，便攜式電話等可移動(dòng)的設(shè)備、游戲機(jī)等多媒體設(shè)備、或個(gè)人計(jì)算機(jī)等各種信息設(shè)備的多功能化、高性能化飛速發(fā)展。在該情況下，就構(gòu)成這些設(shè)備的集成電路(以下稱作LSI)而言，在高集成、高速、低功率、低成本這些方面，今后越來(lái)越要求具有更高的性能。
作為用于適應(yīng)該要求的技術(shù)之一，集中著眼于單片存儲(chǔ)器。所謂單片存儲(chǔ)器，是與邏輯電路共同集成在LSI芯片上的存儲(chǔ)裝置(以下稱作存儲(chǔ)器)。作為單片存儲(chǔ)器的效果，已知與將存儲(chǔ)器作為單獨(dú)的LSI芯片的情況相比，由于芯片數(shù)量的減少而LSI安裝密度提高，能夠?qū)崿F(xiàn)在LSI芯片上傳輸數(shù)據(jù)的高速化和低功率化等。
作為這樣的單片存儲(chǔ)器用的存儲(chǔ)單元，現(xiàn)在主流是靜態(tài)隨機(jī)存取存儲(chǔ)器(以下記作SRAM)單元。在SRAM單元中，一般的是由6個(gè)晶體管構(gòu)成的單元(以下記作6T單元)。其他的已知有由一個(gè)晶體管和一個(gè)電容器構(gòu)成的動(dòng)態(tài)型的存儲(chǔ)單元(以下記作1T1C單元)。作為該種類型的存儲(chǔ)單元，已知有電容器結(jié)構(gòu)不同的幾個(gè)類型。代表的是利用了具有立體結(jié)構(gòu)的電容器的單元。作為該例子，已知有在硅襯底內(nèi)制作電容器的溝槽型和離開(kāi)基板在其上部制作的層疊型。前者的例子在美國(guó)IEEE發(fā)行的SPECTRUM(光譜)1999年4月號(hào)的第61頁(yè)和圖7中有所記載。此外，后者的例子在美國(guó)IEEE發(fā)行的1999年的超大規(guī)模集成電路工藝簡(jiǎn)明教程(1999 VLSI Technology Short Course)的預(yù)稿集中第90頁(yè)的圖30中有所記載。此外，作為與它們不同的例子，在美國(guó)專利6075720號(hào)的圖3中記載了使用了平面的MOS電容器的1T1C存儲(chǔ)單元的例子。另外，已知也有6T單元和1T1C單元以外的單元。例如，在日本特開(kāi)平5-291534號(hào)、美國(guó)專利5357460中記載了利用了兩個(gè)晶體管和一個(gè)或兩個(gè)電容器的單元(以下記作2T1C、2T2C單元)。此外，美國(guó)專利No.5,751,628中公開(kāi)了轉(zhuǎn)換了1T1C和2T2C單元的強(qiáng)電介質(zhì)存儲(chǔ)裝置。
由于6T單元僅由晶體管構(gòu)成，因此，有對(duì)用于形成邏輯晶體管的工藝附加工序少的優(yōu)點(diǎn)。缺點(diǎn)是單元面積大，在一個(gè)LSI芯片上能搭載的存儲(chǔ)器容量受限制。另一方面，1T1C單元比6T單元面積小。特別是在使用了層疊型和溝槽型等的三維結(jié)構(gòu)的電容器的單元中，與6T單元相比，能夠?qū)崿F(xiàn)1/8或低于1/8的面積。但是，對(duì)于邏輯電路的CMOS工藝，由于增加了用于形成三維結(jié)構(gòu)的電容器的生產(chǎn)工序，故有成本增高的缺點(diǎn)。
上述的現(xiàn)有例中，在使用了MOS電容器的1T1C單元中，由于能用與邏輯晶體管相同的工序來(lái)形成電容器，因此，解決了生產(chǎn)工序增加的問(wèn)題。當(dāng)然，由于并列配置存儲(chǔ)單元的晶體管和電容器，電容器的形狀也是平面的，在集成度的方面，層疊型和溝槽型單元差，但與6T單元相比，可以說(shuō)能夠?qū)崿F(xiàn)高集成的單片存儲(chǔ)器。
在具有現(xiàn)有電容器的單片存儲(chǔ)器中，各自分別地進(jìn)行存儲(chǔ)部和邏輯電路部分的工藝，同時(shí)進(jìn)行能共用的工藝，只是簡(jiǎn)化了制造工序。例如，在日本特開(kāi)平11-251547號(hào)中，使用了作為DRAM特有工藝的溝槽電容器。

發(fā)明內(nèi)容
以上述這樣的情況為基礎(chǔ)，本發(fā)明所要解決的第一課題在于，通過(guò)實(shí)現(xiàn)具有活用了邏輯電路的CMOS工藝的電容器的單片存儲(chǔ)器，實(shí)現(xiàn)高度兼容了工藝成本的降低和集成度的單片存儲(chǔ)器。另外，第二課題在于，可以在上述的單片存儲(chǔ)器中進(jìn)行1V以下的低電壓工作。此外，第三課題在于，實(shí)現(xiàn)不僅適于與數(shù)字邏輯電路，而且適于與模擬電路集成的單片存儲(chǔ)器。第一課題如上述公知例子的說(shuō)明中所述，現(xiàn)在仍成問(wèn)題。然后，第二和第三課題將成為今后所要解決的重要課題。以下，關(guān)于第二和第三課題進(jìn)行說(shuō)明。
已知為了元件的微細(xì)化和低功率化，在每代工藝中都低電壓化LSI的供給電壓。在邏輯LSI中，已經(jīng)有了1.5V以下的邏輯LSI的產(chǎn)品。預(yù)想今后低電壓化進(jìn)一步發(fā)展，需要在單片存儲(chǔ)器中也在1V或IV以下進(jìn)行工作。這是因?yàn)椋舨荒艿碗妷夯鎯?chǔ)部，就必須要向邏輯部和存儲(chǔ)部供給不同的電壓，另外，不能降低存儲(chǔ)部的消耗功率。但是，低電壓下的工作產(chǎn)生各種各樣的問(wèn)題。例如已知的，1T1C單元的讀出信號(hào)量與電源電壓成正比。從而，若降低工作電壓，就難以確保讀出信號(hào)量。要避免它，就要減少位線上的存儲(chǔ)單元的個(gè)數(shù)來(lái)削減位線容量，或增大電容器的大小，使電容器的容量增加。但是，都導(dǎo)致面積的增加，損害了高集成性。此外，讀出放大器的工作也變得困難。特別是，現(xiàn)有結(jié)構(gòu)中不能實(shí)現(xiàn)1V以下的電壓中的工作。從而，實(shí)現(xiàn)能夠高集成且低電壓工作的單片存儲(chǔ)器是將來(lái)的重要課題。
此外，從以下情況來(lái)看，第三課題將成為重要課題。如所謂的芯片上的系統(tǒng)，集成在LSI上的電路規(guī)模增大，例如，在日本特開(kāi)平11-251547號(hào)和US2001/0032993A1中例舉的集成了模擬和數(shù)字電路的技術(shù)已經(jīng)常見(jiàn)。在數(shù)字電路中使用晶體管，但在模擬電路中，加之還需要電容器等元件。從而，在集成大容量的單片存儲(chǔ)器和大規(guī)模數(shù)字電路及模擬電路的情況下，就要附加各種工序，增大制造工藝成本。此外，由于組合不同種類的工藝而性能和可靠性或成品率也降低。
為了解決上述課題，在本發(fā)明中使用以下手段。首先，為了解決第一課題，作為單片存儲(chǔ)器用的電容器電極，使用金屬與金屬之間夾絕緣膜的平面型的結(jié)構(gòu)，即所謂的MIM(Metal-Insulator-Metal即，金屬-絕緣體-金屬)結(jié)構(gòu)，另外，將同一LSI上的布線層利用于該電極的一方。此外，作為電容器的絕緣體，利用高電介質(zhì)材料。另外，設(shè)為在位線上形成電容器的COB(Capacitor OverBitline)結(jié)構(gòu)。另外，如后所述，從電極的下側(cè)取用于連接電容器電極和晶體管的觸點(diǎn)。
對(duì)于第二課題，作為存儲(chǔ)單元，利用兩個(gè)晶體管一個(gè)電容器(2T1C)單元或兩個(gè)晶體管兩個(gè)電容器(2T2C)單元。此外，作為位線的預(yù)充電方式，采用所謂的VDD預(yù)充電方式或VSS(GND)預(yù)充電方式。
對(duì)于第三課題，用同樣的結(jié)構(gòu)和同一材料，形成上述單片存儲(chǔ)器用的電容器和模擬電路用的電容器，或者穩(wěn)壓電源用的電容器等。另外，在絕緣膜的膜厚和距基板的距離等對(duì)電容器的要求大致相同的情況下，也可以將利用了相同布線層的電容器，利用于存儲(chǔ)器和模擬等多個(gè)部分中。
通過(guò)使用以上手段，能夠解決第一至第三課題。當(dāng)然，也可以根據(jù)需要，使用這些手段的全部，或使用一部分。例如，根據(jù)產(chǎn)品，有時(shí)也不搭載模擬電路，但該情況下，可以通過(guò)靈活運(yùn)用上述手段的一部分，在邏輯電路和同一LSI上形成低成本、高集成、低電壓工作的單片存儲(chǔ)器?；蛘撸鶕?jù)產(chǎn)品，有時(shí)也希望非常高的單片存儲(chǔ)器的集成度。該情況下，可以如上述第一課題解決方法所述的，使用COB結(jié)構(gòu)的1T1C單元，該COB結(jié)構(gòu)使用了將電極的一方與布線共用的MIM結(jié)構(gòu)的電容器。該情況下，由于低電壓特性低于2T單元，但存儲(chǔ)單元的尺寸小，因此，根據(jù)工作電壓的要求而有效。


圖1是示出本發(fā)明的第一實(shí)施例的圖。
圖2是圖1的實(shí)施例中的半導(dǎo)體集成電路的剖面圖。
圖3是示出第一實(shí)施例中的半導(dǎo)體存儲(chǔ)裝置的圖。
圖4是第一實(shí)施例中的存儲(chǔ)單元的電路圖和示出工作波形的波形圖。
圖5是示出第一實(shí)施例中的存儲(chǔ)單元的布局的圖。
圖6是將圖5中的布局圖按每層分類示出的圖。
圖7是圖5中的存儲(chǔ)單元的剖面圖。
圖8是示出圖4中的存儲(chǔ)單元的布局的第一變形例。
圖9是將圖8中的布局圖按每層分類示出的圖。
圖10是圖8中的存儲(chǔ)單元的剖面圖。
圖11是示出圖4中的存儲(chǔ)單元的布局的第二變形例。
圖12是將圖11中的布局圖按每層分類示出的圖。
圖13是圖11中的存儲(chǔ)單元的剖面圖。
圖14是示出圖4中的存儲(chǔ)單元的布局的第三變形例。
圖15是將圖14中的布局按每層分類示出的圖。
圖16是圖14中的存儲(chǔ)單元的剖面圖。
圖17是圖14中的存儲(chǔ)單元的剖面圖。
圖18是圖3的存儲(chǔ)單元的電路圖和示出工作波形的第三實(shí)施例。
圖19是示出圖18中的存儲(chǔ)單元的布局的圖。
圖20是將圖19中的布局圖按每層分類示出的圖。
圖21是圖19中的存儲(chǔ)單元的剖面圖。
圖22是示出圖4的存儲(chǔ)單元的布局的變形例。
圖23是將圖22中的布局圖按每層分類示出的圖。
圖24是圖23中的存儲(chǔ)單元的剖面圖。
圖25是圖23中的存儲(chǔ)單元的剖面圖。
圖26是示出圖18的存儲(chǔ)單元的布局的變形例。
圖27是將圖26中的布局圖按每層分類示出的圖。
圖28是圖26中的存儲(chǔ)單元的剖面圖。
圖29是示出圖18的存儲(chǔ)單元的布局的變形例。
圖30是將圖29中的布局圖按每層分類示出的圖。
圖31是將圖29中的布局圖按每層分類示出的圖。
圖32是圖29中的存儲(chǔ)單元的剖面圖。
圖33是圖29中的存儲(chǔ)單元的剖面圖。
圖34是示出圖18中的存儲(chǔ)單元的布局的變形例。
圖35是將圖34中的布局圖按每層分類示出的圖。
圖36是圖34中的存儲(chǔ)單元的剖面圖。
圖37是圖34中的存儲(chǔ)單元的剖面圖。
圖38是圖2的模擬部和存儲(chǔ)部中的電容器的剖面圖的變形例。
圖39是示出由結(jié)構(gòu)不同的存儲(chǔ)單元構(gòu)成的半導(dǎo)體存儲(chǔ)裝置的第六實(shí)施例。
圖40是圖39中的1T1C的存儲(chǔ)單元的電路圖和布局圖。
圖41是圖40中的存儲(chǔ)單元的剖面圖。
具體實(shí)施例方式
再有，構(gòu)成實(shí)施例的各部分的晶體管不特殊限定，但可以利用公知的CMOS(互補(bǔ)型MOS晶體管)等的集成電路技術(shù)，形成在單晶硅這樣的一個(gè)半導(dǎo)體襯底上。即，在形成阱、元件隔離區(qū)域和氧化膜的工序之后，由包括形成柵電極和第一與第二半導(dǎo)體區(qū)域的工序的工序來(lái)形成，所述第一和第二半導(dǎo)體區(qū)域形成源漏區(qū)域。在MOSFET(Metal Oxide Semiconductor Field EffectTransistor即，金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管)的電路記號(hào)中，柵極上不帶圓點(diǎn)的表示是N型MOSFET(NMOS)，與柵極上帶圓點(diǎn)的P型MOSFET(PMOS)區(qū)分開(kāi)。以下簡(jiǎn)化MOSFET，將其稱作MOS或MOS晶體管。但是，本發(fā)明不僅僅限定于包括在金屬柵極與半導(dǎo)體層之間設(shè)置了氧化膜的場(chǎng)效應(yīng)晶體管，可以適用于使用了中間包括絕緣膜的MISFET(金屬-絕緣體-半導(dǎo)體場(chǎng)效應(yīng)晶體管)等一般FET的電路。
(第一實(shí)施例)圖1是示出本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體集成電路LSI(以下記作LSI)的圖。從圖2至圖7示出了構(gòu)成圖1的主要部分的具體實(shí)施例。圖2示出了上述LSI的一部分的剖面圖。圖3是圖1的實(shí)施例即存儲(chǔ)部MEM的實(shí)施例，圖4是圖3中的存儲(chǔ)單元的實(shí)施例，示出了其電路圖和工作波形的一例。圖5示出了使用MIM電容器形成的2T1C單元的布局圖。圖6是將圖5的實(shí)施例的布局對(duì)每個(gè)布線層進(jìn)行分類來(lái)表示的圖。此外，圖7是示出了圖5的2T1C單元的剖面結(jié)構(gòu)的圖。以下，首先關(guān)于這些實(shí)施例進(jìn)行說(shuō)明。
在圖1的實(shí)施例中，示出了在一個(gè)芯片上搭載了邏輯部LOGIC和模擬部ANALOG及存儲(chǔ)部MEM的LSI的實(shí)施例。邏輯部LOGIC由NMOS晶體管TN0和TN1、反相器INV0和INV1、“與”電路和“與非”電路等基本數(shù)字電路、電容器C0和C1等構(gòu)成，所述反相器INV0和INV1由第一和第二導(dǎo)電類型(P型、N型)的MOSFET的柵極彼此之間和漏彼此之間進(jìn)行連接的CMOS電路構(gòu)成。邏輯部有時(shí)也具有積和電路等運(yùn)算電路和中央運(yùn)算裝置CPU。此外，模擬部ANALOG由運(yùn)算放大器OAMP、電阻R1、R2和電容CAP等構(gòu)成。存儲(chǔ)部MEM由指令控制器CMDCTL、字線解碼器XDEC、位線解碼器YDEC、字線驅(qū)動(dòng)器WDRV、存儲(chǔ)體BANK、讀出放大器SA、輸入輸出緩沖器I/Obuff等外圍電路和存儲(chǔ)體BANK構(gòu)成。圖3中詳細(xì)地進(jìn)行了說(shuō)明，但存儲(chǔ)體BANK由多個(gè)子陣列SARY構(gòu)成，另外，上述子陣列SARY由存儲(chǔ)單元MC子字線SWL0～SWLn、位線BL0～BLm-1、位線/BL0～/BLm-1等構(gòu)成。再有，由于從位線驅(qū)動(dòng)器和外部輸入的地址線、時(shí)鐘等和其他控制信號(hào)的一部分使附面雜亂，故省略之。
另外，在圖2以后具體地進(jìn)行說(shuō)明，但在圖1的實(shí)施例中，作為單片存儲(chǔ)器用的電容器和模擬電路用的電容器、穩(wěn)壓電源用的電容器等同一芯片上的電容器，利用金屬與金屬之間夾入絕緣膜的平面型的結(jié)構(gòu)，即所謂的MIM(Metal Insulator Metal，金屬-絕緣體-金屬)結(jié)構(gòu)(以下記作MIM電容器)。然后，也利用電容器電極的一方作為布線。另外，作為存儲(chǔ)單元MC，利用2個(gè)晶體管1個(gè)電容器(2T1C)單元或2個(gè)晶體管2個(gè)電容器(2T2C)單元(以下將2T1C和2T2C合稱作2T單元)。這樣，能夠按低成本和高集成化來(lái)實(shí)現(xiàn)低電壓工作的單片存儲(chǔ)器，另外，在與模擬電路等集成的情況中，也能夠使工藝成本和成品率的降低為最小。
圖2是模式地示出了圖1中的邏輯部LOGIC、模擬部ANALOG、存儲(chǔ)部MEM的剖面結(jié)構(gòu)的一個(gè)實(shí)施例。在此，以CMOS結(jié)構(gòu)為前提進(jìn)行說(shuō)明，但當(dāng)然，也能夠在混合了雙極型晶體管和CMOS的所謂的BiCMOS等結(jié)構(gòu)中適用本發(fā)明。在本實(shí)施例中，在一個(gè)P型硅襯底P-SUB上形成著邏輯部LOGIC、模擬部ANALOG、存儲(chǔ)部MEM。以下，沿著圖2中示出的剖面結(jié)構(gòu)來(lái)說(shuō)明圖1的LSI的制造方法。首先，在半導(dǎo)體襯底P-SUB中進(jìn)行形成阱和絕緣膜SiO2及元件隔離區(qū)域STI的工序。在圖2中，元件隔離區(qū)域使用淺槽隔離STI(Shallow Trench Isolation，淺槽隔離)，但也可以利用LOCOS(Local Oxidation Of Silicon，硅的局部氧化)法，用熱氧化形成隔離氧化膜。利用注入與所形成的導(dǎo)電類型相同的導(dǎo)電類型的雜質(zhì)，來(lái)進(jìn)行阱的形成。在一個(gè)P型硅襯底P-SUB內(nèi)部，形成島狀的N阱區(qū)域NISO1、NISO2、NISO3，另外，如圖所示，在各自的NISO中形成了N阱區(qū)域NW1、NW2、NW3和P阱區(qū)域PW1、PW2、PW3。圖2中的阱結(jié)構(gòu)是所謂的三重阱結(jié)構(gòu)，分別用N阱區(qū)域NISO1、2、3隔離著邏輯部LOGIC、模擬部ANALOG、存儲(chǔ)部MEM。這樣，由于能夠電隔離邏輯部LOGIC、模擬部ANALOG、存儲(chǔ)部MEM各自的區(qū)域，因此，能夠避免相互干擾，可以穩(wěn)定地工作。此外，能夠設(shè)定適于各自的工作電壓的N阱、P阱的電位。當(dāng)然，在不需要這樣的三重阱結(jié)構(gòu)的情況下，也可以構(gòu)成為不設(shè)置N阱區(qū)域NISO1、2、3的二重阱結(jié)構(gòu)的簡(jiǎn)單結(jié)構(gòu)，例如，用NISO2、3僅隔離存儲(chǔ)部MEM，或者僅隔離存儲(chǔ)部MEM和模擬部ANALOG，或者，用相同的NISO區(qū)域包圍兩個(gè)區(qū)域等，根據(jù)需要做各種各樣的變形。
下面進(jìn)行形成晶體管的柵、源、漏各電極的工序。最好盡量共用邏輯部LOGIC、模擬部ANALOG、存儲(chǔ)部MEM的晶體管的形成工序，簡(jiǎn)化生產(chǎn)工序，是為了降低制造成本和提高成品率。如后所述，通過(guò)優(yōu)先邏輯部LOGIC中的晶體管的高速性，或優(yōu)先存儲(chǔ)部MEM內(nèi)的存儲(chǔ)單元的晶體管的集成度，在該工序中可以考慮幾個(gè)選擇支(例如，美國(guó)IEEE發(fā)行的1999年的超大規(guī)模集成電路工藝簡(jiǎn)明教程(1999 VLSI Technology Short Course)的預(yù)稿集中95頁(yè)至103頁(yè)中的幾種方法)。在此，說(shuō)明使用該所謂的自對(duì)準(zhǔn)硅化工序的方法，即利用硅化來(lái)低電阻化邏輯部LOGIC的柵極、源、漏。采用該方法的優(yōu)點(diǎn)有兩個(gè)。一個(gè)是能實(shí)現(xiàn)邏輯電路的高速性，另一個(gè)是，通過(guò)使用邏輯LSI中通常使用的自對(duì)準(zhǔn)硅化工序，就可以挪用邏輯電路的設(shè)計(jì)費(fèi)用。在邏輯部LOGIC中的邏輯電路的設(shè)計(jì)中，利用“與非”電路等基本電路和CPU核心等微單元庫(kù)。因此，若使用一般的自對(duì)準(zhǔn)硅化工藝來(lái)形成邏輯部分，則具有不重新制作設(shè)計(jì)單元庫(kù)，也能挪用為了一般的邏輯LSI而標(biāo)準(zhǔn)性地準(zhǔn)備的設(shè)計(jì)費(fèi)用的優(yōu)點(diǎn)。當(dāng)然，關(guān)于模擬電路，若用一般的晶體管構(gòu)成，就可以得到能有效利用已有的單元庫(kù)的效果。再有，由于若硅化存儲(chǔ)單元的晶體管的源、漏電極，就有漏電流增加和刷新特性惡化的可能性，因此，以下，對(duì)存儲(chǔ)單元部分不硅化的例子進(jìn)行說(shuō)明。但是，當(dāng)然，在刷新特性的惡化不成為問(wèn)題的情況下，為了進(jìn)一步簡(jiǎn)化工序，也可以包括存儲(chǔ)器部分，利用自對(duì)準(zhǔn)硅化工序進(jìn)行硅化。
以下敘述具體的制造方法。首先進(jìn)行在各部的絕緣膜上形成多晶硅柵電極FG的工序。也能夠在相同的工序中，在模擬部ANALOG上形成用多晶硅層FG形成的電阻元件。通過(guò)使多晶硅膜淀積后，用光刻和干法刻蝕形成規(guī)定的形狀，來(lái)形成該FG層。接著，由干法刻蝕去除覆蓋第一和第二半導(dǎo)體區(qū)域的絕緣膜SiO2，所述第一和第二半導(dǎo)體區(qū)域成為各部的晶體管的源漏區(qū)域，進(jìn)行對(duì)該區(qū)域注入雜質(zhì)的工序。通過(guò)在P型阱中離子注入磷P和砷As等N型雜質(zhì)，在N型阱中離子注入硼B(yǎng)等P型雜質(zhì)，形成擴(kuò)散層。在注入一方的導(dǎo)電類型時(shí)，用光刻膠掩蔽另一方的阱區(qū)域。由該離子注入工序，在N阱區(qū)域NW1、NW2、NW3中形成PMOS晶體管，在P阱區(qū)域PW1、PW2、PW3中形成NMOS晶體管。此外，在該離子注入工序中，也在晶體管的近旁形成饋電部，該饋電部由比阱的濃度濃的半導(dǎo)體區(qū)域構(gòu)成，向N阱和P阱區(qū)域饋電。
下面進(jìn)行在各柵極的側(cè)壁上形成側(cè)壁隔層SS的工序。通過(guò)用CVD法各向異性刻蝕淀積的氧化膜，在柵電極的側(cè)壁上形成側(cè)壁隔層。接著，再次對(duì)源漏的擴(kuò)散層進(jìn)行離子注入，制成所謂的LDD(Lightly Doped Drain，輕摻雜漏)結(jié)構(gòu)。之后，使氧化膜淀積在整個(gè)面上后，選擇性地去除邏輯部的晶體管區(qū)域等進(jìn)行硅化部分的氧化膜。在下面的自對(duì)準(zhǔn)硅化工序中，由于剩余的氧化膜，就可以不在構(gòu)成存儲(chǔ)單元的晶體管等中進(jìn)行硅化。這樣，由于存儲(chǔ)單元部分的晶體管的源漏電極不被硅化，因此，能夠如上所述地避免刷新特性的惡化。當(dāng)然，在模擬部中，根據(jù)提高電阻值等的理由，若在電阻用的FG層和同樣電阻用的擴(kuò)散層等中有不希望硅化的區(qū)域，就可以與存儲(chǔ)單元部分同樣地進(jìn)行掩蔽。再有，在如上所述地從自對(duì)準(zhǔn)硅化工序開(kāi)始掩蔽了存儲(chǔ)單元部分的晶體管的情況下，柵電極也原樣保持為多晶硅。因此，根據(jù)存儲(chǔ)單元陣列的結(jié)構(gòu)，若增長(zhǎng)字線的長(zhǎng)度，由多晶硅構(gòu)成的字線的電阻值就變大，就有與其伴隨的信號(hào)延遲的問(wèn)題。在這樣的情況下，采用后述的分層字線結(jié)構(gòu)等比較有效，該設(shè)計(jì)不增長(zhǎng)由柵電極構(gòu)成的字線的長(zhǎng)度。在不回避使用長(zhǎng)的多晶硅布線的情況下，最好采用所謂的分路結(jié)構(gòu)，即，按一定間隔連接上部的金屬布線層和多晶硅布線。在廣泛使用通用DRAM等的層疊型立體存儲(chǔ)單元的情況下，由于基板上有立體電容器，故金屬布線與柵電極隔離。因此，在將字線與上部的金屬布線分路的情況下，就有必須空出很深的觸點(diǎn)孔的問(wèn)題，但在本發(fā)明中，由于如后所述地在布線部分上形成平面的電容器，因此，就有不需要空出深的觸點(diǎn)孔的優(yōu)點(diǎn)。下面進(jìn)行自對(duì)準(zhǔn)硅化工序，同時(shí)硅化邏輯部LOGIC的晶體管的柵、源、漏區(qū)域。該工序中包括用CVD法和濺射法等使鈷Co膜、鉭Ta膜等高熔點(diǎn)金屬膜淀積的工序；在惰性氣體氣氛中進(jìn)行熱處理和退火(使半導(dǎo)體表面與高熔點(diǎn)金屬膜反應(yīng))的工序；去除未反應(yīng)物的工序。在圖2中，存儲(chǔ)部MEM外圍電路的晶體管僅表示了PW3內(nèi)部的NMOS，但用于外圍電路的晶體管也與NMOS、PMOS同時(shí)硅化。
再有，在上述中，使用氧化膜選擇性地進(jìn)行了硅化，但也可以通過(guò)選擇性地去除用于硅化的高熔點(diǎn)金屬膜，來(lái)選擇性地進(jìn)行硅化。
再有，如前所述，若漏電流沒(méi)達(dá)到對(duì)存儲(chǔ)單元的刷新特性產(chǎn)生壞影響的程度，也可以不掩蔽存儲(chǔ)單元部分。在可以不掩蔽存儲(chǔ)單元部分、模擬部的電阻等全部晶體管的情況下，由于不需要選擇性地剩余氮化物膜，因此，能夠簡(jiǎn)化工序，由于需要的光掩模的數(shù)量減少，因此，能夠進(jìn)一步降低制造成本。
下面進(jìn)行形成布線的工序。經(jīng)過(guò)形成層間絕緣膜的工序、開(kāi)口觸點(diǎn)孔的工序、形成觸點(diǎn)層的工序，形成各布線層。在圖中，基板上方示出的虛線示出了觸點(diǎn)層(V1、V2、...V5)的位置，所述觸點(diǎn)層由金屬布線層(M1、M2、...M5)和用于該布線層間的連接的通孔或栓塞構(gòu)成。在金屬布線層間形成了層間絕緣膜。分別在邏輯部LOGIC、模擬部ANALOG、在儲(chǔ)部MEM中利用分別用相同的層(工序)形成下部電極、電介質(zhì)膜、上部電極的MIM電容器C1、C2、C3。利用形成MIM的一方電極的層，作為存儲(chǔ)部的外圍電路的布線、模擬部和邏輯部的布線層。作為電容器的用法如下。例如，在邏輯部中，通過(guò)在與電源連接的布線上設(shè)置電容器，能夠使電源的靜電電容增加，利用于穩(wěn)壓電源。當(dāng)然，也可以將其使用于模擬部ANALOG和存儲(chǔ)部MEM的電源布線部分。另外，能夠應(yīng)用于模擬部ANALOG的電容器元件和如后所述的存儲(chǔ)部MEM中的存儲(chǔ)單元中。在圖2中，在邏輯部中設(shè)置電容器，用相同的金屬布線層形成了各部的電容器的下部電極，但有時(shí)邏輯部中未必需要電容器。這時(shí)，可以至少用與使用于邏輯部的布線相同的層(工序)，來(lái)形成模擬部和存儲(chǔ)部的電容器的電極的一方。在使用了現(xiàn)有的立體電容器的1T1C單元中，作為下部電極，主要使用耐熱性等優(yōu)良的多晶硅，作為上部電極，使用TiN等具有耐氧化性的金屬，形成了存儲(chǔ)器電容器。從而，難以將邏輯部中使用的金屬布線層使用于電容器的電極。
本實(shí)施例的MIM電容器，作為下部電極，利用例如距半導(dǎo)體襯底表面第3層的金屬布線層M3以上的布線層，用與使用于模擬電路和邏輯電路的布線相同的布線層(工序)來(lái)形成。通過(guò)使用比位線更上層的布線層中的布線，不受連接擴(kuò)散層和電容電極的觸點(diǎn)部和其他布線(位線)的制約，能夠有效地確保相對(duì)于存儲(chǔ)單元面積的電容器面積。在形成下部電極的工序之后，形成絕緣膜，再形成上部電極。這時(shí)，在第4層的金屬布線層M4與布線層M3間的通孔V3的層中，形成上部電極。這樣地，若在電容器單方電極中利用布線層，在電容器的單方電極的形成中，就不需要特別的工藝。與現(xiàn)有的通用DRAM這樣的具有立體結(jié)構(gòu)的電容器不同，由于是平面結(jié)構(gòu)，因此，能夠容易地挪用如上所述的金屬布線層。另外，由于是平面結(jié)構(gòu)，故加工容易，有能夠成品率良好地形成電容器的價(jià)值。再有，作為布線層，例如，能夠利用Al作主成分的鋁布線和Cu作主成分的銅布線等金屬布線等。若在絕緣膜中利用介電常數(shù)7以上的高電介質(zhì)材料，例如Si3N4、Al2O3、Ta2O5、(Ba、Sr)TiO3、SrTiO3、Pb(Zr、Ti)O3、SrBi2Ta2O9等，則每單位面積的電容增加，就可以降低存儲(chǔ)單元的面積。再有，附圖中沒(méi)有記載，但也可以在各布線層中，根據(jù)需要，設(shè)置TiN、TaN等勢(shì)壘(barrier)金屬。此外，在如Cu布線這樣的耐熱性不好的情況下，在400℃左右的低溫，使用濺射法形成Ta2O5比較有效。其它的當(dāng)然可以根據(jù)布線材料和絕緣膜的特性來(lái)選擇適當(dāng)?shù)姆椒ā?br> 在以上這樣的本發(fā)明中，由于是所謂的簡(jiǎn)單的平面結(jié)構(gòu)的電容器，故能夠降低工藝成本。另外，通過(guò)利用高電介質(zhì)材料，能夠增大MIM電容器的每單位面積的電容值，降低存儲(chǔ)單元電容的電容器面積。從而，能夠?qū)崿F(xiàn)高集成且低成本的存儲(chǔ)器。另外，通過(guò)在MIM電容器的電極上利用布線層，能夠用同樣的結(jié)構(gòu)和同樣的材料形成存儲(chǔ)部MEM、邏輯部LOGIC、模擬部ANALOG的電容器。從而，能夠?qū)崿F(xiàn)成本的降低、可靠性和成品率的提高。即，能夠解決第一和第三課題，實(shí)現(xiàn)兼容了高集成的存儲(chǔ)器和工藝成本降低的LSI。再有，在存儲(chǔ)部MFM、邏輯部LOGIC、模擬部ANALOG的電容器中，有時(shí)要求每單位面積的電容值也不同。例如，在存儲(chǔ)單元中以面積優(yōu)先，就需要高的單位容量，但在模擬部中，考慮到若使尺寸極端地小，則尺寸偏差的影響就大，因此，有希望比存儲(chǔ)單元的要求更低的單位容量的情況。該情況下，由于在同一層中難以改變高電介質(zhì)膜的厚度，因此，最好在另外的布線層中形成具有不同的單位容量的電容器。
以上，用圖2說(shuō)明了本發(fā)明的工序的實(shí)施例。在上述的實(shí)施例中，在存儲(chǔ)單元部分以外的晶體管中，在邏輯LSI中使用了標(biāo)準(zhǔn)的自對(duì)準(zhǔn)硅化工藝。在自對(duì)準(zhǔn)硅化工藝中，使柵電極和源漏電極露出，同時(shí)進(jìn)行硅化。因此，對(duì)于用氮化物膜等覆蓋柵電極的柵極，要與自對(duì)準(zhǔn)形成源漏觸點(diǎn)的所謂的柵極SAC兼容，就有工藝變復(fù)雜的問(wèn)題。在上述中，沒(méi)有使用柵極SAC，但在下部的晶體管的擴(kuò)散層部分的面積大于存儲(chǔ)單元的電容器的面積的情況下，最好使用柵極SAC來(lái)減小晶體管的面積。在這樣的情況下，將柵極FG與源漏的硅化獨(dú)立，使用了能低電阻化的多晶硅金屬或多晶硅化物柵極后，使用柵極SAC工藝比較有效。多晶硅金屬是使硅化鎢膜等勢(shì)壘金屬膜和鎢等金屬膜淀積在多晶硅膜上，多晶硅化物是使硅化鎢膜等淀積在多晶硅膜上。若使用它們，為了柵極SAC，即使不能硅化柵極，也可以低電阻化柵電極。再有，該情況下，邏輯部LOGIC的晶體管的源漏也有可能硅化。當(dāng)然，在盡力保持存儲(chǔ)單元的情況和象模擬部ANALOG的擴(kuò)散層電阻這樣的想確保電阻值的情況下，可以掩蔽該部分而避免硅化。此外，在使用了模擬部的FG層的電阻中，若源樣保留多晶硅合適的話，可以在多晶硅金屬或多晶硅化物的形成時(shí)掩蔽該部分。這樣地，作為柵極材料，若使用多晶硅金屬或多晶硅化物，就能使用柵極SAC，因此，有所謂的能夠降低存儲(chǔ)單元的擴(kuò)散層部分的面積的優(yōu)點(diǎn)。
接著，關(guān)于單片存儲(chǔ)器詳細(xì)地進(jìn)行說(shuō)明，關(guān)于實(shí)現(xiàn)第二課題即低電壓工作的具體手段進(jìn)行說(shuō)明。圖3是圖1中示出的存儲(chǔ)部MEM的一個(gè)實(shí)施例。從指令控制器CMDCTL輸出的地址信號(hào)，輸入到字線解碼器XDEC中，解碼后的信號(hào)輸入到字線驅(qū)動(dòng)器WD0～WDn中，激活(assert)主字線MWL0～MWLn中的一條主字線MWL(即選擇該主字線，取與其他主字線不同的電位)。下面，著重一個(gè)子陣列SARY進(jìn)行說(shuō)明，子陣列SARY由存儲(chǔ)器陣列MARY、局部字線解碼器LXDEC、通用字線RX、多個(gè)預(yù)充電電路PRE、多個(gè)讀出放大器SA構(gòu)成。讀出放大器SA使用交叉耦合了兩組第一導(dǎo)電類型和第二導(dǎo)電類型(P型和N型)的MISFET的CMOS的鎖存型的讀出放大器。再有，為避免圖示復(fù)雜，因此，附圖省略了時(shí)鐘CLK、通用字線驅(qū)動(dòng)器、主輸入輸出線MI/O的預(yù)充電電路及其控制信號(hào)等。利用激活后的主字線MWL和通用字線RX，激活構(gòu)成存儲(chǔ)器陣列MARY的子字線SWL中的一條。在一條子字線SWL中連接有多個(gè)存儲(chǔ)單元MC，從選擇的存儲(chǔ)單元，向位線對(duì)BL、/BL輸出微小信號(hào)，利用讀出放大器SA放大。此外，從指令控制器CMDCTL輸出的地址信號(hào)，同樣地輸入到位線解碼器YDEC中，從多個(gè)存儲(chǔ)單元MC選擇應(yīng)進(jìn)行輸入輸出的存儲(chǔ)單元MC。該存儲(chǔ)單元MC的信號(hào)，經(jīng)由局部輸入輸出線LI/O，進(jìn)一步，由主讀出放大器MSA放大，通過(guò)主輸入輸出線MI/O0～MI/Om，進(jìn)行與外部的輸入輸出。再有，利用指令控制器CMDCTL，按期望的定時(shí)，控制預(yù)充電控制信號(hào)ФPCH、讀出放大器控制信號(hào)ФSAN和ФSAP、位線選擇信號(hào)Y0～Ym等控制信號(hào)。
圖4是圖1和圖3中的存儲(chǔ)單元MC，即2T1C單元的實(shí)施例，A示出了電路圖，B示出了讀出時(shí)的工作波形，C示出了寫(xiě)入時(shí)的工作波形。存儲(chǔ)單元MC由兩個(gè)NMOS晶體管TN1、TN2(以下記作TN1、TN2)和電容器C0構(gòu)成，在第一位線BL與電容器C0的一方電極即累積節(jié)點(diǎn)SN1之間連接著TN1的源漏路徑，在第二位線/BL與電容器C0的另一單方電極即累積節(jié)點(diǎn)SN1之間連接著TN2的源漏路徑。再有，在以后的說(shuō)明中，為了方便，將TN1、TN2的累積節(jié)點(diǎn)側(cè)標(biāo)記為源，將與位線BL、/BL連接的一側(cè)標(biāo)記作漏。此外，TN1和TN2的柵極與通用的字線SWL連接。
使用圖4B中示出的波形，對(duì)讀出時(shí)的工作進(jìn)行說(shuō)明。再有，以下，將位線的電壓振幅設(shè)為0.9V進(jìn)行說(shuō)明。如后所述，使用2T1C單元作為存儲(chǔ)單元，另外，通過(guò)將預(yù)充電電壓設(shè)為0.9V，就可以在這樣的低電壓中工作。如圖4B，在讀出時(shí)激活一個(gè)子字線SWL，其結(jié)果，按照已存儲(chǔ)在單元中的信息，向位線對(duì)BL、/BL輸出微小信號(hào)。在規(guī)定的時(shí)間后，激活讀出放大器控制信號(hào)ФSAN和ФSAP，起動(dòng)讀出放大器SA，放大位線的信號(hào)(RD)。另外，根據(jù)Y信號(hào)，從位線對(duì)局部輸入輸出線LI/O讀出信號(hào)，通過(guò)主放大器輸出。在讀出放大器SA中放大后的數(shù)據(jù)再次被寫(xiě)入到存儲(chǔ)單元中(RWT)，之后使字線無(wú)效。另外，激活預(yù)充電控制信號(hào)ФPCH，由預(yù)充電電路PRE，預(yù)充電(PCH)位線對(duì)BL、/BL成同一電位(在此是0.9V)。如圖4C，在寫(xiě)入工作時(shí)，與讀出工作同樣地激活子字線SWL。接著，在驅(qū)動(dòng)了讀出放大器后，按照寫(xiě)入數(shù)據(jù)驅(qū)動(dòng)位線，向選擇的存儲(chǔ)單元MC寫(xiě)入期望的數(shù)據(jù)(WR)。以上是本存儲(chǔ)單元的工作波形的一例。
此外，在本實(shí)施例中，如圖4所示，為了可以進(jìn)行1V以下的低電壓工作，作為存儲(chǔ)單元，使用了圖4A中示出的2T1C單元。通過(guò)使用該單元，與1T1C單元的工作原理進(jìn)行比較，來(lái)說(shuō)明可以進(jìn)行低電壓工作的原理。一般的1T1C單元的讀出信號(hào)量可以表示為Vsig＝VDD/2*Cs/(Cs+Cd) ...(1)在此，Vsig、VDD、Cs、Cd分別是讀出信號(hào)量、電源電壓、存儲(chǔ)單元電容、位線的寄生電容。從(1)式可知，讀出的信號(hào)量與電源電壓成正比。在考慮了讀出放大器的晶體管的閾值電壓波動(dòng)和位線引起的噪聲等之后，需要將讀出的信號(hào)量設(shè)計(jì)成不能引起誤動(dòng)作，一般的需要在0.2V以上。
根據(jù)上述的(1)式可知，將電源電壓設(shè)為0.9V，為了確保Vsig在0.2V以上，必須要使位線寄生電容與存儲(chǔ)單元電容的比Cd/Cs在1.25以下。在通常的DRAM中，該比值在5左右。從而，要使其在1V以下工作，就需要大幅地降低Cd/Cs。要降低Cd/Cs，就考慮增大存儲(chǔ)單元電容，或者降低位線的寄生電容。但是，要使存儲(chǔ)單元電容增加，就需要增加存儲(chǔ)單元的面積，或者使用三維結(jié)構(gòu)等復(fù)雜結(jié)構(gòu)的電容器，為了按低成本實(shí)現(xiàn)高集成的單片存儲(chǔ)器就不適用。另一方面，為了降低位線的寄生電容，就需要為了縮短位線長(zhǎng)度而減少每條位線的存儲(chǔ)單元的數(shù)量。由于這使存儲(chǔ)器陣列整體中的讀出放大器的數(shù)量增加，因此，由此產(chǎn)生面積增加的問(wèn)題。特別是如上所述，若減小Cd/Cs，就需要極端地減少每條位線的存儲(chǔ)單元的數(shù)量，根據(jù)情況，恐怕就有使用了SRAM單元的情況和沒(méi)改變存儲(chǔ)器的面積，或者反而變大了的情況。
對(duì)此，在2T1C單元中可知，讀出的信號(hào)量可以表示為
Vsig＝VBL-V/BL＝VDD*Cs/(Cs+Cd/2)...(2)若比較(2)式的右邊與(1)式的左邊可知，將(1)式中的VDD/2換成了VDD，將Cd換成了Cd/2。從而，在存儲(chǔ)單元電容與位線的寄生電容相同的情況下，即使使2T1C單元的工作電壓成為1T1C單元的工作電壓的一半，讀出信號(hào)量還是大。反之，與先前同樣地將電源電壓設(shè)為0.9V，可知，若計(jì)算用于確保Vsig在0.2V以上的Cd/Cs，則最好在7以下。該值是設(shè)計(jì)上的真實(shí)值。這樣地，根據(jù)本實(shí)施例，在1V以下的低電壓工作時(shí)，也可以在分割位線到必要以上，而確保充足的信號(hào)量。
在上述中，解決了讀出信號(hào)量的問(wèn)題，但為了可以在1V以下工作，必須要使放大來(lái)自存儲(chǔ)單元的信號(hào)的讀出放大器在低電壓下工作。作為解決方法，在本實(shí)施例中，使用VDD預(yù)充電方式(在位線對(duì)電位放大后的位線對(duì)間的電位差為第一電位與低于第一電位的第二電位之差的情況下，預(yù)充電電路將位線對(duì)設(shè)為第一電位的方式)。這是因?yàn)?，若施加到讀出放大器上的電壓變低，其工作速度就降低。在1T1C單元中常用的VDD/2預(yù)充電方式中，由于在起動(dòng)了讀出放大器時(shí)施加的電壓是電源電壓的一半，因此，不適于1V以下的工作。因此，在本實(shí)施例中，如圖4B的波形所示，使用將位線預(yù)充電為高電平的VDD預(yù)充電方式。再有，在將位線預(yù)充電為低電平的VSS預(yù)充電方式(在位線對(duì)電位放大后的位線對(duì)間的電位差為第一電位與低于第一電位的第二電位之差的情況下，預(yù)充電電路將位線對(duì)設(shè)為第二電位的方式)中，作為施加到讀出放大器中的電壓，也能夠期待同樣的效果。在此，關(guān)于VDD預(yù)充電方式的情況進(jìn)行說(shuō)明。
一般地，在1T1C單元中，適用VDD預(yù)充電方式的情況下，必須要有偽單元。在VDD預(yù)充電中，在從存儲(chǔ)單元讀出H電平的信號(hào)時(shí)，VDD預(yù)充電后的存儲(chǔ)單元側(cè)的位線的電位不變化。因此，在成對(duì)的位線的電位保持VDD時(shí)，在位線間不產(chǎn)生電位差。從而，利用偽單元產(chǎn)生參照電壓，必須要將單側(cè)的位線電位稍稍下降一點(diǎn)兒，確保差動(dòng)電壓。但是，由于偽單元的單元電容的制造偏差，產(chǎn)生了產(chǎn)生的參照電壓波動(dòng)和偽單元中的位線的寄生電容的不平衡等問(wèn)題。因此，在1T1C單元中，一般不是VDD預(yù)充電方式。
另一方面，從圖4B、C可知，2T1C單元由于分別對(duì)累積節(jié)點(diǎn)SN1、SN2保持H電平、L電平，因此，時(shí)常向互補(bǔ)的位線BL、/BL輸出來(lái)自存儲(chǔ)單元的信號(hào)。即，位線BL、/BL中必定產(chǎn)生電壓差，故不需要偽單元，也可以自由地設(shè)定預(yù)充電電壓。這樣地，在本實(shí)施例的存儲(chǔ)單元中，由于能夠自由地設(shè)定預(yù)充電電壓，因此，能夠在低電壓工作中適用最佳的VDD預(yù)充電。
如以上說(shuō)明的，根據(jù)本實(shí)施例，能夠充分地確保讀出信號(hào)量，不使用偽單元而能夠適用VDD(VSS)預(yù)充電，因此，能夠?qū)崿F(xiàn)可1V以下低電壓工作的存儲(chǔ)器。其結(jié)果，能夠不使用升壓和降壓電路，而從相同電源取得供給到邏輯部的工作電壓和供給到存儲(chǔ)部的電壓。即，能夠使供給到構(gòu)成邏輯部的電路中的工作電位，與供給到位線和互補(bǔ)位線中的最大電位相等。
下面，關(guān)于通過(guò)利用MIM電容器，小面積且低成本地實(shí)現(xiàn)圖4的存儲(chǔ)單元MC的布局方法和其形成方法的實(shí)施例進(jìn)行說(shuō)明。
圖5和圖6示出布局圖，圖7示出形成方法。在圖5中，各自的圖形示出了形成在半導(dǎo)體襯底上的P阱區(qū)域(無(wú)圖示)、形成第一和第二晶體管的第一和第二半導(dǎo)體區(qū)域(漏區(qū)域和源區(qū)域)的擴(kuò)散層LN、形成第一和第二晶體管的柵電極和它們的連接的柵極層FG、第一層的金屬布線層M1、連接擴(kuò)散層LN和布線層M1的觸點(diǎn)即通孔V0、第二層的金屬布線層M2、連接布線層M1和布線層M2的觸點(diǎn)即通孔V1、第三層的金屬布線層M3、連接布線層M2和布線層M3的觸點(diǎn)即通孔V2、上部電極P0。再有，在圖5和后述的布局附圖中，在示出存儲(chǔ)單元的結(jié)構(gòu)的基礎(chǔ)上，僅示出必要的層，省略了用于調(diào)整晶體管的閾值電壓的離子注入層等。
由擴(kuò)散層LN1和柵極層FG構(gòu)成的NMOS晶體管TN1的源側(cè)，通過(guò)通孔V0a、布線M1a、通孔V1c、布線M2c、通孔V2a、布線M3a，與電容器C0的上部電極P0連接，形成累積節(jié)點(diǎn)SN1。另一方面，由擴(kuò)散層LN2和柵極層FG構(gòu)成的NMOS晶體管TN2的源側(cè)，通過(guò)通孔V0d、布線M1d、通孔V1d、布線M2d、通孔V2b，與電容器C0的下部電極即布線M3b連接，形成累積節(jié)點(diǎn)SN2。此外，TN1的漏通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接，TN2的漏通過(guò)通孔V0c、布線M1c、通孔V1b，與位線/BL即布線M2b連接。
圖6A至C示出為了容易明白圖5的布局結(jié)構(gòu)而每分幾個(gè)層示出的圖。圖6A示出到通孔V0的主要層，圖6B示出從第一層的金屬布線層M1到第二層的金屬布線層M2的主要層，圖6C示出再往上的層的布局，按ABC的順序制造。如圖6A所示，在TN1的源側(cè)形成通孔V0a，在漏側(cè)形成通孔V0b。同樣地，在TN2的源側(cè)形成通孔V0d，在漏側(cè)形成通孔V0c。與圖2的說(shuō)明中所述的各工序相對(duì)應(yīng)來(lái)形成它們。如圖6B所示，在從通孔V0a之上到擴(kuò)散層LN1和擴(kuò)散層LN2的中間，形成布線M1a，通過(guò)通孔V1c，與布線M2c連接。另一方面，在漏側(cè)的通孔V0b上形成布線M1b和通孔V1a，與位線BL即布線M2a連接。同樣地，在從通孔V0d之上到擴(kuò)散層LN1和擴(kuò)散層LN2的中間，形成布線M1d，另外，在布線M1d上形成通孔V1d，與布線M2d連接。此外，在漏側(cè)的通孔V0c上形成布線M1c和通孔V1b，與形成在擴(kuò)散層LN2和布線M1d上的位線/BL即布線M2b連接。另外，如圖6C所示，通過(guò)通孔V2a，圖6B中示出的布線M2c與布線M3a連接，另外，與位于上面的電容器C0的上部電極P0連接。此外，在布線M2d上形成通孔V2b，與下部電極M3b連接。
根據(jù)以上所述，TN1的源側(cè)通過(guò)通孔V0a、布線M1a、通孔V1c、布線M2c、通孔V2a、布線M3a，與上部電極P0連接，形成累積節(jié)點(diǎn)SN1。另一方面，漏側(cè)通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接。同樣地，TN2的源側(cè)通過(guò)通孔V0d、布線M1d、通孔V1d、布線M2d、通孔V2b，與下部電極即布線M3b連接，形成累積節(jié)點(diǎn)SN2。漏側(cè)通過(guò)通孔V0c、布線M1c、通孔V1b，與位線/BL即布線M2b連接。再有，用與對(duì)應(yīng)的邏輯部和模擬部的布線和通孔相同的工序，按照從下層向上層的順序，依次形成圖2的各布線和通孔(M1、M2、M3和V1、V2)。此外，用相同的工序，分別形成邏輯部和模擬部的電容器的下部電極、電介質(zhì)膜、上部電極。在形成電容器的一方電極的工序中，形成存儲(chǔ)部的外圍電路及邏輯部和模擬部?jī)?nèi)的布線。
作為圖5和圖6中說(shuō)明的存儲(chǔ)單元的布局的實(shí)施例的特征，第一，在晶體管的擴(kuò)散層的上部配置電容器，且用布線層(在實(shí)施例中是M3，也可以是M3以上的別的層)形成該電極的一方。這樣，能夠用廉價(jià)的工藝成本實(shí)現(xiàn)面積小的存儲(chǔ)單元。另外，第二特征在于電容器的電極與晶體管的擴(kuò)散層的連接方法。即，具有從擴(kuò)散層LN1和LN2的各自的一端延伸到擴(kuò)散層的中間的布線層M1，連接著晶體管和電容器。由于在元件隔離區(qū)域的上面取電容器的電極與上述布線層M1的連接，所述元件隔離區(qū)域配置在形成第一和第二NMOS晶體管TN1和TN2的擴(kuò)散層的半導(dǎo)體區(qū)域之間，因此，在擴(kuò)散層的上部不存在用于與電容器的電極連接的通孔。因此，在M2布線層中形成的位線不躲避擴(kuò)散層，能夠一直延伸到擴(kuò)散層的上部，第一和第二位線M2a和M2b之間的間隔可以取比第一和第二NMOS晶體管的半導(dǎo)體有源區(qū)域LN1和LN2之間的最短距離與形成柵電極的層FG方向的第一和第二NMOS晶體管半導(dǎo)體有源區(qū)域LN1和LN2的長(zhǎng)度之和小的長(zhǎng)度。根據(jù)本結(jié)構(gòu)，與在第一和第二NMOS晶體管和其鄰接的存儲(chǔ)單元的晶體管之間的元件隔離區(qū)域之上形成位線的結(jié)構(gòu)的布局相比，能夠減小面積。另外，由于不在擴(kuò)散層的橫向引出位線，故能夠避免在位線上帶多余的寄生電容。此外，由于連接位線和擴(kuò)散層之間的兩個(gè)觸點(diǎn)部V1a、V1b取夾柵電極的結(jié)構(gòu)，位線對(duì)的結(jié)構(gòu)是對(duì)存儲(chǔ)單元的中心點(diǎn)對(duì)稱，因此，兩者的寄生電容和工作時(shí)的耦合噪聲的影響大致相等。這樣，在低電壓中也能穩(wěn)定工作。另外，由于擴(kuò)散層是簡(jiǎn)單的矩形，故能降低擴(kuò)散層的寄生電容。另外，由于不需要增大到達(dá)累積節(jié)點(diǎn)的擴(kuò)散層的面積到必要以上，因此，使刷新特性惡化的漏電流變少。此外，能夠降低因α射線和中子射線在基板內(nèi)部產(chǎn)生的電荷的收集效率。從而，也可以提高耐軟錯(cuò)誤性。
接著，為了進(jìn)一步容易明白上述說(shuō)明的連接關(guān)系，圖7示出圖5和圖6中的存儲(chǔ)單元的剖面結(jié)構(gòu)。圖7示出了從圖5中的a-a’、b-b’、c-c’、d-d’的各方向的剖面結(jié)構(gòu)。圖7A示出剖面a-a’，示出了TN1的漏側(cè)通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接。此外，TN1的源側(cè)通過(guò)通孔V0a，與布線M1a連接。另外，在位線BL的上部，形成由下部電極M3b、絕緣膜D0、上部電極P0構(gòu)成的電容器C0，在形成電容器電極的布線層與半導(dǎo)體襯底表面之間的層上形成著位線。若用分類1T1C單元的結(jié)構(gòu)時(shí)使用的用語(yǔ)來(lái)說(shuō)，這就成為相當(dāng)于COB(Capacitor Over Bitline，位線上電容器)的結(jié)構(gòu)。通過(guò)這樣做，在小的存儲(chǔ)單元面積中，也能充分地確保電容器面積。從而，能夠?qū)崿F(xiàn)適于低電壓工作的存儲(chǔ)單元。
下面，圖7B示出剖面b-b’，示出了從TN1的源側(cè)引出的布線M1a，通過(guò)通孔V1c、布線M2c、通孔V2a、布線M3a，與電容器C0的上部電極P0連接。另一方面，從TN2的源側(cè)引出的布線M1d，通過(guò)通孔V1d、布線M2d、通孔V2b，與電容器C0的下部電極即布線M3b連接。這樣地，在本實(shí)施例中，開(kāi)口絕緣體膜D0得到上部電極P0和布線M3a的觸點(diǎn)。即，從上部電極P0、下部電極M3b的各電極的下側(cè)直接得到觸點(diǎn)，能夠與從擴(kuò)散層引出的M1布線層連接。從而，由于不需要來(lái)自電極的多余的引出線，故可以充分確保電容器的有效面積。
下面，圖7C示出剖面c-c’，示出了TN1的源，通過(guò)從通孔V0a引出的布線M1a、通孔V1c、布線M2c、通孔V2a、布線M3a，另外，開(kāi)口絕緣體膜D0，與上部電極P0連接。此外，TN2的漏側(cè)通過(guò)通孔V0c、布線M1c、通孔V1b，與位線/BL即布線M2b連接。最后，圖7D示出剖面d-d’，可知，TN2的源向通孔V0d上引出布線M1d，通過(guò)通孔V1d、布線M2d、通孔V2b，與下部電極M3b連接。此外，TN1的漏通過(guò)通孔V0b、布線M1b、通孔V1a，與位線即布線M2a連接。
以上，從圖5至圖7的說(shuō)明可知，在存儲(chǔ)單元利用布線層作為電極等上述特征的基礎(chǔ)上，加之具有使用平面結(jié)構(gòu)的電容器這樣的特征。因此，能夠大幅地降低用于形成電容器的成本，能夠?qū)崿F(xiàn)工藝成本廉價(jià)的存儲(chǔ)器。再有，在本實(shí)施例中，如上所述地能夠確保電容器面積，但在通常的絕緣膜中，有時(shí)也不能利用要求的存儲(chǔ)單元面積來(lái)確保充足的容量。該情況下，通過(guò)使用Ta2O5等所謂的高電介質(zhì)材料，能夠?qū)崿F(xiàn)活用了本實(shí)施例的特征的高集成的存儲(chǔ)單元。
以上，用圖1至圖7進(jìn)行了說(shuō)明，但本發(fā)明不限定于此，可以在不脫離其主旨的范圍內(nèi)做各種各樣的變更。例如，在圖1中說(shuō)明了在一個(gè)LSI上搭載了邏輯部LOGIC、模擬部ANALOG、存儲(chǔ)部MEM的情況，但也可以僅用模擬部ANALOG和存儲(chǔ)部MEM來(lái)構(gòu)成LSI，也可以僅用邏輯部LOGIC和存儲(chǔ)部MEM來(lái)構(gòu)成。在本實(shí)施例中，以2T單元為對(duì)象進(jìn)行了說(shuō)明，但也可以使用圖40和圖41的1T單元。另外，電容器的形狀也不限定于本實(shí)施例。此外，電容器的大小也可以根據(jù)需要而大于或小于擴(kuò)散層的范圍即最小布局的存儲(chǔ)單元面積。此外，當(dāng)然，絕緣體膜的膜厚或形成位線和電容器的層也可以進(jìn)行各種各樣的變形。再有，在邏輯工藝中，有時(shí)晶體管的亞閾值電流大于利用DRAM專用工藝的晶體管。在這樣的情況下，在存儲(chǔ)單元的刷新特性不充分的情況下，通過(guò)實(shí)施將再寫(xiě)入時(shí)和寫(xiě)入時(shí)的位線的低電平側(cè)的電位不設(shè)在0V，而是稍稍提高一點(diǎn)兒，或者，將非選擇時(shí)的字線的電位比0V降低一點(diǎn)兒這樣的對(duì)策，就能夠降低存儲(chǔ)單元的NMOS的柵源電壓，降低亞閾值電流，改善刷新特性。另外，構(gòu)成存儲(chǔ)單元MC的晶體管也可以是PMOS晶體管。該情況下，由于PMOS晶體管比NMOS晶體管的漏斗(フアネリング)長(zhǎng)度小，因此，能夠?qū)崿F(xiàn)耐軟錯(cuò)誤性優(yōu)良的存儲(chǔ)單元。不用說(shuō)，在使用了PMOS晶體管的情況下，需要在選擇時(shí)降低字線電位，按與NMOS不同的電位關(guān)系進(jìn)行驅(qū)動(dòng)，但這是從NMOS與PMOS的工作差異就容易明白的事項(xiàng)，故省略其說(shuō)明。再有，在使用了PMOS晶體管的情況中，由于能夠適用VSS預(yù)充電方式或VDD預(yù)充電方式，因此，能夠?qū)崿F(xiàn)適于低電壓工作的存儲(chǔ)器。
(第二實(shí)施例)關(guān)于第一實(shí)施例的圖4A的存儲(chǔ)單元的布局的三個(gè)變形例進(jìn)行說(shuō)明。在圖5至圖7中示出的存儲(chǔ)單元的布局中，在形成電容器時(shí)，由刻蝕工序開(kāi)口絕緣膜D0，在絕緣膜D0的開(kāi)口部分中連接著布線層M3和上部電極P0。這時(shí)，由光刻工序曝光絕緣膜D0，因此，有污染絕緣膜D0的表面的可能性，有時(shí)電容器的可靠性和成品率降低。這樣的時(shí)候，也可以在絕緣膜D0上使用勢(shì)壘金屬來(lái)形成電容器。但是，若使用勢(shì)壘金屬，就增加了很大的工藝成本。在這樣的情況下，若使用圖8和圖9的存儲(chǔ)單元的布局和圖10的形成方法，就可以不使用勢(shì)壘金屬而改善電容器的可靠性。這些附圖中示出的第一變形例中，在用上部電極P0覆蓋了絕緣膜D0的狀態(tài)下，進(jìn)行光刻工序。這樣，由于不污染絕緣膜D0的表面而可靠性提高。
在圖8中，TN1的源側(cè)，通過(guò)通孔V0a、布線M1a、通孔V1c、布線M2c、通孔V2a、布線M3a、通孔V3a、布線M4a、通孔V3b，與電容器C0的上部電極P0連接，形成累積節(jié)點(diǎn)SN1。另一方面，TN2的源側(cè)，通過(guò)通孔V0d、布線M1d、通孔V1d、布線M2d、通孔V2b，與電容器C0的下部電極即布線M3b連接，形成累積節(jié)點(diǎn)SN2。此外，TN1的漏通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接，TN2的漏通過(guò)通孔V0c、布線M1c、通孔V1b，與位線/BL即布線M2b連接。
圖9A至D示出為了容易明白圖8的布局結(jié)構(gòu)而每分幾個(gè)層示出的圖。圖9A示出直到通孔V0的主要層，圖9B示出從第一層的金屬布線層M1到第二層的金屬布線層M2的主要層，圖9C示出從通孔V2的層到上部電極P0的主要層，圖9D示出了再往上的層的布局。再有，圖9A、B中示出的層與第一實(shí)施例即圖6A、B的布局和連接關(guān)系相同，在此省略其說(shuō)明。圖9B中示出的布線M2c如圖9C所示，通過(guò)通孔V2a，與布線M3a連接。此外，在布線M2d上形成通孔V2b，與電容器C0的下部電極即布線M3b連接。另外，如圖9D所示，圖9C中示出的布線M3a，通過(guò)通孔V3a，與布線M4a連接，另外，通過(guò)通孔V3b，將布線M4a與電容器C0的上部電極P0連接。這樣地，在本變形例中，由于在上部電極P0覆蓋了絕緣膜D0的狀態(tài)下進(jìn)行光刻工序，因此，能夠不污染絕緣膜D0的表面而形成電容器。
接著，為了進(jìn)一步容易明白上述說(shuō)明的連接關(guān)系，圖10中示出圖8和圖9中的存儲(chǔ)單元的剖面結(jié)構(gòu)。圖10示出了從圖8中的a-a’、b-b’、c-c’、d-d’的各方向的剖面結(jié)構(gòu)。圖10A示出剖面a-a’，示出了TN1的漏側(cè)通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接。此外，TN1的源側(cè)通過(guò)通孔V0a，與布線M1a連接。
下面，圖10B示出剖面b-b’，示出了從TN1的源側(cè)引出的布線M1a，通過(guò)通孔V1c、布線M2c、通孔V2a，與布線M3a連接。另一方面，從TN2的源側(cè)引出的布線M1d，通過(guò)通孔V1d、布線M2d、通孔V2b，與電容器C0的下部電極M3b連接。
在此，在本實(shí)施例中，在布線M3a和下部電極M3b上形成絕緣膜D0，另外，在絕緣膜D0上形成上部電極P0，之后，由刻蝕工序去除上部電極P0、絕緣膜D0和層間絕緣膜。這樣地，在開(kāi)口后的部分上形成通孔V3a和通孔V3b，通過(guò)通孔V3a、布線M4a、通孔V3b，與上部電極P0連接布線M3a。這樣地，在本結(jié)構(gòu)中，由于在光刻工序中，絕緣膜D0的表面時(shí)常被上部電極P0覆蓋，因此，能夠解決污染的問(wèn)題。即，在絕緣膜D0上不使用勢(shì)壘金屬，而能夠形成成品率良好的電容器，因此，能夠削減工藝成本。
下面，圖10C示出剖面c-c’，示出了TN1的源，通過(guò)從通孔V0a引出的布線M1a、通孔V1c、布線M2c、通孔V2a、布線M3a，另外，開(kāi)口絕緣體膜D0，通過(guò)通孔V3a，與布線M4a連接。此外，TN2的漏側(cè)通過(guò)通孔V0c、布線M1c、通孔V1b，與位線/BL即布線M2b連接。最后，圖10D示出剖面d-d’，可知，TN2的源向通孔V0d上引出布線M1d，通過(guò)通孔V1d、布線M2d、通孔V2b，與下部電極M3b連接。另外，上部電極P0通過(guò)通孔V3b，與布線M4a連接。此外，TN1的漏通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接。
以上，從圖8至圖10的說(shuō)明可知，在本變形例中，在絕緣膜D0上形成上部電極P0，之后，能夠利用刻蝕工序，開(kāi)口絕緣膜D0，在布線M3a上形成通孔V3a。即，由于絕緣膜表面不直接被光刻工序曝光而污染，因此，能夠不使用勢(shì)壘金屬而形成電容器C0，能夠削減生產(chǎn)工序。從而，能夠降低成本，且成品率高地形成電容器。再有，圖8至圖10中說(shuō)明的存儲(chǔ)單元的布局和全體的形狀、或者具有利用了布線層的MIM電容器等方面，基本上與圖5至圖7中說(shuō)明的結(jié)構(gòu)相同。從而，不用說(shuō)，能夠繼承圖5至圖7的變形例中的基本特征和效果。
此外，不用說(shuō)，本實(shí)施例的存儲(chǔ)單元的布局和形成方法涉及的各種各樣的變更，可以與上述的實(shí)施例相同。另外，在本實(shí)施例中說(shuō)明的MIM電容器，不僅能夠適用于存儲(chǔ)單元，也能夠適用于模擬用和邏輯用，能夠根據(jù)上述這樣的特征，實(shí)現(xiàn)進(jìn)一步降低了成本的LSI。
在上述的圖5至圖7和圖8至圖10中示出的存儲(chǔ)單元的布局中，在通孔V2b上連接下部電極M3b，形成電容器。但是，在形成通孔V2b時(shí)，有產(chǎn)生凹陷等的情況，若在其上面形成下部電極M3b，就有不能得到良好的電連接的情況。另外，在凹陷的影響下，有時(shí)在下部電極M3b中產(chǎn)生臺(tái)階，對(duì)電容器的特性產(chǎn)生壞影響。在這樣的情況下，若使用圖11至圖13中示出的存儲(chǔ)元的第二變形例，就能夠回避上述問(wèn)題來(lái)形成電容器。
圖11和圖12示出布局，圖13示出形成方法。這些附圖中示出的變形例的特征在于，從下部電極的上部取出觸點(diǎn)，與累積節(jié)點(diǎn)連接。這樣就能夠形成平坦的下部電極。
在圖11中，TN1的源側(cè)通過(guò)通孔V0a、布線M1a、通孔V1c、布線M2c、通孔V2a、布線M3a，與電容器C0的上部電極P0連接，形成累積節(jié)點(diǎn)SN1。另一方面，TN2的源側(cè)，通過(guò)通孔V0d、布線M1d、通孔V1d、布線M2d、通孔V2b、布線M3c、通孔V3b、布線M4a、通孔V3a，與電容器C0的下部電極即布線M3b連接，形成累積節(jié)點(diǎn)SN2。此外，TN1的漏通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接，TN2的漏通過(guò)通孔V0c、布線M1c、通孔V1b，與位線/BL即布線M2b連接。
圖12A至C示出為了容易明白圖11的布局結(jié)構(gòu)而每分幾個(gè)層示出的圖。圖12A示出從第一層的金屬布線層M1到第二層的金屬布線層M2的主要層，圖12B示出從通孔V2的層到上部電極P0的主要層，圖12C示出了再往上的層的布局。再有，比布線層M1往下的層與上述實(shí)施例即圖6A、B的布局和連接關(guān)系相同，在此省略附圖和其說(shuō)明。
在本變形例中，如圖12A所示，在從通孔V0a之上到擴(kuò)散層LN1和擴(kuò)散層LN2的中間，形成布線M1a，通過(guò)通孔V1c，與布線M2c連接。另一方面，在漏側(cè)的通孔V0b上形成布線M1b和通孔V1a，與位線BL即布線M2a連接。同樣地，如圖所示，在從通孔V0d上到擴(kuò)散層LN1和擴(kuò)散層LN2的中間，形成布線M1d，另外，在布線M1d上形成通孔V1d，與布線M2d連接。此外，在漏側(cè)的通孔V0c上形成布線M1c和通孔V1b，與形成在擴(kuò)散層LN2和布線M1d上的位線/BL即布線M2b連接。
此外，如圖12B所示，圖12A中示出的布線M2c，通過(guò)通孔V2a，與布線M3a連接，另外，與位于其上面的電容器C0的上部電極P0連接。此外，在布線M2d上形成通孔V2b，與布線M3b連接。最后，如圖12C所示，圖12B中示出的布線M3c，通過(guò)通孔V3b，與布線M4a連接，另外，布線M4a通過(guò)通孔V3a，與電容器C0的下部電極即布線M3b連接。這樣地，在本結(jié)構(gòu)中，由于從下部電極M3b的上部取得觸點(diǎn)，因此，在下部電極M3b上不產(chǎn)生臺(tái)階，能夠?qū)崿F(xiàn)可靠性高的電容器。
接著，為了進(jìn)一步容易明白上述說(shuō)明的連接關(guān)系，圖13中示出圖11和圖12中的存儲(chǔ)單元的剖面結(jié)構(gòu)。圖13示出了從圖11中的a-a’、b-b’、c-c’、d-d’的各方向的剖面結(jié)構(gòu)。圖13A示出剖面a-a’，示出了從TN1的源側(cè)引出的布線M1a，通過(guò)通孔V1c、布線M2c、通孔V2a、布線M3a，與電容器C0的上部電極P0連接。另一方面，示出了從TN2的源側(cè)引出的布線M1d，通過(guò)通孔V1d、布線M2d、通孔V2b、布線M3c、通孔V3b、布線M4a、通孔V3a，與電容器C0的下部電極即布線M3b連接。下面，圖13B示出剖面b-b’，可知，TN2的漏通過(guò)通孔V0c、布線M1c、通孔V1b，與位線/BL即布線M2b連接。此外，TN2的源側(cè)通過(guò)通孔V0d，與布線M1d連接。下面，圖13C示出剖面c-c’，TN1的漏通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接。此外，TN2的源側(cè)通過(guò)通孔V0d，與布線M1d連接。另外，該圖示出了開(kāi)口絕緣膜D0，通過(guò)通孔V3a，與布線M4a連接著下部電極M3b。最后，圖13D示出剖面d-d’，從TN2引出的布線M1d，通過(guò)通孔V1d、布線M2d、通孔V2b、布線M3c、通孔V3b，與布線M4a連接。
以上，從圖11至圖13的說(shuō)明可知，本實(shí)施例的存儲(chǔ)單元在下部電極M3b的上側(cè)形成通孔V3a，得到觸點(diǎn)。從而，具有在下部電極上不產(chǎn)生臺(tái)階等，而能夠?qū)㈦娙萜鞯膽?yīng)力抑制到最小限度的效果。即，能夠用可靠性更高的電容器來(lái)實(shí)現(xiàn)存儲(chǔ)單元。此外，不用說(shuō)，本實(shí)施例的存儲(chǔ)單元的布局和形成方法涉及的各種各樣的變更，可以與上述的實(shí)施例相同。再有，在本實(shí)施例中說(shuō)明的MIM電容器，不僅能夠適用于存儲(chǔ)單元，也能夠適用于模擬用和邏輯用。
在圖11至圖13中示出的存儲(chǔ)單元的布局中，在形成電容器時(shí)，由刻蝕工序開(kāi)口絕緣膜D0，在絕緣膜D0的開(kāi)口部分中連接布線層M3和上部電極P0。該情況下，由于與圖5至圖7中示出的第一變形例同樣的理由，有絕緣膜D0的表面被污染，電容器的成品率降低的情況。在這樣的情況下，與先前的圖5至圖7的情況相同，利用使用勢(shì)壘金屬，能夠回避該問(wèn)題。此外，在不希望附加勢(shì)壘金屬的情況下，使用與圖8至圖10中示出的變形例同樣的方法，也能夠回避上述問(wèn)題。以下，使用圖14至圖17中示出的存儲(chǔ)單元MC的第三實(shí)施例來(lái)說(shuō)明該方法。
圖14和圖15是示出布局，圖16和圖17是示出形成方法的剖面圖。在這些附圖中示出的布局中，從下部電極的上部取出觸點(diǎn)，與累積節(jié)點(diǎn)連接，在保持該先前的變形例的特征的基礎(chǔ)上，在絕緣膜D0上形成了上部電極P0之后，進(jìn)行光刻工序。即，實(shí)現(xiàn)下部電極上沒(méi)有臺(tái)階的、可靠性高的電容器，能夠形成不用勢(shì)壘金屬而成品率良好的電容器。這樣，能夠降低工藝成本，且實(shí)現(xiàn)可靠性高的電容器。
在圖14中，TN1的源側(cè)，通過(guò)通孔V0a、布線M1a、通孔V1c、布線M2c、通孔V2a、布線M3a、通孔V3a、布線M4a、通孔V3b，與電容器C0的下部電極即布線M3b連接，形成累積節(jié)點(diǎn)SN1。另一方面，TN2的源側(cè)，通過(guò)通孔V0d、布線M1d、通孔V1d、布線M2d、通孔V2b、布線M3c、通孔V3d、布線M4b、通孔V3c，與電容器C0的上部電極P0連接，形成累積節(jié)點(diǎn)SN2。此外，TN1的漏通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接，TN2的漏通過(guò)通孔V0c、布線M1c、通孔V1b，與位線/BL即布線M2b連接。
圖15A至C示出為了容易明白圖14的布局結(jié)構(gòu)而每分幾個(gè)層示出的圖。圖15A示出從第一層的金屬布線層M1到第二層的金屬布線層M2的主要層，圖15B示出從通孔V2的層到上部電極P0的主要層，圖15C示出了再往上的層的布局。再有，比布線層M1往下的層與上述實(shí)施例即圖6A、B的布局和連接關(guān)系相同，在此省略附圖和其說(shuō)明。
在本變形例中，如圖15A所示，在從通孔V0a上到擴(kuò)散層LN1和擴(kuò)散層LN2的中間，形成布線M1a，通過(guò)通孔V1c，與布線M2c連接。另一方面，在漏側(cè)的通孔V0b上形成布線M1b和通孔V1a，與位線BL即布線M2a連接。同樣地，如圖所示，在從通孔V0d上到擴(kuò)散層LN1和擴(kuò)散層LN2的中間，形成布線M1d，另外，在布線M1d上形成通孔V1d，與布線M2d連接。此外，在漏側(cè)的通孔V0c上形成布線M1c和通孔V1b，與形成在擴(kuò)散層LN2和布線M1d上的位線/BL即布線M2b連接。
此外，如圖15B所示，圖15A中示出的布線M2c，通過(guò)通孔V2a，與布線M3a連接。此外，在布線M2d上形成通孔V2b，與布線M3b連接。最后，如圖15C所示，圖15B中示出的布線M3a，通過(guò)通孔V3a，與布線M4a連接，另外，通過(guò)通孔V3b，與電容器C0的下部電極即布線M3b連接布線M4a。同樣地，如圖15B中示出的布線M3c，通過(guò)通孔V3d，與布線M4b連接，另外，布線M4b通過(guò)通孔V3c，與電容器C0的上部電極P0連接。這樣地，在本變形例中，由于在光刻工序中，絕緣膜D0的表面時(shí)常被上部電極P0覆蓋，因此，沒(méi)有污染的問(wèn)題。另外，由于從下部電極M3b的上部到通孔V3b取得觸點(diǎn)，因此，在下部電極M3b上不產(chǎn)生成為應(yīng)力等的原因的臺(tái)階。根據(jù)以上這樣的特征，能夠?qū)崿F(xiàn)成品率良好、可靠性高的電容器。
接著，為了進(jìn)一步容易明白上述說(shuō)明的連接關(guān)系，圖16和圖17中示出了圖14和圖15的變形例中的存儲(chǔ)單元的剖面結(jié)構(gòu)。圖16和圖17示出了從圖14中的a-a’、b-b’、c-c’、d-d’、e-e’的各方向的剖面結(jié)構(gòu)。圖16A示出剖面a-a’，可知，TN1的漏側(cè)通過(guò)通孔V0b、布線M1b、通孔V1a，與位線/BL即布線M2a連接。此外，TN1的源側(cè)通過(guò)通孔V0d，與布線M1d連接。另外，可知，在位線上形成著由下部電極M3b、絕緣膜D0、上部電極P0構(gòu)成的電容器C0。下面，圖16B示出剖面b-b’，示出了從TN1的源側(cè)引出的布線M1a，通過(guò)通孔V1c、布線M2c、通孔V2a、布線M3a、通孔V3a、布線M4a、通孔V3b，與電容器C0的下部電極即布線M3b連接。另一方面，示出了從TN2的源側(cè)引出的布線M1d，通過(guò)通孔V1d、布線M2d、通孔V2b、布線M3c、通孔V3d、布線M4b、通孔V3c，與電容器C0的上部電極P0連接。下面，圖17A示出剖面c-c’，從TN1引出的布線M1a，通過(guò)通孔V1c、布線M2c、通孔V2a、布線M3a、通孔V3a，與布線M4a連接。下面，圖17B示出剖面d-d’，可知，TN2的漏通過(guò)通孔V0c、布線M1c、通孔V1b，與位線/BL即布線M2b連接。此外，TN1的源側(cè)通過(guò)通孔V0a，與布線M1a連接。另外，該圖示出了開(kāi)口絕緣膜D0，通過(guò)通孔V3b，與布線M4a連接著下部電極M3b。最后，圖17C示出剖面e-e’，TN1的漏通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接。此外，TN2的源側(cè)通過(guò)通孔V0d，與布線M1d連接。另外，通過(guò)通孔V3c，與布線M4b連接著上部電極P0。
以上，從圖14至圖17的說(shuō)明可知，本實(shí)施例的存儲(chǔ)單元在絕緣膜D0上形成上部電極P0，之后，利用刻蝕工序，開(kāi)口絕緣膜D0，在下部電極M3b的上部形成通孔V3b。這樣，能夠不用勢(shì)壘金屬而形成電容器C0。另外，在下部電極M3b上不產(chǎn)生臺(tái)階等，而能夠?qū)㈦娙萜鞯膽?yīng)力抑制到最小限度。即，能夠降低形成電容器的工藝成本，且能夠用可靠性高的電容器來(lái)實(shí)現(xiàn)存儲(chǔ)單元。再有，不用說(shuō)，本實(shí)施例的存儲(chǔ)單元的布局和形成方法涉及的各種各樣的變更，可以與上述的實(shí)施例相同。再有，在本實(shí)施例中說(shuō)明的MIM電容器，不僅能夠適用于存儲(chǔ)單元，也能夠適用于模擬用和邏輯用。
(第三實(shí)施例)在上述實(shí)施例中，以由兩個(gè)晶體管和一個(gè)電容器構(gòu)成的存儲(chǔ)單元為對(duì)象進(jìn)行了說(shuō)明，但在下面的實(shí)施例中，關(guān)于由兩個(gè)晶體管和兩個(gè)電容器構(gòu)成的存儲(chǔ)單元的布局進(jìn)行說(shuō)明。在一個(gè)電容器與兩個(gè)電容器沒(méi)有差異的情況下，作為一個(gè)電荷累積裝置來(lái)對(duì)待。圖18的結(jié)構(gòu)將圖1和圖3中的存儲(chǔ)單元MC變更為2T2C。圖18A示出了電路圖，B示出了讀出時(shí)的工作波形，C示出了寫(xiě)入時(shí)的工作波形。本實(shí)施例的存儲(chǔ)單元MC是由兩個(gè)晶體管TN1、TN2和兩個(gè)電容器C0、C1構(gòu)成的2T2C單元。TN1的漏與位線BL連接，TN1的源與電容器C0的單方電極連接，成為累積節(jié)點(diǎn)SN1。同樣地，TN2的漏與位線/BL連接，TN2的源與電容器C1的單方電極連接，成為累積節(jié)點(diǎn)SN2。電容器C0、C1的剩余的各個(gè)電極與極板PLT連接，TN1和TN2的柵極與通用的字線SWL連接。此外，圖18B、C的讀出和寫(xiě)入波形基本與2T1C相同，因此，在此省略詳細(xì)的說(shuō)明，但根據(jù)與上述同樣的理由，為了改善低電壓工作，使用VDD預(yù)充電方式。再有，在此，將極板PLT作為VSS，示出了波形，但在其他電位中也可以工作。本實(shí)施例中使用的2T2C單元如后所述，能夠確保大于1T1C單元的信號(hào)量。因此，與2T1C單元同樣地具有適于低電壓工作的特征。此外，由于電容器的一端變?yōu)樗^的極板電極，因此，僅將電容器的電極中的下部電極與晶體管的擴(kuò)散層連接，觸及到上部電極的極板側(cè)就可以作為通用的布線。因此，與2T1C單元相比，有結(jié)構(gòu)簡(jiǎn)單和易于制作的優(yōu)點(diǎn)。
以下，對(duì)利用2T2C單元可以進(jìn)行圖18所示的1V以下的工作進(jìn)行說(shuō)明。在2T2C單元中可知，讀出信號(hào)量表示為Vsig＝VBL-V/BL＝VDD*Cs/(Cs+Cd)...(3)再有，Cd是位線BL、/BL的寄生電容。若比較(3)式的右邊與(1)式的右邊可知，將(1)式中的VDD/2換成了VDD。即，若電壓和電容相同，信號(hào)量就成為1T1C單元的二倍。換言之，能夠用一半的電壓確保相同的信號(hào)量。在(2)式中示出的2T1C單元中，由于Cd變?yōu)橐话爰碈d/2，因此，信號(hào)量比2T2C進(jìn)一步變大，但在2T2C單元中也可以進(jìn)行低電壓工作。例如，在(3)式中可知，將電源電壓設(shè)為0.9V，若計(jì)算用于確保Vsig在0.2V以上的CD/CS，則最好在3.5以下。該值是設(shè)計(jì)上的真實(shí)值。這樣地，根據(jù)本實(shí)施例，在1V以下的低電壓工作時(shí)，不分割位線為必要以上，而能夠確保充足的信號(hào)量。此外，不使用偽單元而能夠適于VDD(VSS)預(yù)充電方式等的特征，與2T1C單元中的情況相同，不用說(shuō)，能實(shí)現(xiàn)同等效果。此外，與2T1C單元一樣，也可以在存儲(chǔ)單元的晶體管中利用PMOS，使耐軟錯(cuò)誤性提高。再有，在本實(shí)施例的2T2C單元中，能如上所述地進(jìn)行低電壓工作，但若與2T1C單元相比，同一條件下的信號(hào)量?jī)HCd項(xiàng)部分變小。另外，在設(shè)為低電壓的情況和利用Cs、Cd等容量的條件，需要使信號(hào)量增加的情況下，通過(guò)驅(qū)動(dòng)極板電位，也能確保大信號(hào)量。即，能夠在對(duì)累積節(jié)點(diǎn)寫(xiě)入了信號(hào)之后，對(duì)極板PLT施加偏壓，進(jìn)一步提高寫(xiě)入后的H電平的信號(hào)，改善刷新特性(關(guān)于對(duì)極板PLT施加偏壓的方法，例如在美國(guó)IEEE固態(tài)電路日?qǐng)?bào)(IEEE Journal Of Solid StateCircuits)1989年10月號(hào)的1206頁(yè)至1212頁(yè)中記載)。
下面，關(guān)于利用MIM電容器，用于高集成且低成本地實(shí)現(xiàn)圖18的存儲(chǔ)單元的布局方法及其形成方法進(jìn)行敘述。圖19和圖20示出2T2C單元的布局，圖21示出其形成方法。在圖19中，TN1的源通過(guò)通孔V0a、布線M1a、通孔V1c、布線M2c、通孔V2a，與電容器C0的下部電極即布線M3a連接，形成累積節(jié)點(diǎn)SN1。另一方面，TN2的源側(cè)，通過(guò)通孔V0d、布線M1d、通孔V1d、布線M2d、通孔V2b，與電容器C1的下部電極即布線M3b連接，形成累積節(jié)點(diǎn)SN2。此外，TN1的漏通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接，TN2的漏通過(guò)通孔V0c、布線M1c、通孔V1b，與位線/BL即布線M2b連接。此外，用P0層形成相當(dāng)于極板PLT的上部電極，作為共用電極。再有，極板PLT的布線不僅在一個(gè)單元內(nèi)的兩個(gè)電容器C0、C1中共用，而且也在其他單元中共用，但如前所述，在驅(qū)動(dòng)極板PLT的情況下，可以在共用字線的存儲(chǔ)單元中共用極板PLT(上部電極P0)。
圖20示出為了容易明白圖19的布局結(jié)構(gòu)而每分幾個(gè)層示出的圖，示出了從通孔V2的層到上部電極P0的主要層。再有，布線層M2以下的層與上述實(shí)施例即圖6A、B的布局和連接關(guān)系相同，在此省略附圖和其說(shuō)明。
在本實(shí)施例中，如圖20所示，形成的布線M2c，通過(guò)通孔V2a，與電容器C0的下部電極即布線M3a連接。同樣地，形成的布線M2d，通過(guò)通孔V2b，與電容器C1的下部電極即布線M3b連接。這樣地，在本實(shí)施例中，通過(guò)從擴(kuò)散層LN1、LN2的各自一端延伸到擴(kuò)散層的中間的布線層M1，與電容器C0、C1的下部電極連接。因此，由于能夠在擴(kuò)散層上部形成位線BL、/BL，因此，能夠減小存儲(chǔ)單元的面積。
接著，為了進(jìn)一步容易明白上述說(shuō)明的連接關(guān)系，圖21中示出圖19和圖20中的存儲(chǔ)單元的剖面結(jié)構(gòu)。圖21示出了從圖19中的a-a’、b-b’、c-c’的各方向的剖面結(jié)構(gòu)。圖21A示出剖面a-a’，可知，TN1的漏通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接。此外，TN1的源側(cè)通過(guò)通孔V0a，與布線M1a連接。下面，圖21B示出剖面b-b’，示出了從TN1的源側(cè)引出的布線M1a，通過(guò)通孔V1c、布線M2c、通孔V2a，與電容器C0的下部電極即布線M3a連接。另一方面，示出了從TN2的源側(cè)引出的布線M1d，通過(guò)通孔V1d、布線M2d、通孔V2b，與電容器C1的下部電極即布線M3b連接。最后，圖21C示出剖面c-c’，TN1的源，通過(guò)從通孔V0a引出的布線M1a，通孔V1c、布線M2c、通孔V2a，與下部電極即布線M3a連接。此外，TN2的漏側(cè)通過(guò)通孔V0c、布線M1c、通孔V1b，與位線/BL即布線M2b連接。再有，特別是圖中沒(méi)有示出，但本實(shí)施例的上部電極P0與極板PLT連接，例如，固定為VSS的恒定電壓。
以上，從圖18至圖21的說(shuō)明可知，本實(shí)施例的存儲(chǔ)單元在位線上形成電容器，能夠充足地確保低電壓工作所必須的單元電容，在該特征的基礎(chǔ)上，加之還具有利用布線層作為電極、使用平面結(jié)構(gòu)的電容器等特征。因此，與2T1C單元的實(shí)施例同樣地，能夠?qū)崿F(xiàn)工藝成本便宜的存儲(chǔ)器。此外，在本實(shí)施例中沒(méi)特殊說(shuō)明，但不用說(shuō)，可以將圖5至圖17中說(shuō)明的實(shí)施例適用于本實(shí)施例的2T2C單元中，在各自的方法中，能夠得到同等效果。此外，本實(shí)施例的存儲(chǔ)單元，可以在不脫離其主旨的范圍內(nèi)，做各種各樣的變更，例如，在待機(jī)時(shí)將字線稍稍比0V提高一點(diǎn)兒等的電路工作涉及的變更、電容器結(jié)構(gòu)和形成方法涉及的變更等。另外，本實(shí)施例的MIM電容器不僅能夠適用于存儲(chǔ)單元，也能夠適用于模擬用和邏輯用，根據(jù)如上所述的特征，能夠?qū)崿F(xiàn)降低了工藝成本的LSI。
(第四實(shí)施例)在以上的實(shí)施例中，示出了用上下兩個(gè)金屬電極形成電容器，構(gòu)成了2T1C單元或2T2C單元的情況，但若提高微細(xì)化，減小存儲(chǔ)單元的面積，就有只在一個(gè)電容器中不能充分地確保單元電容的情況。在這樣的情況下，通過(guò)多重設(shè)置多個(gè)MIM結(jié)構(gòu)的電容器，將它們并聯(lián)，就能夠在小存儲(chǔ)單元面積中足夠大地確保電容器的有效面積。
圖22至圖25中示出了使用了2T1C單元的實(shí)施例。圖22和圖23示出布局，圖24和圖25示出形成方法。再有，如后所述，同樣的方法能夠適用于2T2C單元中，在其他單元例如1T1C單元中，為了不使面積增加而增加電容器的容量，也能夠適用同樣的方法。此外，若適用于用于模擬電路和穩(wěn)壓電源的電容器，能夠得到對(duì)于相同容量的面積的減少，或同一面積中的容量的增加的效果。
在這些附圖中，其特征在于，在利用布線層M3和通孔V3的層而形成的電容器C0的上部，用布線層M4和通孔V4的層，形成另一個(gè)電容器C1。通過(guò)并聯(lián)這兩個(gè)電容器，構(gòu)成2T1C單元，能夠不使存儲(chǔ)單元的面積增加而增大單元電容。
圖22中，TN1的源，通過(guò)通孔V0a、布線M1a、通孔V1c、布線M2c、通孔V2a、布線M3a、通孔V3b、布線M4b，與電容器C1的上部電極P1連接，另外，該上部電極P1通過(guò)布線M4a和通孔V3a，與電容器C0的上部電極P0連接，形成累積節(jié)點(diǎn)SN1。另一方面，TN2的源，通過(guò)通孔V0d、布線M1d、通孔V1d、布線M2d、通孔V2b，與電容器C0的下部電極即布線M3b連接，另外，下部電極M3b通過(guò)通孔V3c，與電容器C1的下部電極即布線M4c連接，形成累積節(jié)點(diǎn)SN2。此外，TN1的漏通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接，TN2的漏通過(guò)通孔V0c、布線M1c、通孔V1b，與位線/BL即布線M2b連接。
圖23A和B是示出為了容易明白圖22的布局結(jié)構(gòu)而每分幾個(gè)層示出的圖。圖23A示出了從通孔V2的層到上部電極P0的層，圖23B中示出了從通孔V3的層到上部電極P1的主要層。再有，比通孔V2往下的主要層，與上述實(shí)施例即圖6A、B的布局和連接關(guān)系相同，在此省略附圖和其說(shuō)明。
在本實(shí)施例中，如圖23A所示，形成的布線M2c，通過(guò)通孔V2a，與布線M3a連接。同樣地，形成的布線M2d，通過(guò)通孔V2b，與電容器C0的下部電極即布線M3b連接。下面，如圖23B所示，圖23A中示出的布線M3a，通過(guò)通孔V3b和布線M4b，與電容器C1的上部電極P1連接。另外，上部電極P1通過(guò)布線M4a和通孔V3a，與圖23A中示出的電容器C0的上部電極P0連接。此外，圖23A中示出的下部電極即布線M3b，通過(guò)通孔V3c，與電容器C1的下部電極即布線M4c連接。這樣地，在本實(shí)施例中，并聯(lián)兩個(gè)電容器C0和C1，構(gòu)成2T1C單元。因此，在小的存儲(chǔ)單元面積中也能夠充分地確保低電壓工作中所需的單元電容。
接著，為了進(jìn)一步容易明白上述說(shuō)明的連接關(guān)系，圖24和圖25中示出了圖22和圖23中的存儲(chǔ)單元的剖面結(jié)構(gòu)。圖24示出了從圖22中的a-a’、b-b’、c-c’的各方向的剖面結(jié)構(gòu)。此外，圖25示出了來(lái)自圖22中的d-d’、e-e’的各方向的剖面結(jié)構(gòu)。圖24A示出剖面a-a’，可知，TN1的漏通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接。此外，TN1的源側(cè)通過(guò)通孔V0a，與布線M1a連接。另外，形成的電容器C0的上部電極P0，通過(guò)通孔V3a和布線M4a，與電容器C1的上部電極P1連接。下面，圖24B示出剖面b-b’，示出了從TN1的源側(cè)引出的布線M1a，通過(guò)通孔V1c、布線M2c、通孔V2a、布線M3a、通孔V3b、布線M4b，與電容器C1的上部電極P1連接。另一方面，示出了從TN2的源側(cè)引出的布線M1d，通過(guò)通孔V1d、布線M2d、通孔V2b，與電容器C0的下部電極即布線M3b連接。下面，圖24C示出剖面c-c’，可知，TN2的漏通過(guò)通孔V0c、布線M1c、通孔V1b，與位線/BL即布線M2b連接。此外，TN2的源側(cè)通過(guò)通孔V0d，與布線M1d連接。另外，形成在位線上的電容器C0的下部電極M3b，通過(guò)通孔V3c，與電容器C1的下部電極即布線M4c連接。下面，圖25A示出剖面d-d’，TN1的源，通過(guò)從通孔V0a引出的布線M1a、通孔V1c、布線M2c、通孔V2a、布線M3a、通孔V3b、布線M4b，與電容器C1的上部電極P1連接，另外，上部電極P1通過(guò)布線M4a和通孔V3a，與電容器C0的上部電極P0連接。此外，TN2的漏側(cè)通過(guò)通孔V0c、布線M1c、通孔V1b，與位線/BL即布線M2b連接。另外，電容器C0的下部電極M3b，通過(guò)通孔V3c，與電容器C1的下部電極M4c連接。最后，圖25B示出剖面e-e’，TN2的源，通過(guò)從通孔V0d引出的布線M1d、通孔V1d、布線M2d、通孔V2b，與電容器C0的下部電極即布線M3b連接。此外，TN1的漏側(cè)通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接。
以上，從圖22至圖25的說(shuō)明可知，本實(shí)施例的存儲(chǔ)單元在布線層M3和通孔V3的層上形成電容器C0，在布線層M4和通孔V4的層上形成電容器C1，將兩個(gè)電容器并聯(lián)。這樣，即使在通過(guò)微細(xì)化而存儲(chǔ)單元的電容器面積變小的情況下，也能夠充分地確保低電壓工作中所需的單元電容。另外，由于在TN1和TN2的上部多重化配置兩個(gè)電容器，因此，能夠?qū)崿F(xiàn)使用兩個(gè)電容器且高集成的存儲(chǔ)器。再有，在本實(shí)施例的存儲(chǔ)單元中，將布線層利用于電容器的電極中等的特征，與圖5至圖17中說(shuō)明的實(shí)施例基本相同，因此，不用說(shuō)，能夠得到與圖5至圖17的實(shí)施例同等的效果。此外，本實(shí)施例的存儲(chǔ)單元的布局方法和電容器形成方法等，可以與上述的實(shí)施例同樣地進(jìn)行各種各樣的變更。另外，如本實(shí)施例所述地，當(dāng)然也可以不是兩個(gè)電容器，而是并聯(lián)三個(gè)電容器，該情況下，能確保大的單元電容。
在圖22至圖25中，示出了使用多重化后的電容器形成2T1C單元的例子，但在使用了圖26至圖28中示出的2T2C單元的情況中，也能夠適于相同的方法。
圖26和圖27是示出2T2C單元的布局的剖面圖，圖28是示出形成方法的剖面圖。在這些附圖中，在利用布線層M3和通孔V3的層而形成的電容器C0的上部，用布線層M4和通孔V4的層，形成另一個(gè)電容器C1。通過(guò)用這兩個(gè)電容器來(lái)構(gòu)成2T2C單元，能夠不使存儲(chǔ)單元的面積增加而充分確保低電壓工作中所需的單元電容。
圖26中，TN1的源，通過(guò)通孔V0a、布線M1a、通孔V1c、布線M2c、通孔V2a，與電容器C0的下部電極即布線M3a連接，形成累積節(jié)點(diǎn)SN1。另一方面，TN2的源，通過(guò)通孔V0d、布線M1d、通孔V1d、布線M2d、通孔V2b、布線M3b、通孔V3a，與電容器C1的下部電極即布線M4a連接，形成累積節(jié)點(diǎn)SN2。此外，TN1的漏通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接，TN2的漏通過(guò)通孔V0c、布線M1c、通孔V1b，與位線/BL即布線M2b連接。
圖27A和B是示出為了容易明白圖26的布局結(jié)構(gòu)而每分幾個(gè)層示出的圖。圖27A中示出了從通孔V2的層到上部電極P0的層，圖27B中示出了從通孔V3的層到上部電極P1的主要層。再有，比通孔V2往下的主要層，與上述實(shí)施例即圖6A、B的布局和連接關(guān)系相同，在此省略附圖和其說(shuō)明。
在本實(shí)施例中，如圖27A所示，形成的布線M2c，通過(guò)通孔V2a，與電容器C0的下部電極即布線M3a連接。同樣地，形成的布線M2d，通過(guò)通孔V2b，與布線M3b連接。下面，如圖27B所示，圖27A中示出的布線M3b，通過(guò)通孔V3a，與電容器C1的下部電極即布線M4a連接。這樣地，在本實(shí)施例中，多重化配置兩個(gè)電容器C0和C1。從而，由于各個(gè)電容器能占有由TN1和TN2構(gòu)成的存儲(chǔ)單元區(qū)域，故能足夠大地確保電容器的有效面積。
接著，為了進(jìn)一步容易明白上述說(shuō)明的連接關(guān)系，圖28中示出了圖26和圖27中的存儲(chǔ)單元的剖面結(jié)構(gòu)。圖28示出了從圖26中的a-a’、b-b’、c-c’、d-d’的各方向的剖面結(jié)構(gòu)。圖28A示出剖面a-a’，可知，TN1的漏通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接。此外，TN1的源側(cè)通過(guò)通孔V0a，與布線M1a連接。另外可知，在位線上形成著電容器C0和電容器C1。下面，圖28B示出剖面b-b’，示出了從TN1的源側(cè)引出的布線M1a，通過(guò)通孔V1c、布線M2c、通孔V2a，與電容器C0的下部電極即布線M3a連接。另一方面，示出了從TN2的源側(cè)引出的布線M1d，通過(guò)通孔V1d、布線M2d、通孔V2b、布線M3b、通孔V3a，與電容器C1的下部電極即布線M4a連接。下面，圖28C示出剖面c-c’，可知，TN1的源，通過(guò)從通孔V0a引出的布線M1a、通孔V1c、布線M2c、通孔V2a，與電容器C0的下部電極即布線M3a連接。此外，TN2的漏側(cè)通過(guò)通孔V0c、布線M1c、通孔V1b，與位線/BL即布線M2b連接。最后，圖28D示出剖面d-d’，TN2的源，通過(guò)從通孔V0d引出的布線M1d、通孔V1d、布線M2d、通孔V2b、布線M3b、通孔V3a，與電容器C1的下部電極即布線M4a連接。此外，TN1的漏側(cè)通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接。
以上，從圖26至圖28的說(shuō)明可知，本實(shí)施例的存儲(chǔ)單元在布線層M3和通孔V3的層上形成電容器C0，在布線層M4和通孔V4的層上形成電容器C1。這樣，即使是小的存儲(chǔ)單元區(qū)域，也能夠充分地確保單元電容，能夠?qū)崿F(xiàn)可低電壓工作的存儲(chǔ)器。此外，由于將兩個(gè)電容器多重化配置在存儲(chǔ)單元上部，因此，能夠?qū)崿F(xiàn)使用兩個(gè)電容器且高集成的存儲(chǔ)器。再有，在本實(shí)施例的存儲(chǔ)單元中，將布線層利用于電容器的電極中等的特征，與圖5至圖17的實(shí)施例基本相同，因此，不用說(shuō)，能夠得到與圖5至圖17的實(shí)施例同等的效果。此外，本實(shí)施例的存儲(chǔ)單元的布局方法和電容器形成方法等，可以與上述的實(shí)施例同樣地進(jìn)行各種各樣的變更。
在圖22至圖28的實(shí)施例中，示出了在一個(gè)存儲(chǔ)單元的上部多重化配置兩個(gè)電容器，形成2T1C單元或2T2C單元的例子，但作為電容器的多重化方法，也可以使用圖29至圖33中示出的結(jié)構(gòu)來(lái)實(shí)現(xiàn)存儲(chǔ)單元。
圖29、圖30和圖31是示出2T1C單元的布局的剖面圖，圖32和圖33是示出形成方法的剖面圖。在這些附圖中，在利用布線層M3和通孔V3的層而形成的電容器C0的上部，用布線層M4和通孔V4的層，形成另一個(gè)電容器C1。另外，在鄰接的兩個(gè)存儲(chǔ)單元MC0和MC1上部的區(qū)域中，配置兩個(gè)電容器。這樣地，若使用兩個(gè)單元的區(qū)域來(lái)形成多重化后的電容器，就能夠不使存儲(chǔ)單元的面積增加而充分地確保低電壓工作中所需的單元電容。
圖29中示出了由TN1、TN2和電容器C0構(gòu)成的存儲(chǔ)單元MC0，和由TN3、TN4和電容器C1構(gòu)成的存儲(chǔ)單元MC1。再有，存儲(chǔ)單元MC0的累積節(jié)點(diǎn)記作SN1、SN2，存儲(chǔ)單元MC1的累積節(jié)點(diǎn)同樣地記作SN3、SN4。
在存儲(chǔ)單元MC0中，TN1的源，通過(guò)通孔V0a、布線M1a、通孔V1c、布線M2c、通孔V2a、布線M3a，與電容器C0的上部電極P0連接，形成累積節(jié)點(diǎn)SN1。另一方面，TN2的源，通過(guò)通孔V0d、布線M1d、通孔V1d、布線M2d、通孔V2b，與電容器C0的下部電極即布線M3b連接，形成累積節(jié)點(diǎn)SN2。此外，TN1的漏通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接，TN2的漏通過(guò)通孔V0c、布線M1c、通孔V1b，與位線/BL即布線M2b連接。
同樣地，在存儲(chǔ)單元MC1中，TN3的源，通過(guò)通孔V0e、布線M1e、通孔V1g、布線M2e、通孔V2c、布線M3c、通孔V3a，與電容器C1的下部電極即布線M4a連接，形成累積節(jié)點(diǎn)SN3。另一方面，TN4的源，通過(guò)通孔V0h、布線M1h、通孔V1h、布線M2f、通孔V2d、布線M3d、通孔V3b、布線M4b，與電容器C1的上部電極P1連接，形成累積節(jié)點(diǎn)SN4。此外，TN3的漏通過(guò)通孔V0f、布線M1f、通孔V1e，與位線BL即布線M2a連接，TN4的漏通過(guò)通孔V0g、布線M1g、通孔V1f，與位線/BL即布線M2b連接。
圖30和圖31是示出為了容易明白圖29的布局結(jié)構(gòu)而每分幾個(gè)層示出的圖。圖30A中示出了到通孔V0的主要層，圖30B中示出了從布線層M1到布線層M2的主要層，圖31A示出了從通孔V2的層到上部電極P0的層，圖31B示出了比通孔V3的層往上部的主要層。再有，比通孔V2往下的主要層，與上述實(shí)施例即圖6A、B的布局和連接關(guān)系相同，在此省略圖30的說(shuō)明。
下面，如圖31A所示，圖30B中示出的布線M2c，通過(guò)通孔V2a和布線M3a，與電容器C0的上部電極P0連接。此外，布線M2d通過(guò)通孔V2b，與電容器C0的下部電極即布線M3b連接。另一方面，布線M2e通過(guò)通孔V2c、布線M3c、通孔V3a，與電容器C1的下部電極即布線M4a連接。此外，布線M2f通過(guò)通孔V2d、布線M3d、通孔V3b、布線M4b，與電容器C1的上部電極P1連接。這樣地，在本結(jié)構(gòu)中，多重化配置兩個(gè)電容器C0和C1。另外，由于能用各自的電容器占有兩個(gè)鄰接的存儲(chǔ)單元MC0和MC1的區(qū)域，因此，能足夠大地確保電容器的有效面積。
接著，為了進(jìn)一步容易明白上述說(shuō)明的連接關(guān)系，圖32和圖33中示出了圖30和圖31中的存儲(chǔ)單元的剖面結(jié)構(gòu)。圖32示出了從圖29中的a-a’、b-b’的各方向的剖面結(jié)構(gòu)。此外，圖33示出了從圖29中的c-c’、d-d’、e-e’、f-f’的各方向的剖面結(jié)構(gòu)。
圖32A示出剖面a-a’，可知，TN1的漏通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接。同樣地，TN3的漏通過(guò)通孔V0f、布線M1f、通孔V1e，與位線BL即布線M2a連接。此外，在位線上，在相互不同的層上形成著電容器C0和電容器C1。下面，圖32B示出了剖面b-b’，從TN1的源側(cè)引出的布線M1a，通過(guò)通孔V1c、布線M2c、通孔V2a、布線M3a，與電容器C0的上部電極P0連接。另一方面，從TN2的源側(cè)引出的布線M1d，通過(guò)通孔V1d、布線M2d、通孔V2b，與電容器C0的下部電極即布線M3b連接。
同樣地，從TN3的源側(cè)引出的布線M1e，通過(guò)通孔V1g、布線M2e、通孔V2c、布線M3c、通孔V3a，與電容器C1的下部電極即布線M4a連接。另一方面，從TN4的源側(cè)引出的布線M1h，通過(guò)通孔V1h、布線M2f、通孔V2d、布線M3d、通孔V3b、布線M4b，與電容器C1的上部電極P1連接。下面，圖33A示出剖面c-c’，TN1的源，通過(guò)從通孔V0a引出的布線M1a、通孔V1c、布線M2c、通孔V2a、布線M3a，與電容器C0的上部電極P0連接。此外，TN2的漏側(cè)通過(guò)通孔V0c、布線M1c、通孔V1b，與位線/BL即布線M2b連接。下面，圖33B示出剖面d-d’，TN2的源，通過(guò)從通孔V0d引出的布線M1d、通孔V1d、布線M2d、通孔V2b，與電容器C0的下部電極即布線M3b連接。此外，TN1的漏側(cè)通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接。
下面，圖33C示出剖面e-e’，TN3的源，通過(guò)從通孔V0e引出的布線M1e、通孔V1g、布線M2e、通孔V2c、布線M3c、通孔V3a，與電容器C1的下部電極即布線M4a連接。此外，TN4的漏側(cè)通過(guò)通孔V0g、布線M1g、通孔V1f，與位線/BL即布線M2b連接。最后，圖33D示出剖面f-f’，TN4的源，通過(guò)從通孔V0h引出的布線M1h、通孔V1h、布線M2f、通孔V2d、布線M3d、通孔V3b、布線M4b，與電容器C1的上部電極P1連接。此外，TN3的漏側(cè)通過(guò)通孔V0f、布線M1f、通孔V1e，與位線BL即布線M2a連接。
以上，從圖30至圖33的說(shuō)明可知，在本實(shí)施例中，在存儲(chǔ)單元MC0中，利用布線層M3和通孔V3的層來(lái)形成電容器C0。這時(shí)，也利用鄰接的存儲(chǔ)單元MC1的上部，足夠大地取電容器C0的有效面積。同樣地，存儲(chǔ)單元MC1利用布線層M4和通孔V4的層來(lái)形成電容器C1，利用鄰接的存儲(chǔ)單元MC0的上部，足夠大地取電容器C1的有效面積。通過(guò)這樣做，能夠確保更大的單元電容，能夠?qū)崿F(xiàn)低電壓工作。此外，通過(guò)利用兩個(gè)存儲(chǔ)單元的區(qū)域，多重化電容器C0和電容器C1，能夠不使存儲(chǔ)單元的面積增加而實(shí)現(xiàn)高集成的存儲(chǔ)器。再有，在本實(shí)施例中，示出了利用位線方向上鄰接的存儲(chǔ)單元的區(qū)域來(lái)形成電容器的例子，但當(dāng)然，本發(fā)明不限定于此。例如，也可以利用字線方向上鄰接的存儲(chǔ)單元的區(qū)域，形成兩個(gè)電容器。另外，也可以將本例與圖22中示出的例子組合，能夠確保比該情況大的單元電容。這樣地，本發(fā)明的存儲(chǔ)單元的布局方法和電容器形成方法等，可以與上述的實(shí)施例同樣地，在不脫離其主旨的范圍內(nèi)做各種各樣的變更。
在圖30至圖33中，示出了利用鄰接的兩個(gè)存儲(chǔ)單元的區(qū)域多重化電容器，形成了2T1C單元的結(jié)構(gòu)，但也可以適用于圖34至圖37中示出的使用了2T2C單元的情況。
圖34和圖35是示出2T2C單元的布局的剖面圖，圖36和圖37是示出形成方法的剖面圖。在這些附圖中，利用布線層M3和通孔V3的層，形成電容器C0和C1，構(gòu)成存儲(chǔ)單元MC0。此外，利用布線層M4和通孔V4的層，用電容器C2和C3，構(gòu)成存儲(chǔ)單元MC1。另外，在鄰接的兩個(gè)存儲(chǔ)單元MC0和MC1上部的區(qū)域中，配置四個(gè)電容器。這樣地，若使用兩個(gè)單元的區(qū)域來(lái)形成多重化后的電容器，就能夠不使存儲(chǔ)單元的面積增加而充分地確保低電壓工作中所需的單元電容。
圖34中示出了由TN1、TN2和電容器C0及電容器C1構(gòu)成的存儲(chǔ)單元MC0，和由TN3、TN4和電容器C2及電容器C3構(gòu)成的存儲(chǔ)單元MC1。再有，在存儲(chǔ)單元MC0中，TN1的源，通過(guò)通孔V0a、布線M1a、通孔V1c、布線M2c、通孔V2a，與電容器C0的下部電極即布線M3a連接，形成累積節(jié)點(diǎn)SN1。另一方面，TN2的源，通過(guò)通孔V0d、布線M1d、通孔V1d、布線M2d、通孔V2b，與電容器C1的下部電極即布線M3b連接，形成累積節(jié)點(diǎn)SN2。此外，TN1的漏通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接，TN2的漏通過(guò)通孔V0c、布線M1c、通孔V1b，與位線/BL即布線M2b連接。
同樣地，在存儲(chǔ)單元MC1中，TN3的源，通過(guò)通孔V0e、布線M1e、通孔V1g、布線M2e、通孔V2c、布線M3c、通孔V3a，與電容器C2的下部電極即布線M4a連接，形成累積節(jié)點(diǎn)SN3。另一方面，TN4的源，通過(guò)通孔V0h、布線M1h、通孔V1h、布線M2f、通孔V2d、布線M3d、通孔V3b，與電容器C3的下部電極即布線M4b連接，形成累積節(jié)點(diǎn)SN4。此外，TN3的漏通過(guò)通孔V0f、布線M1f、通孔V1e，與位線BL即布線M2a連接，TN4的漏通過(guò)通孔V0g、布線M1g、通孔V1f，與位線/BL即布線M2b連接。
圖35是示出為了容易明白圖34的布局結(jié)構(gòu)而每分幾個(gè)層示出的圖。圖35A中示出了從通孔V2到上部電極的主要層，圖35B中示出了從通孔V3到上部電極P1的主要層。再有，布線層M2以下的主要層的布局與圖30相同，在此省略。
在本結(jié)構(gòu)中，如圖35A所示，形成的布線M2c，通過(guò)通孔V2a，與電容器C0的下部電極即布線M3a連接。同樣地，布線M2d通過(guò)通孔V2b，與電容器C1的下部電極即布線M3b連接。下面，布線M2e通過(guò)通孔V2c，與布線M3c連接。另外，布線M2f通過(guò)通孔V2d，與布線M3d連接。下面，如圖35B所示，布線M3c通過(guò)通孔V3a，與電容器C2的下部電極即布線M4a連接。同樣地，布線M3d通過(guò)通孔V3b，與電容器C3的下部電極即布線M4b連接。這樣地，在本結(jié)構(gòu)中，多重化配置電容器C0、C1和電容器C2、C3。另外，由于電容器C0、C1和電容器C2、C3各自能占有兩個(gè)鄰接的存儲(chǔ)單元MC0和MC1的區(qū)域，因此，能足夠大地確保電容器的有效面積。
接著，為了進(jìn)一步容易明白上述說(shuō)明的連接關(guān)系，圖36和圖37中示出了圖34和圖35中的存儲(chǔ)單元的剖面結(jié)構(gòu)。圖36示出了從圖34中的a-a’、b-b’的各方向的剖面結(jié)構(gòu)。此外，圖37示出了從圖34中的c-c’、d-d’、e-e’、f-f’的各方向的剖面結(jié)構(gòu)。
圖36A示出剖面a-a’，TN1的漏通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接。同樣地，TN3的漏通過(guò)通孔V0f、布線M1f、通孔V1e，與位線BL即布線M2a連接。此外，在位線上，在相互不同的層上形成著電容器C0和電容器C2。下面，圖36B示出了剖面b-b’，從TN1的源側(cè)引出的布線M1a，通過(guò)通孔V1c、布線M2c、通孔V2a，與電容器C0的下部電極即布線M3a連接。另一方面，從TN2的源側(cè)引出的布線M1d，通過(guò)通孔V1d、布線M2d、通孔V2b，與電容器C1的下部電極即布線M3b連接。
同樣地，從TN3的源側(cè)引出的布線M1e，通過(guò)通孔V1g、布線M2e、通孔V2c、布線M3c、通孔V3a，與電容器C2的下部電極即布線M4a連接。另一方面，從TN4的源側(cè)引出的布線M1h，通過(guò)通孔V1h、布線M2f、通孔V2d、布線M3d、通孔V3b，與電容器C3的下部電極即布線M4b連接。下面，圖37A示出剖面c-c’，TN1的源，通過(guò)從通孔V0a引出的布線M1a、通孔V1c、布線M2c、通孔V2a，與電容器C0的下部電極即布線M3a連接。此外，TN2的漏側(cè)通過(guò)通孔V0c、布線M1c、通孔V1b，與位線/BL即布線M2b連接。下面，圖37B示出剖面d-d’，TN2的源，通過(guò)從通孔V0d引出的布線M1d、通孔V1d、布線M2d、通孔V2b，與電容器C1的下部電極即布線M3b連接。此外，TN1的漏側(cè)通過(guò)通孔V0b、布線M1b、通孔V1a，與位線BL即布線M2a連接。下面，圖37C示出剖面e-e’，TN3的源，通過(guò)從通孔V0e引出的布線M1e、通孔V1g、布線M2e、通孔V2c、布線M3c、通孔V3a，與電容器C2的下部電極即布線M4a連接。此外，TN4的漏側(cè)通過(guò)通孔V0g、布線M1g、通孔V1f，與位線/BL即布線M2b連接。最后，圖37D示出剖面f-f’，TN4的源，通過(guò)從通孔V0h引出的布線M1h、通孔V1h、布線M2f、通孔V2d、布線M3d、通孔V3b，與電容器C3的下部電極即布線M4b連接。此外，TN3的漏側(cè)通過(guò)通孔V0f、布線M1f、通孔V1e，與位線BL即布線M2a連接。
以上，從圖34至圖37的說(shuō)明可知，在本實(shí)施例中，在存儲(chǔ)單元MC0中，利用在布線層M3和通孔V3的層，形成電容器C0和C1。這時(shí)，也利用鄰接的存儲(chǔ)單元MC1的上部，足夠大地取電容器C0和C1的有效面積。同樣地，存儲(chǔ)單元MC1利用布線層M4和通孔V4的層，形成電容器C2和C3，利用鄰接的存儲(chǔ)單元MC0的上部，足夠大地取電容器C2和C3的有效面積。通過(guò)這樣做，能夠確保更大的單元電容，能夠?qū)崿F(xiàn)低電壓工作。此外，通過(guò)利用兩個(gè)存儲(chǔ)單元的區(qū)域，多重化配置多個(gè)電容器，能夠不使存儲(chǔ)單元的面積增加而實(shí)現(xiàn)高集成的存儲(chǔ)器。再有，當(dāng)然，也可以如本實(shí)施例這樣地，用位線方向上鄰接的存儲(chǔ)單元的區(qū)域來(lái)形成電容器，也可以利用字線方向上鄰接的存儲(chǔ)單元，多重化配置電容器。另外，也可以將本例與圖26中示出的例子組合，能夠確保比該情況大的單元電容。這樣地，本發(fā)明的存儲(chǔ)單元的布局方法和電容器形成方法等，可以與上述的實(shí)施例同樣地，在不脫離其主旨的范圍內(nèi)做各種各樣的變更。
(第五實(shí)施例)在上述實(shí)施例中，關(guān)于如圖2所示地在同一層上形成MIM電容器的情況進(jìn)行了說(shuō)明，但有時(shí)根據(jù)用途，對(duì)電容器的要求規(guī)格有很大不同。例如，在存儲(chǔ)單元中需要比較大的單位容量值，但另一方面，在模擬中，有時(shí)優(yōu)先電壓依存性小于容量值的情況。這樣的情況如圖38中說(shuō)明的，也可以根據(jù)需要，改變MIM電容器的絕緣膜的膜厚。即，使利用于存儲(chǔ)部MEM的電容器的絕緣膜變薄，較大地取單位容量值，在模擬部ANALOG中，以較低地抑制電壓依存性為目的，最好增厚MIM電容器的膜厚。這時(shí)，若在同一層例如通孔V3的層上形成膜厚不同的絕緣膜，制造工藝就變得復(fù)雜，就有可靠性和成品率降低的情況。該情況下，最好如圖38所示，在不同的層上形成膜厚不同的MIM電容器。若這樣做，就可以不丟掉可靠性和成品率，而實(shí)現(xiàn)同一電極材料且結(jié)構(gòu)不同的膜厚的MIM電容器。例如，作為存儲(chǔ)器用的電容器，下部電極在布線層M3和通孔V3的層上形成膜厚薄的絕緣膜和上部電極，作為模擬用的電容器，也可以下部電極在布線層M5和通孔V5的層上形成膜厚厚的絕緣膜和上部電極。所述的在形成模擬用的電容器電極的布線層與半導(dǎo)體襯底表面之間，設(shè)置形成存儲(chǔ)單元用的電容器電極的布線層，是因?yàn)椋谀M電路中，很多情況下要求減小電容器的對(duì)基板容量。再有，在圖中，沒(méi)有公開(kāi)邏輯部，但邏輯電路內(nèi)的布線至少使用模擬電路和存儲(chǔ)單元內(nèi)的形成了電容器下部電極的布線層。
(第六實(shí)施例)在到此的實(shí)施例中，關(guān)于用2T1C單元或2T2C單元實(shí)現(xiàn)存儲(chǔ)器的情況進(jìn)行了說(shuō)明，但如前所述，根據(jù)本發(fā)明，在晶體管的上方配置MIM結(jié)構(gòu)的電容器，另外，通過(guò)對(duì)擴(kuò)散層和電容器的連接下功夫，就能夠使用兩個(gè)晶體管且減小單元面積。但是，根據(jù)應(yīng)用，有時(shí)更多地要求芯片中搭載的存儲(chǔ)器容量。在這樣的情況下，對(duì)于1T1C單元，適于先前的實(shí)施例的結(jié)構(gòu)，也能夠?qū)崿F(xiàn)更高集成的存儲(chǔ)器。在該情況中，與到此為止所敘述的實(shí)施例相同，通過(guò)在電容器中利用了MIM結(jié)構(gòu)后，作為單方的電極，使用邏輯部分的布線，由于對(duì)于邏輯工藝的額外的工藝減少，因此，能降低工藝成本。此外，由于也可以利用同樣結(jié)構(gòu)的電容器作為模擬電路，因此，也適于搭載模擬電路的情況。但是，如前所述，1T1C單元比2T單元信號(hào)量小。因此，就產(chǎn)生根據(jù)情況提高設(shè)定供給電壓的需要。由于一提高電壓，消耗功率就變得不利，因此，有時(shí)根據(jù)用途而不希望提高。在這樣的情況下，如以下示出的實(shí)施例，通過(guò)組合2T單元和1T1C單元，就能夠?qū)崿F(xiàn)高集成且低消耗功率的存儲(chǔ)器。
用圖39至圖41來(lái)說(shuō)明具體的實(shí)施例。本實(shí)施例的要點(diǎn)在于，在由1T1C單元構(gòu)成的存儲(chǔ)器中，附加由2T1C單元或2T2C單元構(gòu)成的小存儲(chǔ)容量的存儲(chǔ)器，作為高速緩沖存儲(chǔ)器。在單一的半導(dǎo)體芯片上形成兩種類型的存儲(chǔ)器。這樣，在實(shí)現(xiàn)集成度接近于1T1C單元的高集成性的同時(shí)，消耗功率實(shí)現(xiàn)了可以在更低電壓下工作的2T單元的性能。
在圖39中，高速緩沖動(dòng)態(tài)隨機(jī)存儲(chǔ)器CDRAM(以下記作CDRAM)在高速緩沖存儲(chǔ)器CACHE中使用2T單元，例如，使其在0.9V的低電壓下工作。此外，在主存儲(chǔ)器MAIN中利用1T1C單元。這時(shí)，若1T1C單元的電容器與2T單元相同，使用MIM電容器來(lái)實(shí)現(xiàn)，就如前所述，不導(dǎo)致成本上升而可以高度集成，但若單元面積上允許的話，想利用MOS電容器，可以利用所謂的平面型的1T1C單元，若工藝成本上允許的話，也可以利用立體單元。使主存儲(chǔ)器MAIN在其工作所需的電壓例如1.5V下工作。取決于用途，但一般的，在高速緩沖存儲(chǔ)器中，能夠用幾十K字節(jié)的小的存儲(chǔ)容量實(shí)現(xiàn)90％的命中率。因此，如本實(shí)施例所述，若低電壓化高速緩沖存儲(chǔ)器CACHE，就可以使存儲(chǔ)器整體低消耗功率化。與一般的高速緩沖存儲(chǔ)器同樣地，在速度上，由于小容量的高速緩沖存儲(chǔ)器的速度可控制，因此，在本實(shí)施例中，也能夠期待速度的提高。另一方面，由于占容量大半的主存儲(chǔ)器是由面積小的1T1C單元構(gòu)成的，因此，能夠縮小整體的面積。換言之，在相同的面積中，能夠搭載大存儲(chǔ)容量的存儲(chǔ)器。這樣地，根據(jù)本實(shí)施例，能夠?qū)崿F(xiàn)具有兩方單元特征的存儲(chǔ)器。
下面，關(guān)于CDRAM的制造方法，用圖39中示出的實(shí)施例進(jìn)行說(shuō)明。高速緩沖存儲(chǔ)器CACHE由標(biāo)記存儲(chǔ)器TAGMEM和數(shù)據(jù)存儲(chǔ)器DATAMEM構(gòu)成。標(biāo)記存儲(chǔ)器TAGMEM由存儲(chǔ)上位地址ADD[16:10]的多個(gè)標(biāo)記地址TAG、示出與存儲(chǔ)著的標(biāo)記地址TAG對(duì)應(yīng)的數(shù)據(jù)是有效還是無(wú)效的多個(gè)有效位V、示出已重寫(xiě)了對(duì)應(yīng)數(shù)據(jù)的多個(gè)無(wú)效位D構(gòu)成。數(shù)據(jù)存儲(chǔ)器DATAMEM具有多個(gè)與標(biāo)記地址TAG相對(duì)應(yīng)的塊，各自的塊具有多個(gè)行數(shù)據(jù)DATA3～DATA0。
從外部向CDRAM輸入時(shí)鐘CLK、外部地址EADDR[16:0]、外部數(shù)據(jù)EDATA[63:0]、地址選通信號(hào)ADS#、允許寫(xiě)入信號(hào)WE#。輸入的外部地址EADDR[16:0]被輸入到地址緩沖器ADD BUFF中。在此，中位地址ADD[9:2]是入口，高速緩沖存儲(chǔ)器CACHE中，選擇存取對(duì)象的高速緩沖線路。存儲(chǔ)在選擇后的高速緩沖線路的標(biāo)記地址TAG中的地址，經(jīng)由標(biāo)記地址總線TADD，輸入到比較器CMP中。比較器CMP將上位地址ADD[16:10]與標(biāo)記地址TAG進(jìn)行比較，在兩地址相同時(shí)，激活命中信號(hào)HIT。若檢測(cè)到有效位有效，高速緩沖控制器CACHECTL是高速緩沖命中，就激活高速緩沖存儲(chǔ)器允許寫(xiě)入信號(hào)CWE，從數(shù)據(jù)存儲(chǔ)器DATAMEM讀期望的數(shù)據(jù)，該數(shù)據(jù)經(jīng)由輸入輸出緩沖器I/OBUFF，傳輸?shù)街鲾?shù)據(jù)請(qǐng)求中。寫(xiě)時(shí)，對(duì)數(shù)據(jù)存儲(chǔ)器DATAMEM寫(xiě)外部輸入數(shù)據(jù)。此外，高速緩沖存儲(chǔ)器失誤時(shí)，使命中信號(hào)HIT無(wú)效，利用地址解碼器ADDDEC，激活存儲(chǔ)器請(qǐng)求總線中的一條MRQ，讀時(shí)，從主存儲(chǔ)器MAIN讀期望的數(shù)據(jù)，寫(xiě)時(shí)，向主存儲(chǔ)器MAIN寫(xiě)期望的數(shù)據(jù)。
如上所述地控制CDRAM。再有，由于2T1C單元和2T2C單元是動(dòng)態(tài)型的存儲(chǔ)器，因此，高速緩沖存儲(chǔ)器CACHE需要刷新工作。從而，利用高速緩沖存儲(chǔ)器CACHE的刷新動(dòng)作，延遲來(lái)自外部的存取，CDRAM的等待時(shí)間外觀上變大，使用不方便。這時(shí)，可以預(yù)先較大地設(shè)定高速緩沖存儲(chǔ)器CACHE的等待時(shí)間。此外，在高速緩沖存儲(chǔ)器CACHE失誤了的情況下，由于主存儲(chǔ)器MAIN進(jìn)行存取，因此，有時(shí)命中和失誤中等待時(shí)間不同。該情況下當(dāng)然也可以與上述同樣地，無(wú)論命中失誤，都控制CDRAM成一定的等待時(shí)間。
圖40至圖41示出了使用于圖39的主存儲(chǔ)器MAIN的存儲(chǔ)單元MC的結(jié)構(gòu)。存儲(chǔ)單元是使用了MIM電容器的1T1C單元，圖40A示出電路圖，圖40B、C、D、E是布局，圖41是示出圖40的1T1C單元的形成方法的剖面圖。
在圖40A中，1T1C單元由TN1和電容器C0構(gòu)成，與子字線SWL、位線BL、/BL連接。此外，SN1是累積節(jié)點(diǎn)，VPLT是極板電極。再有，工作波形可以適用已知的VDD/2方式等的一般方法，在此省略詳細(xì)的說(shuō)明。
下面，對(duì)利用MIM電容器，用于高集成且低成本地實(shí)現(xiàn)圖40A的存儲(chǔ)單元的結(jié)構(gòu)進(jìn)行說(shuō)明。在圖40B中，TN1的源，通過(guò)通孔V0b、布線M1b、通孔V1b、布線M2c、通孔V2a，與電容器C0的下部電極即布線M3a連接。此外，漏通過(guò)通孔V0a、布線M1a、通孔V1a，與位線BL即布線M2a連接。此外，用P0層形成相當(dāng)于極板PLT的上部電極，作為共用電極。
圖40C至E是示出為了容易明白圖40B的布局結(jié)構(gòu)而每分幾個(gè)層示出的圖。C中示出了通孔V0以下的主要層，D中示出了從布線層M1到布線層M2的主要層，E示出了從通孔V2往上的主要層。
如圖40C所示，在TN1的漏側(cè)形成通孔V0a，在源側(cè)形成通孔V0b。此外，如圖40D所示，在從通孔V0b上到位線BL、/BL的中間，形成布線M1b，通過(guò)通孔V1b，與布線M2c連接。另一方面，在漏側(cè)的通孔V0a上形成布線M1a和通孔V1a，與位線BL即布線M2a連接。此外，布線M2b示出了位線/BL。另外，如圖40C所示，形成的布線M2c，通過(guò)通孔V2a，與電容器C0的下部電極即布線M3a連接。這樣地，在本實(shí)施例中，用MIM電容器構(gòu)成1T1C單元。由于在位線和擴(kuò)散層的上方形成電容器，因此，能夠減小存儲(chǔ)單元的面積。此外，由于電容器是平面結(jié)構(gòu)，用布線層與另一方的電極連接，因此，能夠降低工藝成本。此外，上部電極P0能夠與其他存儲(chǔ)單元共用，存儲(chǔ)單元的結(jié)構(gòu)變得簡(jiǎn)單，有易于制作的優(yōu)點(diǎn)。
接著，為了進(jìn)一步容易明白上述說(shuō)明的連接關(guān)系，圖41中示出了圖40中的存儲(chǔ)單元的剖面結(jié)構(gòu)。圖41示出了從圖40B中的a-a’、b-b’、c-c’的各方向的剖面結(jié)構(gòu)。
圖41A示出剖面a-a’，從TN1的源側(cè)引出的布線M1b，通過(guò)通孔V1b、布線M2c、通孔V2a，與電容器C0的下部電極即布線M3a連接。圖41B示出了剖面b-b’，TN1的漏通過(guò)通孔V0a、布線M1a、通孔V1a，與位線BL即布線M2a連接。最后，圖41C示出了剖面c-c’，TN1的源，通過(guò)從通孔V0b引出的布線M1b、通孔V1b、布線M2c、通孔V2a，與電容器C0的下部電極即布線M3a連接。
以上，根據(jù)圖39至圖41的實(shí)施例，利用MIM電容器形成1T1C單元。通過(guò)將1T1C單元使用于主存儲(chǔ)器MAIN，能高集成化CDRAM。另外，通過(guò)使用2T單元構(gòu)成高速緩沖存儲(chǔ)器CACHE，進(jìn)行低電壓工作，能實(shí)現(xiàn)CDRAM的低消耗功率化。即，利用組合1T單元和2T單元，能夠?qū)崿F(xiàn)具有低消耗功率且高集成的特征的存儲(chǔ)器。
再有，在本實(shí)施例中，作為高速緩沖存儲(chǔ)器CACHE的制造方法，說(shuō)明了直接映象，但本發(fā)明不限定于此，可以在不脫離其主旨的范圍內(nèi)做各種各樣的變更。例如，作為高速緩沖存儲(chǔ)器CACHE的制造方法，也可以使用成組相聯(lián)方式，也可以使用全相聯(lián)方式。作為寫(xiě)入方式，也可以使用回寫(xiě)方式、直寫(xiě)方式、分配寫(xiě)方式、不分配寫(xiě)方式的任一種方式。作為高速緩沖存儲(chǔ)器CACHE的數(shù)據(jù)置換，也可以使用一般的LRU(least recently used，“最近最少使用”算法)算法來(lái)實(shí)現(xiàn)。當(dāng)然，高速緩沖存儲(chǔ)器CACHE的容量和線路數(shù)、主存儲(chǔ)器MAIN的容量，也可以做各種各樣的變更。此外，如前所述，可以用與2T單元的電容器相同的層，來(lái)形成利用于1T1C單元的MIM電容器，此外，由于可以與2T單元的實(shí)施例同樣地，通用模擬部ANALOG和邏輯部LOGIC的布線和電容器形成工序，因此，能夠降低工藝成本。另外，來(lái)自電容器電極的觸點(diǎn)的取出方式、多重化MIM電容器、改變絕緣膜的膜厚、在模擬部ANALOG和存儲(chǔ)部MEM中在不同的層上形成MIM電容器等的變更，也可以與前述的實(shí)施例同樣地進(jìn)行。
以上，本發(fā)明的主要效果如下。第一，通過(guò)由布線層構(gòu)成單方的電極，由MIM電容器形成存儲(chǔ)單元，能夠用低成本來(lái)實(shí)現(xiàn)利用了電容器的存儲(chǔ)器。第二，通過(guò)用高電介質(zhì)材料形成電容器，設(shè)為配置在位線上的COB結(jié)構(gòu)，能夠降低單元面積，實(shí)現(xiàn)高集成的存儲(chǔ)器。第三，由于若利用2T1C或2T2C單元，就能夠較大地確保讀出信號(hào)量，因此，能夠?qū)崿F(xiàn)可低電壓工作的存儲(chǔ)器。第四，通過(guò)組合2T單元和1T單元進(jìn)行利用，能夠?qū)崿F(xiàn)低消耗功率且高集成的存儲(chǔ)器。第五，通過(guò)通用邏輯和模擬、存儲(chǔ)器等中的MIM電容器形成的工藝，能夠?qū)崿F(xiàn)可靠性高且低成本的半導(dǎo)體集成電路。
本發(fā)明能夠適用于信息處理裝置，特別是以個(gè)人計(jì)算機(jī)裝置為代表的計(jì)算機(jī)裝置。該信息處理裝置具有通用性，并且，可以組裝成控制裝置的一部分。
權(quán)利要求
1.一種半導(dǎo)體器件，具有邏輯電路和配置在多條字線與多條位線的交點(diǎn)上的多個(gè)DRAM存儲(chǔ)單元，其特征在于，上述DRAM存儲(chǔ)單元具有電容器和第一MISFET，上述電容器具有第一金屬電極、形成在第一金屬布線層上的第二金屬電極、設(shè)置在上述第一和第二金屬電極之間的第一電介質(zhì)膜，上述邏輯電路使用形成在上述第一金屬布線層上的布線。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，在上述第一金屬電極與半導(dǎo)體襯底的表面之間形成上述第一金屬布線層。
3.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，上述DRAM存儲(chǔ)單元還具有第二MISFET，上述第一MISFET和上述第二MISFET的柵極與上述多條字線中的第一字線連接，在上述多條位線內(nèi)，上述第一MISFET源漏路徑與第一位線連接，上述第二MISFET的源漏路徑與第二位線連接，上述電容器連接在上述第一MISFET的源漏路徑與上述第二MISFET的源漏路徑之間。
4.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，上述邏輯電路具有多個(gè)第一電路，所述第一電路連接了第一導(dǎo)電類型的第三MISFET與第二導(dǎo)電類型的第四MISFET的柵極彼此之間、漏彼此之間，上述第一電路的上述第三和第四MISFET的源漏區(qū)域被部分硅化。
5.如權(quán)利要求4所述的半導(dǎo)體器件，其特征在于，在硅化形成上述第三和第四MISFET的源漏區(qū)域的半導(dǎo)體區(qū)域的表面的工序中，用掩模覆蓋了形成上述第一MISFET源漏區(qū)域的半導(dǎo)體區(qū)域。
6.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，上述第一金屬布線層包含銅。
7.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，上述邏輯電路具有由CMOS電路構(gòu)成的積和電路。
8.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，上述邏輯電路具有中央運(yùn)算處理裝置。
9.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，在形成于上述第一金屬布線層與半導(dǎo)體襯底表面之間的金屬布線層上，形成著上述多條位線。
10.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，上述第一金屬布線層使用形成在上述半導(dǎo)體器件上的多個(gè)金屬布線層中的、距半導(dǎo)體襯底表面第三層或第三層以上的金屬布線層。
11.如權(quán)利要求10所述的半導(dǎo)體器件，其特征在于，還具備包含電容器的模擬電路，用使用了邏輯電路內(nèi)的布線的第二金屬布線層內(nèi)的布線，形成上述模擬電路內(nèi)的形成上述電容器的金屬電極，在上述第二金屬布線層與半導(dǎo)體襯底表面之間，形成著上述第一金屬布線層。
12.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，還具有模擬電路，所述模擬電路具有電容器，所述電容器具有第三金屬電極、第四金屬電極、上述第三和第四金屬電極之間的第二電介質(zhì)膜，在與上述DRAM存儲(chǔ)單元內(nèi)的上述第一電介質(zhì)膜相同的層上，形成上述模擬電路內(nèi)的上述第二電介質(zhì)膜，在上述第一金屬布線層上，形成上述模擬電路內(nèi)的上述第三金屬電極。
13.一種半導(dǎo)體器件，其特征在于，具有多條字線；多條位線對(duì)；多個(gè)第一存儲(chǔ)單元，各第一存儲(chǔ)單元具有第一MISFET，柵極與上述多條字線分別連接，源漏路徑分別連接了上述多條位線對(duì)中的一條位線；第二MISFET，柵極與上述多條字線分別連接，源漏路徑連接了上述多條位線對(duì)中的另一條位線；電容器，連接在上述第一MISFET的源漏路徑與第二MISFET的源漏路徑之間；邏輯電路，在1V或1V以下驅(qū)動(dòng)上述位線對(duì)間的電位差，供給到上述邏輯電路中的工作電位，與供給到上述位線對(duì)中的最大電位相等。
14.如權(quán)利要求13所述的半導(dǎo)體器件，其特征在于，還具有預(yù)充電上述位線對(duì)的預(yù)充電電路；連接在上述位線對(duì)間的CMOS型讀出放大器，上述位線對(duì)放大后的上述位線對(duì)間的電位差，是第一電位與低于上述第一電位的第二電位的差，上述預(yù)充電電路使上述位線對(duì)成為上述第一電位或上述第二電位。
15.一種半導(dǎo)體器件，其特征在于，具有第一MISFET，具有第一和第二半導(dǎo)體區(qū)域、第一柵極絕緣膜、第一柵電極；第二MISFET，具有第三和第四半導(dǎo)體區(qū)域、第二柵極絕緣膜、第二柵電極；第一位線，與上述第一半導(dǎo)體區(qū)域連接，在第一方向上延伸；第二位線，與上述第三半導(dǎo)體區(qū)域連接，在上述第一方向上延伸；第一電極，與上述第二半導(dǎo)體區(qū)域連接；第二電極，與上述第四半導(dǎo)體區(qū)域連接；以及多個(gè)存儲(chǔ)單元，具有設(shè)置在上述第一電極與上述第二電極之間的第一電介質(zhì)膜，由在第二方向上延伸的柵極層連接第一柵電極與第二柵電極，上述柵極層配置在上述第一半導(dǎo)體區(qū)域與上述第三半導(dǎo)體區(qū)域之間，上述第一位線與上述第二位線間的間隔，小于上述第一半導(dǎo)體區(qū)域與第四半導(dǎo)體區(qū)域的最短距離和上述第一與第四半導(dǎo)體區(qū)域在第二方向上的長(zhǎng)度之和。
16.如權(quán)利要求15所述的半導(dǎo)體器件，其特征在于，上述第一電極和第二電極形成在比形成了上述第一和第二位線的金屬布線層更上層的金屬布線層上。
17.如權(quán)利要求16所述的半導(dǎo)體器件，其特征在于，還具有第三電極和第二電介質(zhì)膜，在上述第三電極與上述第一電極之間，設(shè)置著上述第一電介質(zhì)膜，在上述第三電極與上述第二電極之間，設(shè)置著上述第二電介質(zhì)膜。
18.如權(quán)利要求16所述的半導(dǎo)體器件，其特征在于，上述第一電介質(zhì)膜橫跨鄰接的存儲(chǔ)單元的柵極層的上層。
19.一種半導(dǎo)體器件，其特征在于，具有第一MISFET，具有第一和第二半導(dǎo)體區(qū)域、第一柵極絕緣膜、第一柵電極；第二MISFET，具有第三和第四半導(dǎo)體區(qū)域、第二柵極絕緣膜、第二柵電極；第一位線，與上述第一半導(dǎo)體區(qū)域連接，在第一方向上延伸；第二位線，與上述第三半導(dǎo)體區(qū)域建接，在上述第一方向上延伸；第一金屬電極，由第一觸點(diǎn)與上述第二半導(dǎo)體區(qū)域連接；第二金屬電極，由第二觸點(diǎn)與上述第四半導(dǎo)體區(qū)域連接；電介質(zhì)膜，夾在上述第一金屬電極與上述第二金屬電極之間，由在第二方向上延伸的柵極層連接第一柵電極和第二柵電極，在上述第一與第四半導(dǎo)體區(qū)域之間的元件隔離區(qū)域之上，形成著上述第一觸點(diǎn)和上述第二觸點(diǎn)。
20.一種半導(dǎo)體器件，其特征在于，具有第一存儲(chǔ)單元，由下述部分構(gòu)成第一MISFET，柵極與第一字線連接，源漏路徑與第一位線連接；第二MISFET，柵極與上述第一字線連接，源漏路徑與第二位線連接；電荷累積裝置，連接在上述第一MISFET的源漏路徑與第二MISFET的源漏路徑之間；第二存儲(chǔ)單元，由第三MISFET和電容器構(gòu)成，所述第三MISFET的柵極與第二字線連接，源漏路徑與第三位線連接，所述電容器與上述第三MISFET的源漏路徑連接。
21.如權(quán)利要求20所述的半導(dǎo)體器件，其特征在于，由多個(gè)上述第一存儲(chǔ)單元構(gòu)成的第一存儲(chǔ)器的存儲(chǔ)容量，小于由多個(gè)上述第二存儲(chǔ)單元構(gòu)成的第二存儲(chǔ)器的存儲(chǔ)容量。
22.如權(quán)利要求20所述的半導(dǎo)體裝置，其特征在于，供給到由多個(gè)上述第一存儲(chǔ)單元構(gòu)成的高速緩沖存儲(chǔ)器中的工作電壓，小于供給到由多個(gè)上述第二存儲(chǔ)單元構(gòu)成的主存儲(chǔ)器中的工作電壓。
全文摘要
通過(guò)使用將邏輯電路(LOGIC)內(nèi)的金屬布線和相同層(M3)的金屬布線作為電極來(lái)利用的MIM電容器，形成DRAM的存儲(chǔ)單元電容C3，能夠降低工藝成本。通過(guò)使用高電介質(zhì)材料形成電容器，配置在比形成了位線(BL)的布線層更上層上，能夠?qū)崿F(xiàn)高集成化。此外，通過(guò)使用2T單元，即使在低電壓中工作，也能確保充足的信號(hào)量。通過(guò)通用模擬(ANALOG)和存儲(chǔ)器(MEM)中的形成電容器的工藝，能夠用低成本來(lái)實(shí)現(xiàn)在一個(gè)芯片上搭載了邏輯、模擬、存儲(chǔ)器的半導(dǎo)體集成電路。
文檔編號(hào)H01L27/105GK1633712SQ0182359
公開(kāi)日2005年6月29日 申請(qǐng)日期2001年12月14日 優(yōu)先權(quán)日2001年12月14日
發(fā)明者秋山悟, 渡部隆夫, 松井裕一, 平谷正彥 申請(qǐng)人:株式會(huì)社日立制作所