專利名稱：半導(dǎo)體集成電路和測試容易化電路的自動(dòng)插入方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種利用設(shè)計(jì)資產(chǎn)(IPintellectual property知識產(chǎn)權(quán))的功能模塊(function block)改良所構(gòu)筑的SOC(systemon chip)的測試容易化技術(shù)的半導(dǎo)體集成電路和測試容易化電路的自動(dòng)插入方法，特別是，涉及對外部端子比較少的SOC內(nèi)部設(shè)置的IP實(shí)現(xiàn)有效率地而且高質(zhì)量測試的半導(dǎo)體集成電路和測試容易化的自動(dòng)插入方法。
近年來，已經(jīng)開發(fā)出了一種叫做SOC的能幾乎全部搭棕大規(guī)模LSI的系統(tǒng)。SOC中，采用集成實(shí)現(xiàn)更限定功能的功能模塊IP，縮短開發(fā)周期變得重要起來。SOC的測試方面，也在進(jìn)行以該IP為對象的測試容易化設(shè)計(jì)(Design For TestabilltyDFT)方法。作為SOC的IP基礎(chǔ)(base)的基本DFT方法。
(1)并行存取(parallel access)插入(MUX(多路轉(zhuǎn)換器(multiplexer)插入)，(2)串行存取(serial access)插入兩種。(1)就是經(jīng)由MUX，從SOC外部能直接控制、觀測SOC內(nèi)部IP的輸入出端子，倘采用作成測試圖(test pattern)，監(jiān)控在SOC的邏輯模擬上作為對象的IP輸入輸出端子的值，就容易制造。
圖14中示出采用現(xiàn)有方法的MUX插入方法的SOC構(gòu)成。在圖14中，SOC141內(nèi)有測試對象IP142，而且對IP142的多個(gè)位(bit)的輸入端子，在從用于與正常工作的功能模塊143(圖14中的logic1)的連接配線之間設(shè)有MUX陣列(MUXarray)144，從SOC141的輸入端子T11來的配線連接到MUX陣列144的又一方輸入。在IP測試時(shí)，對該MUX陣列的選擇信號(一般說，向SOC141的輸入信號，圖未示)，通過選擇從SOC141的輸入端子T11來的測試數(shù)據(jù)，從SOC141的外部把數(shù)據(jù)加到IP142上。對于從IP142來的輸出，這些信號將在輸出前直至功能模塊145(圖7中l(wèi)ogicl2)的適當(dāng)位置進(jìn)行分支，并在從SOC141內(nèi)的適當(dāng)功能模塊145到SOC141的輸出端子(輸出電路)T12的連接配線之間進(jìn)行設(shè)置，用與IP142輸入時(shí)相同的選擇信號，作為控制MUX陣列146的一個(gè)輸入進(jìn)行連接。IP142的測試時(shí)，MUX陣列146將選擇從IP142輸出，從IP142來的輸出就可以在SOC141的外部進(jìn)行觀測。
并且，至于IP142的雙向信號端子，則將雙向MUX陣列(一般說來由總線構(gòu)成)147設(shè)置在正常工作時(shí)的功能模塊143、144與SOC141的雙向信號端子(電路)T13之間，測試時(shí)，通過已經(jīng)說過的兩種MUX陣列144、146中所用的選擇信號，僅IP142的雙向信號端子與SOC141的雙向信號端子(電路)T13變成信號可交換的狀態(tài)，此外，為了防止MUX陣列147上的信號沖突，通過利用用于決定從IP142來的輸入或輸出的信號方向的信號(圖未示出)，就可以恰如IP142的雙向信號端子那樣使SOC141的雙向信號端子T13工作。根據(jù)MUX插入方法，就是采用以上的這種結(jié)構(gòu)，測試SOC內(nèi)的IP142。
另一方面，要是上述(2)，就在IP142的內(nèi)部基于進(jìn)行掃描的方法，借助于ATPG(Automatic Test Pattern Generation自動(dòng)測試圖形發(fā)生器)制成測試圖。對IP142的輸入出端子設(shè)置所謂Wrapper的對應(yīng)于各個(gè)端子的F/F，并與其串聯(lián)連接，從SOC141的外部依次輸入規(guī)定的測試圖，使得可SOC141的外部進(jìn)行觀測。
這些現(xiàn)有的方法之中，上述(1)MUX插入方法比上述(2)的方法，故障檢出率稍有降低，但有測試所需的構(gòu)成面積增加少，執(zhí)行測試的頻率也高的優(yōu)點(diǎn)。另一方面，SOC141的外部端子比IP142的外部端子要少時(shí)就不合用，存在著不得不實(shí)施上述(2)方法的問題。

發(fā)明內(nèi)容
如以上說明的那樣，在一種測試具備IP的SOC的現(xiàn)有方法的MUX插入方法里，測試上所需的構(gòu)成少，測試時(shí)間可能也短，相反SOC的外部端子比IP的外部端子少的情況下，將有招致不能實(shí)施該方法的不合適。另一方面，在現(xiàn)有方法的其他串行存取方式方面，故障檢測率與MUX插入方法相比較提高了，但測試上所需的構(gòu)成卻大型化，也招致測試時(shí)間延長這樣的不合適。
因此，本發(fā)明就是鑒于上述問題而作出發(fā)明，其目的在于提供一種與SOC的外部端子數(shù)無關(guān)，能夠進(jìn)行MUX插入方式的測試實(shí)施，縮短測試時(shí)間并抑制測試上所需的構(gòu)成大型化的半導(dǎo)體集成電路和測試容易化電路的自動(dòng)插入方法。
為達(dá)成上述目的，解決課題的第1手段為一種多個(gè)功能模塊相互連接構(gòu)筑的半導(dǎo)體集成電路，以具有具備通過選擇電路連接到上述另外的功能模塊的輸出端子或上述半導(dǎo)體集成電路的輸入端子的輸入端子、通過雙向選擇電路連接到上述另外的功能模塊的雙向端子或上述半導(dǎo)體集成電路的雙向端子的雙向端子的功能模塊；及連接到上述功能模塊的輸出端子，從上述功能模塊接收并行多個(gè)(n)位的測試輸出，對該測試輸出進(jìn)行標(biāo)記壓縮(signature compression)，以比上述多個(gè)(n)位要少的m(m＜n)位單位從上述半導(dǎo)體集成電路的輸出端子，輸出標(biāo)記壓縮后的數(shù)據(jù)，作為測試容易化電路功能的測試結(jié)果存儲電路為特征。
第2手段是在上述的第1手段中，以上述測試結(jié)果存儲電路從上述功能模塊接收并行多個(gè)(n)位的測試輸出，并從上述半導(dǎo)體集成電路的輸出端子串行(serial)輸出該測試輸出為特征。
第3手段是在上述第1或第2手段中，以上述測試結(jié)果存儲電路使用比從上述功能模塊并行輸出的測試輸出的多個(gè)(n)位還要多個(gè)數(shù)的觸發(fā)電路(flip-flop)進(jìn)行標(biāo)記壓縮為特征。
第4手段是在上述第1手段中，在以具備多個(gè)上述測試結(jié)果存儲電路、分別與上述多個(gè)測試結(jié)果存儲電路對應(yīng)的多個(gè)上述功能模塊、及從上述多個(gè)功能模塊之中選擇進(jìn)行測試的上述功能模塊的譯碼電路，上述多個(gè)測試結(jié)果存儲電路，從對應(yīng)的上述功能模塊接收并行多個(gè)位的測試輸出，并對該測試輸出進(jìn)行標(biāo)記壓縮或串行輸出，以比上述多個(gè)位要少的位單位從上述半導(dǎo)體集成電路的輸出端子，并行輸出標(biāo)記壓縮后的數(shù)據(jù)或串行輸出為特征。
第5手段是在上述第1手段中，以具備多個(gè)上述測試結(jié)果存儲電路、分別與上述多個(gè)測試結(jié)果存儲電路對應(yīng)的多個(gè)上述功能模塊、及從上述多個(gè)功能模塊中選擇進(jìn)行測試的上述功能模塊的譯碼電路，上述多個(gè)測試結(jié)果存儲電路，串聯(lián)連接，從對應(yīng)的上述功能模塊接收并行多個(gè)位的測試輸出，對該測試輸出進(jìn)行標(biāo)記壓縮或串行輸出，通過串聯(lián)連接的上述多個(gè)測試結(jié)果存儲電路的最后級的上述測試結(jié)果存儲電路的輸出端子，以比上述多個(gè)位要少的位單位從上述半導(dǎo)體集成電路的輸出端子，并行輸出標(biāo)記壓縮后的數(shù)據(jù)或串行輸出為特征。
第6手段是在上述第1手段中，以具備多個(gè)上述功能模塊、選擇上述多個(gè)功能模塊輸出的輸出選擇電路、控制上述輸出選擇電路的選擇動(dòng)作的譯碼電路，上述測試結(jié)果存儲電路接收由上述輸出選擇電路所選定的功能模塊輸出為特征。
第7手段是一種在多個(gè)功能模塊相互連接而構(gòu)筑的半導(dǎo)體集成電路中插入測試容易化電路的自動(dòng)插入方法，是以輸入表示上述半導(dǎo)體集成電路的輸入輸出端子、上述功能模塊的測試中可利用的輸入輸出端子、用于實(shí)現(xiàn)上述半導(dǎo)體集成電路功能的上述功能模塊的輸入輸出端子、和上述半導(dǎo)體集成電路輸入輸出端子內(nèi)部連接的網(wǎng)數(shù)據(jù)(netdata)；包括用于確認(rèn)上述半導(dǎo)體集成電路的工作的測試圖的相關(guān)數(shù)據(jù)，和包括記述上述功能模塊的輸入輸出端子、用于實(shí)現(xiàn)上述功能模塊功能的工作的信息、用于檢查故障的有無的測試測試容易化方法的種類、根據(jù)其方法準(zhǔn)備的測試圖的上述功能模塊的相關(guān)數(shù)據(jù)；根據(jù)上述輸入，對成為測試對象的上述功能模塊，將作為測試容易化電路功能，在上述半導(dǎo)體集成電路中插入根據(jù)權(quán)利要求1所述的測試結(jié)果存儲電路、或根據(jù)權(quán)利要求4或5所述的測試結(jié)果存儲電路和譯碼電路、或根據(jù)權(quán)利要求6所述的測試結(jié)果存儲電路、輸出選擇電路和譯碼電路；以及輸出插入上述測試容易化電路的上述半導(dǎo)體集成電路的網(wǎng)數(shù)據(jù)，在插入上述測試容易化電路的上述半導(dǎo)體集成電路中可利用上述功能模塊的測試圖，使其包括變換后的測試圖的上述半導(dǎo)體集成電路的測試容易化電路插入后的相關(guān)信息為特征。


圖1是表示本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。
圖2是MUX陣列的構(gòu)成圖。
圖3是表示雙向MUX陣列的構(gòu)成圖。
圖4是表示測試結(jié)果存儲電路的構(gòu)成圖。
圖5是用于說明測試容易化電路的自動(dòng)插入的圖。
圖6是表示測試結(jié)果的另一個(gè)實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。
圖7是表示本發(fā)明另一個(gè)實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。
圖8是表示測試用譯碼電路的輸入輸出與測試結(jié)果電路的工作圖。
圖9表示圖7中所示測試結(jié)果存儲電路的構(gòu)成圖。
圖10表示本發(fā)明的又一個(gè)實(shí)施例半導(dǎo)體集成電路的構(gòu)成圖。
圖11表示IP示出選擇部分的構(gòu)成圖。
圖12表示圖10中所示測試結(jié)果存儲電路的構(gòu)成圖。
圖13表示圖10中所示測試用譯碼電路的輸入輸出與測試結(jié)果存儲電路的工作圖。
圖14表示插入測試用MUX的現(xiàn)有半導(dǎo)體集成電路的構(gòu)成圖。
具體實(shí)施例方式
以下，利用

本發(fā)明的實(shí)施例。
圖表示本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。圖1中，本LDD半導(dǎo)體集成電路，與圖14中所示的同樣，在SOC11的內(nèi)部設(shè)置成為本發(fā)明特征的測試方式的一個(gè)測試對象的IP12。另外，一般，IP，例如同樣的IP在SOC的內(nèi)部使用等情況，因此在SOC內(nèi)叫做“實(shí)例”并一一加以區(qū)別，而下面為了強(qiáng)調(diào)在SOC內(nèi)利用這一點(diǎn)，所以采用“IP”這樣的表示(以下說明的實(shí)施例中也同樣)。當(dāng)同一IP使用于SOC內(nèi)時(shí)，應(yīng)該參照IP的數(shù)據(jù)，除不同本質(zhì)的點(diǎn)以外，在實(shí)施例中，可以把“別的IP”讀作“同一IP的另一實(shí)例”本發(fā)明的內(nèi)容在SOC包括多個(gè)相同IP的情況下也毫無應(yīng)用問題。
在圖1中，作為用于實(shí)施測試的構(gòu)成，SOC11配備有MUX13、雙向MUX14和測試結(jié)果存儲電路15，并且SOC11中設(shè)有輸入端子T1、T2測試模式輸入端子(test mode inputterminal)T3、控制輸出端子T4、T5、雙向端子電路T6、和輸出端子電路T7，這些都通過配線進(jìn)行連接。輸入端子T1用配線W1連接到MUX13的一個(gè)輸入上，邏輯模塊(logical block)16用配線W2連接到MUX13的另一個(gè)輸入上，MUX陣列13的輸出用配線W3與IP12的輸入連接。通過雙向MUX陣列14，用配線W4、W5將IP12和邏輯模模塊16進(jìn)行雙向連接。通過雙向MUX陣列14，用配線W4、W7將IP12和邏輯模塊17進(jìn)行雙向連接。IP12的輸出端子用配線W8連接邏輯模塊17，同時(shí)用配線W9連接測試結(jié)果存儲電路15。測試結(jié)果存儲電路15通過配線W10與輸入端子T2連接，通過配線W11與輸出端子電路T7進(jìn)行連接配線W1～W9傳送多個(gè)位的數(shù)據(jù)，配線W10、W11傳送1位的數(shù)據(jù)。輸入端子T3、T4、T5也可以用作IP12的測試專用端子，而且采用適當(dāng)?shù)倪壿嫺[門，也可以在SOC11正常工作時(shí)與利用的端子共用。
在這種構(gòu)成中，SOC11進(jìn)行其原來的功能工作時(shí)，就是測試模式信號(test mode signal)(TEST)＝0時(shí)，IP12接收從邏輯模塊16來的信號作為輸入，并將其輸出供給邏輯模塊17，進(jìn)而與邏輯模塊16、17進(jìn)行雙向數(shù)據(jù)交換。另一方面，TEST＝1時(shí)，就成為測試狀態(tài)。以下，將MUX陣列13、雙向MUX陣列14和測試結(jié)果存儲電路15的構(gòu)成與圖1中所示構(gòu)成的工作相關(guān)聯(lián)進(jìn)行說明。
圖2是表示在圖1中示出的MUX陣列13的具體構(gòu)成圖，圖2中所示的構(gòu)成就是表示設(shè)定MUX陣列13例如4位的構(gòu)成例。在圖2中，選擇信號SEL＝0時(shí)，MUX陣列13選擇“0”側(cè)輸入D0
～D0[3]，在選擇信號SEL＝1時(shí)選擇“1”側(cè)輸入D1
～D1[3]的2輸入1輸出的4個(gè)MUX21-0～21-3并行設(shè)置構(gòu)成。在這里，至于與圖1之間的關(guān)聯(lián)，倘選擇信號SEL＝TEST，則配線W2變成與D0
～D0[3]連接，配線W1與D1
～D1[3]連接，配線W3與DOUT
～DOUT[3]連接，TEST＝0時(shí)，IP12進(jìn)行接收從邏輯模塊16輸入的正常工作，TEST＝1時(shí)，IP12通過SOC11的輸入出端子T1，IP12就該接收測試輸入數(shù)據(jù)進(jìn)行測試工作。
圖3是表示圖1中所示的雙向MUX陣列14的具體構(gòu)成圖。圖3中，MUX陣列14由雙向信號總線來實(shí)現(xiàn)。這時(shí)，雙向MUX陣列14的內(nèi)部構(gòu)成只是與共用配線37的連接結(jié)點(diǎn)(connectionnode)，對于該共用配線37，連接有在圖3中以虛線表示的IP12、邏輯模塊16、17、雙向端子電路T6里配備的各個(gè)三狀態(tài)(3態(tài))緩沖器31、32、33、34的輸出和三狀態(tài)緩沖器35的輸入。并且，該共用配線37與IP12、邏輯模塊16、17連接，成為可以相互交換數(shù)據(jù)的構(gòu)成。在這里，應(yīng)該控制三狀態(tài)緩沖器，使其在OE信號(OE_IP、OE_L1、OE_L2、OE_PAD、OE_SOC)為“1”時(shí)，作為通常緩沖器工作，OE信號為“0”時(shí)，變成高阻抗?fàn)顟B(tài)，無論是正常工作還是測試工作時(shí)，也只有與雙向MUX陣列14的共用配線37連接的三狀態(tài)緩沖器中的一個(gè)輸出非高阻抗?fàn)顟B(tài)的值(及OE信號＝1)。
IP12在測試工作時(shí)，在OE_PAD與OE_IP和OE_PAD與OE_SOC的OE信號不同時(shí)變成“1”的制約條件下，進(jìn)行與SOC外部之間的數(shù)據(jù)交換。SOC11向IP12的數(shù)據(jù)輸入根據(jù)OE_PAD＝1、OE_SOC＝0來實(shí)現(xiàn)，而IP12SOC11外部的數(shù)據(jù)輸出，則根據(jù)OE_PAD＝0、OE_SOC＝1、OE_IP＝1來進(jìn)行。用于這種測試控制的邏輯電路因煩雜而未圖示出來，但是需要正確進(jìn)行從有關(guān)IP12的雙向信號的SOC11的外部來到測試工作。
圖4是表示圖1中示出的測試結(jié)果存儲電路15的具體構(gòu)成圖。圖4中示出的測試結(jié)果存儲電路15就是接收例如4位的測試結(jié)果并一位一位串行輸出。另外，輸出的位數(shù)并不限于此，就是根據(jù)提供成為測試結(jié)果存儲電路15輸入的IP12輸出和測試結(jié)果存儲電路15輸出的SOC11的輸出端子電路T7個(gè)數(shù)適當(dāng)設(shè)定，測試結(jié)果存儲電路15的輸出位數(shù)(m)設(shè)定為至少比輸入的位數(shù)(n)要小(m＜n)。
在圖4中，測試結(jié)果存儲電路15是由對應(yīng)于4位測試結(jié)果的各自位，配備4個(gè)的觸發(fā)電路(F/F)41-0～41-3、“異或”(EX-OR)門(exclusive-OR gate)42-0～42-3、AND門43-0～43-3、44-0～44-3、MUX45和EX-OR門46而構(gòu)成。與時(shí)鐘信號(CLK)同步工作的F/F41的D輸入連接EX-OR門42的輸出，除F/F41-3的Q外，次級的AND門43的輸入連接到F/F41的輸出Q，AND門44的輸出連接到EX-OR門42的一個(gè)輸入，AND門43的輸出連接到另一個(gè)輸入，控制輸入端子T5連接到AND門43的一個(gè)輸入，控制輸入端子T4連接到AND門44的一個(gè)輸入，通過配線W9將從IP12來的對應(yīng)的測試結(jié)果D
～D[3]供給另一個(gè)輸入。通過配線W10將輸入端子T2連接到MUX45的一個(gè)輸入(SI)，將EX-OR門46的輸出連接到另一個(gè)輸入，MUX45的輸出與AND門43-0的另一個(gè)輸入連接，F(xiàn)/F41-2的輸出Q連接到EX-OR門46的一個(gè)輸入，F(xiàn)/F41-3的輸出Q連接到另一個(gè)輸入，F(xiàn)/F41-3的輸出Q經(jīng)由端子SO通過配線W11連接到輸出端子電路T7。
在這樣的構(gòu)成中，測試結(jié)果存儲電路15根據(jù)供給控制輸入端子T4的控制信號A以及供給控制輸入端子T5的控制信號B，進(jìn)行如下控制。
AB 工作00復(fù)位(給全部觸發(fā)電路輸入0)01串行工作10測試數(shù)據(jù)的捕獲(capture)(正常工作)11標(biāo)記壓縮工作以下，代表圖4的位1(D[1])說明應(yīng)該上述各工作。A＝0、B＝0時(shí)，AND門44-1～43-1的輸出一起變成0，因而“異或”門44-1的輸出為0，給包括F/F41-1的全部F/F41輸入0，進(jìn)行復(fù)位工作。A＝0、B＝1時(shí)，MUX45中選擇SI的數(shù)據(jù)作為輸入，并且，“異或”門42-1的輸出成為與AND門43-1的輸出(前級的F/F41-0)相同，作為整體4個(gè)F/F41成為與串聯(lián)連接相同，就進(jìn)行與時(shí)鐘信號(CLK)同步的串行工作。當(dāng)A＝1、B＝0時(shí)，測試結(jié)果D[1]的值就存儲到F/F41-1內(nèi)，作為整體對IP12的輸出進(jìn)行標(biāo)記壓縮工作。并且，當(dāng)A＝1、B＝1時(shí)，用“異或”門42-1求出測試結(jié)果D[1]和F/F41-1的前級F/F41＝0輸出的“異或”，并將其“異或”值存入F/F41-1。進(jìn)而與此同時(shí)，用“異或”門46求出F/F41-2的輸出與F/F41-3的輸出之間的“異或”，并用MUX45選擇其“異或”值，將選定的“異或”值與測試結(jié)果D
在“異或”門42求“異或”，并叫其“異或”存入F/F41-0。通過進(jìn)行這樣的工作，測試結(jié)果存儲電路15整體上作為標(biāo)記壓縮寄存器的功能，進(jìn)行標(biāo)記壓縮工作。該工作中，根據(jù)F/F41內(nèi)的數(shù)據(jù)和從加上新的IP12的輸出，決定F/F41內(nèi)生成偽隨機(jī)數(shù)化的數(shù)據(jù)，對IP12測試結(jié)束后，作為IP12的測試結(jié)果，按照IP12輸出數(shù)據(jù)的時(shí)間序列就將固有數(shù)據(jù)存入F/F41中。
對IP12的測試是在測試信號TEST＝1的條件下進(jìn)行，但是關(guān)于IP12的輸出也需要控制信號A、B的控制。首先，在設(shè)定TEST＝1，從IP12輸出應(yīng)觀測的初始數(shù)據(jù)以前，使A＝0、B＝0，F(xiàn)/F41的內(nèi)部清0。在這種狀態(tài)下，商店A＝1、B＝1，對從IP12來的全部有效輸出進(jìn)行標(biāo)記壓縮。結(jié)束IP12測試后，設(shè)定A＝0、B＝1，使F/F41進(jìn)行串行工作，將測試結(jié)果進(jìn)行標(biāo)記壓縮后的值，順序通過配線W11從SOC11的輸出端子電路T7讀出SOC11的外部，與正常電路中的預(yù)期值比較判斷故障的有無。就該讀出而言，也包括與測試模式信號相關(guān)，可以有種種邏輯上的實(shí)現(xiàn)方法。
另外，若令A(yù)＝1、B＝0，則可將IP12的輸出原封不動(dòng)存入F/F41，因此對于例如將SOC11的輸入端子T2、以及控制輸入端子T4、T5與輸出端子電路T7作為SOC11的專用端子，則在正常工作時(shí)的任意一個(gè)周期內(nèi)，設(shè)A＝1、B＝0，存入正常工作下從IP12來的數(shù)據(jù)后，設(shè)A＝0、B＝1，通過從SOC11的輸出端子電路T7串行輸出存入到F/F41中的數(shù)據(jù)，就能診斷IP12的工作。
并且，測試結(jié)果存儲電路15依靠把器中心的功能作為標(biāo)記壓縮寄存器的工作來實(shí)現(xiàn)，不論IP12的內(nèi)部存在故障，輸出與正常時(shí)不同的測試結(jié)果，最終的測試結(jié)果也將變成與正常工作時(shí)相同的混淆(aliasing)的概率1/2n-1(n為F/F41的個(gè)數(shù))，實(shí)際執(zhí)行之際，在IP12的輸出數(shù)少的情況下，需要用至少n＞20左右的這種辦法。并且，一般地說，標(biāo)記壓縮寄存器的反饋電路(應(yīng)該反饋的位的位置)隨F/F41的位數(shù)而變化，因而這點(diǎn)關(guān)照也需要。
這樣，在上述實(shí)施例中，不需要直接使用SOC11的輸出端子向外部讀出成為測試對象的IP12的輸出，因?yàn)榧词故菍τ卸鄠€(gè)輸出端子的IP12的測試，對于輸出端子數(shù)比較少的SOC11也能實(shí)施。并且，與現(xiàn)有的串行存取方式相比較，測試上需要的構(gòu)成面積增加被抑制，獲得也縮短了測試時(shí)間的效果。
圖5中表示SOC自動(dòng)插入上述實(shí)施例的測試容易化電路的方法。將SOC11的相關(guān)數(shù)據(jù)52和使用于SOC11的包括IP12(一般說多個(gè))的相關(guān)數(shù)據(jù)51輸入到測試容易化電路自動(dòng)插入裝置53中。在這里，作為SOC11的相關(guān)數(shù)據(jù)51而言，有表示SOC11的輸入輸出端子、可利用于IP12的測試的輸入輸出端子、及用于實(shí)現(xiàn)SOC11功能的IP12輸入輸出端子和SOC11的輸入輸出端子在SOC11內(nèi)部的具體連接的網(wǎng)數(shù)據(jù)(頂層網(wǎng)數(shù)據(jù)(top-layer data)、用于確認(rèn)SOC11工作的測試圖(帶有預(yù)期值的輸出)。另一方面，作為各IP12的相關(guān)數(shù)據(jù)52而言，有各個(gè)輸入輸出端子、記述用于實(shí)現(xiàn)各種功能的具體工作的信息、以及檢查各自之中是否包含故障而使用的測試容易化方法的種類、根據(jù)其方法準(zhǔn)備的測試圖(帶有預(yù)期值的輸出)。除本發(fā)明的方法以外，也可以包括現(xiàn)有的并行存取方法或串行存取方法。記述各IP12工作的信息，基本上有時(shí)是IP12的輸入輸出和組合邏輯門或觸發(fā)器等的基本單元間的連接信息，所謂門電平網(wǎng)數(shù)據(jù)；利用IP12的輸入輸出、IP12內(nèi)部使用的寄存器(也包括觸發(fā)器或閂鎖電路)及其組合以布爾表現(xiàn)的信號，根據(jù)以程序方式記述IP12內(nèi)的邏輯的連接或寄存器的工作的RTL(Register Transfer Level寄存器轉(zhuǎn)換電平)記述，記述IP12的功能工作的RTL網(wǎng)數(shù)據(jù)。以下，作為一個(gè)例子，表示多路轉(zhuǎn)換器的門電平和RTL的記述。
(門電平)MUX21 I XXX(Z(data out)，.AO(data0)，.A1(data1)，.S(sel)；(RTL)assign data out＝select？data1data0；RTL網(wǎng)數(shù)據(jù)通過利用邏輯合成工具(logical synthesistool)，可以變換為門電平網(wǎng)數(shù)據(jù)(gate level net data)。SOC11的網(wǎng)數(shù)據(jù)也基本上只是連接信息，有時(shí)為門電平網(wǎng)數(shù)據(jù)和RTL網(wǎng)數(shù)據(jù)。測試容易化電路自動(dòng)插入裝置53包括，基于所輸入的SOC11的相關(guān)數(shù)據(jù)51和包括使用于SOC11的IP12的IP(一般為多個(gè))的相關(guān)數(shù)據(jù)52，自動(dòng)插入與對于包括IP12對SOC11的IP(一般為多個(gè))各個(gè)規(guī)定的測試容易化方法相應(yīng)的測試容易化電路，作為其輸出，這些測試容易化電路插入完畢的SOC11的網(wǎng)數(shù)據(jù)，和在測試容易化電路插入完畢的SOC11可利用的方式變換這些IP用測試圖的測試圖，并輸出SOC11的電路插入完了相關(guān)信息54。
在這里，說明有關(guān)門電平網(wǎng)數(shù)據(jù)和RTL網(wǎng)數(shù)據(jù)的哪個(gè)處理更理想點(diǎn)。最近的SOC多半要求大規(guī)模而且高性能，手工滿足工作頻率等的定時(shí)制約已經(jīng)變得極其困難。最近的邏輯合成工具就是為了滿足SOC的定時(shí)制約(timing restriction)，在內(nèi)部自動(dòng)實(shí)行或探索最佳的邏輯門的組合，或增加不滿足定時(shí)制約部分的緩沖器大小(驅(qū)動(dòng)力)，或添加新的緩沖器的工作。
因此，插入本發(fā)明的這種測試容易化電路后，隨邏輯合成工具的有效利用正可以滿足定時(shí)制約。即，基本上SOC11和包括IP12的IP的網(wǎng)數(shù)據(jù)采用RTL網(wǎng)數(shù)據(jù)，可以說理想的是插入本發(fā)明的測試容易化電路，在RTL中實(shí)施。但是，邏輯合成工具作為最終制成門電平網(wǎng)的前階段，制成上述種種定時(shí)調(diào)整前的“1次”門電平網(wǎng)，但是也可以將其作為網(wǎng)數(shù)據(jù)進(jìn)行處理。這時(shí)，不需要每次都進(jìn)行邏輯合成，可以縮短開發(fā)周期。另外，除已經(jīng)存在的IP以外，SOC11實(shí)現(xiàn)其它不能實(shí)現(xiàn)的新型功能，有時(shí)也包括所謂的用戶定義邏輯(UDLuser-defined logical)，對以SOC11中所用的IP12作為對象的本發(fā)明本質(zhì)沒有影響。另一方面，通過把UDL作為一個(gè)IP進(jìn)行處理，也能音樂本發(fā)明。
圖6是表示圖4中示出的測試結(jié)果存儲電路15的另一個(gè)實(shí)施例的圖，作為本實(shí)施例的特征，前面的本實(shí)施例中已說過，在于可緩和測試輸出的標(biāo)記壓縮結(jié)果的可靠性依賴于F/F41個(gè)數(shù)。在圖6中，電路模塊61使與IP12的輸出數(shù)對應(yīng)的圖4同樣的電路通用并顯示表現(xiàn)的電路，對于該電路模塊61，為了確保電路模塊61中的標(biāo)記壓縮結(jié)果的可靠性，設(shè)置新的例如3個(gè)標(biāo)記壓縮用的F/F62-1～63-3和串聯(lián)邏輯這些F/F62的AND門63-1～63-3。F/F62-2和F/F62-3的輸出反饋輸入到電路模塊61，這些輸入與電路模塊61內(nèi)其它反饋輸入一起進(jìn)行“異或”，并成為圖4中示出的MUX45一個(gè)輸入。這種構(gòu)成的工作與前面本實(shí)施例中說過的同樣。另外，新添加的F/F62的個(gè)數(shù)及反饋的F/F輸出可根據(jù)電路模塊61的構(gòu)成進(jìn)行適當(dāng)設(shè)定。
在這個(gè)實(shí)施例中，即使成為測試對象的IP12輸出的位數(shù)少的情況下，也可以確保測試數(shù)據(jù)的標(biāo)記壓縮可靠性，并確實(shí)判斷IP12的故障。
圖7是表示本發(fā)明另一個(gè)實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。在圖7中，本實(shí)施例的半導(dǎo)體集成電路就是應(yīng)用本發(fā)明的IP有多個(gè)的場合。即，IP71、72、73的三個(gè)IP接受本發(fā)明的應(yīng)用，對其輸出設(shè)定附加具有標(biāo)記壓縮功能的測試結(jié)果存儲電路74、75、76。在這里，對于IP71輸出數(shù)為27位，例如，如所述的那樣大于20，因此作為測試結(jié)果存儲電路74，可以設(shè)置包括與輸出數(shù)相同個(gè)數(shù)的觸發(fā)器(位寬度)的標(biāo)記壓縮寄存器。因此，IP72和IP73的輸出個(gè)數(shù)分別是5位和18位，總共例如20以下。在這里，如圖6示出的實(shí)施例，分別對IP72、73添加16位、3位觸發(fā)器并且也可以設(shè)置包括幾乎沒有混淆的標(biāo)記壓縮寄存器的測試結(jié)果存儲電路，而且測試用附加的電路變成增加無用面積。
在此，在本實(shí)施例中，對IP72、73分別耦合測試結(jié)果存儲電路75、76，構(gòu)成包括使1個(gè)觸發(fā)器(位)與這些IP72、73的各輸出對應(yīng)的23位寬度的一個(gè)標(biāo)記壓縮寄存器的測試結(jié)果存儲電路。因此，可以避免混淆的問題，同時(shí)也可以避免附加無用的測試用電路。本實(shí)施例由于這樣構(gòu)成，所以從測試結(jié)果存儲電路76的規(guī)定位位置來的反饋信號就輸入到測試結(jié)果存儲電路75。
測試譯碼電路77是用于選擇測試的IP71、72、73輸出選擇信號的電路，輸入信號A、B、SEL1、SEL2，已變成輸出信號A1、A2、A3。對于這些輸入的輸出和工作就如圖8所示。信號SEL1、SEL0，在本實(shí)施例中從作為對象的3個(gè)IP71、72、73之中選擇一個(gè)進(jìn)行標(biāo)記壓縮工作的IP用于輸出信號A1、A2、A3的選擇輸入信號，一般有N個(gè)IP時(shí)，需要相當(dāng)于比(1+log2 N)小的最大整數(shù)值的個(gè)數(shù)選擇輸入信號。
但是，本發(fā)明的這種構(gòu)成情況下，能夠確保SOC11的輸入端子和輸入輸出端子，例如SEL0＝0時(shí)，對IP71和IP72同時(shí)進(jìn)行測試(標(biāo)記壓縮)，并使得SEL0＝1時(shí)，實(shí)行IP73的測試(標(biāo)記壓縮)，不用SEL1也能完成。并且，上述的構(gòu)成，假想有3個(gè)IP71、72、73同時(shí)進(jìn)行測試數(shù)據(jù)的捕獲，A＝1、B＝0時(shí)，要使A1＝A2＝A3＝1，而且各IP71、72、73除外經(jīng)過捕獲良好的情況下，A＝1時(shí)，如構(gòu)成使SEL0成為有效，測試用譯碼電路就不需要使用B輸入。
在這個(gè)實(shí)施例當(dāng)中，即使多個(gè)IP處于SOC的情況下，也可以得到與前面的實(shí)施例同樣的效果。
圖9是表示圖7中所示測試結(jié)果存儲電路75的一般構(gòu)成圖。另外，圖9中，圖9所示的構(gòu)成為了與圖4所示的構(gòu)對比，輸入設(shè)為4位并制成圖示。并且，反饋位置是說明關(guān)系上的位置而不是與特定情況對應(yīng)的位置。從與測試結(jié)果存儲電路75耦合的另一測試結(jié)果存儲電路76來的規(guī)定的反饋輸出FB0、FB1輸入到EX-OR門91，并與測試結(jié)果存儲電路75自身的反饋輸出，由EX-OR門92執(zhí)行“異或”，輸入到多路轉(zhuǎn)換器45的一個(gè)輸入。此外的基本各種都與圖4所示的測試結(jié)果存儲電路同樣。另外，測試結(jié)果存儲電路75以外的測試結(jié)果存儲電路74、76不是圖4中的多路轉(zhuǎn)換器45，“異或”門46的輸出成為對測試結(jié)果存儲電路75的反饋輸入，連接多路轉(zhuǎn)換器45的輸出端子部分變成直接連接SI的這種構(gòu)成。并且，在測試結(jié)果存儲電路74，就變成圖4中多路轉(zhuǎn)換器45的輸入端子SI接地的這種構(gòu)成。
根據(jù)本實(shí)施例的應(yīng)用，在混淆擔(dān)心的情況下，也可以如圖6所示追加必要的觸發(fā)器，僅僅對圖9所示的構(gòu)成中，只把輸入D[I]的適當(dāng)電平變成0(接地)也行。并且，為了容易實(shí)現(xiàn)本實(shí)施例，也可以使其構(gòu)成包括以適當(dāng)?shù)奈?，例?位作為單位包括標(biāo)記壓縮的測試結(jié)果存儲電路。成為對象的IP輸出在與多個(gè)模塊同步時(shí)，除模塊以外連接測試結(jié)果存儲電路，也可以分別與SOC11的輸出端子連接，使其作為SO1、SO2、…。
圖10是表示本發(fā)明另一實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。上述的圖7中所示的實(shí)施例與各個(gè)IP71、72、73設(shè)有測試結(jié)果存儲電路74、75、76。因此測試電路的附加量就隨成為本發(fā)明對象IP數(shù)(與對象IP的總輸出數(shù)成正比例)增加。并且，隨對象的輸出數(shù)而改變反饋位置這一方面，使實(shí)現(xiàn)裝置的開發(fā)變得復(fù)雜。本實(shí)施例鑒于此除改進(jìn)外，而且由對IP71、72、73選擇IP71、72、73輸出的IP輸出選擇電路101、包括對由IP輸出選擇電路101選定的IP71、72、73的輸出進(jìn)行標(biāo)記壓縮的標(biāo)記壓縮寄存器的測試結(jié)果存儲電路102、及控制IP輸出選擇電路101的選擇的測試用譯碼電路103而構(gòu)成。
圖11中示出多路轉(zhuǎn)換器構(gòu)成IP輸出選擇電路101的一個(gè)例子。在圖11中，將IP71輸出的IP1_OUT0～I(xiàn)P1_OUT26、IP72輸出的IP2_OUT0～I(xiàn)P1_OUT4、IP71輸出的IP3_OUT0～I(xiàn)P3_OUT16、和測試用譯碼電路103的IP選擇輸出IP1_SEL、IP2_SEL、IP3_SEL進(jìn)行輸入，并從MUX110、…、MUX115、…、MUX126輸出IP71、72、73輸出之中，與作為最大輸出數(shù)IP71輸出對應(yīng)的27位輸出(向測試結(jié)果存儲部92的輸入)DI0～DI26。為了簡化，在圖1中有關(guān)從IP2和IP3來的輸入部分僅記載位0。多路轉(zhuǎn)換器在“0”側(cè)的輸入連接到從下一個(gè)別的IP來的輸出或(應(yīng)連接的IP沒有輸出的情況)“0”(接地)，成為所謂級聯(lián)的連接，使IP1_SEL、IP2_SEL、IP3_SEL中只有一個(gè)變成1或全部為0。
圖12是表示測試結(jié)果存儲電路102的一般構(gòu)成圖。另外，圖12中，為了將圖12中所示的構(gòu)成與圖4中所示的構(gòu)成進(jìn)行對比，輸入設(shè)為4位并圖示出來。并且，反饋位置是說明關(guān)系方面的位置而不是與特定場合對應(yīng)的位置。在圖12所示的構(gòu)成中，采用帶有非同步復(fù)位(low active低激活)觸發(fā)器121-0～121-3，這些觸發(fā)器121將分別對應(yīng)的EX-OR門122-0～122-3的輸出作為輸入，并通過EX-OR門123進(jìn)行反饋。并且用于測試工作的控制輸入由IP輸出選擇電路101和測試用譯碼電路103供給，因而圖12的電路，實(shí)質(zhì)上僅由標(biāo)記壓縮寄存器部分構(gòu)成。圖13中示出作為整個(gè)電路的工作。至于圖13中所示的工作，測試數(shù)據(jù)的捕獲可能在復(fù)位解除后的第1周期。
另外，上述實(shí)施例的IP輸出選擇電路101不是多路轉(zhuǎn)換器，容易利用三狀態(tài)緩沖器和總線來實(shí)現(xiàn)。并且，以適當(dāng)比1大的位作為單位構(gòu)成測試結(jié)果存儲電路時(shí)，對出現(xiàn)的多余位(從哪個(gè)IP71、72、73來的輸出也都不連接的位)，都把測試結(jié)果存儲電路102的適當(dāng)DI輸入連接到“0”(接地)也可以。采用組合圖7中所示的實(shí)施例與本實(shí)施例的中間方式也可能實(shí)現(xiàn)全體的測試結(jié)果存儲電路。即，可以采用測試結(jié)果存儲電路，連接圖7所示的測試結(jié)果存儲電路74、測試結(jié)果存儲電路75和76的這種方式，使圖10中的IP輸出選擇電路101和測試結(jié)果存儲電路102的組連接。
在這個(gè)實(shí)施例方面，可以獲得與上述實(shí)施例同樣的效果，同時(shí)即使增加IP個(gè)數(shù)也不會(huì)招來測試結(jié)果存儲電路個(gè)數(shù)的增加，而且可使構(gòu)成小型化。
如以上說明的那樣，倘采用本發(fā)明，則通過對功能模塊的測試輸出進(jìn)行標(biāo)記壓縮的測試結(jié)果存儲電路，以便將功能模塊的測試結(jié)果讀出半導(dǎo)體集成電路的外部，因此不依賴于半導(dǎo)體集成電路的外部端子數(shù)，可以實(shí)施MUX插入方式的測試，抑制測試上所需的構(gòu)成大型化，并能縮短測試時(shí)間。
權(quán)利要求
1一種多個(gè)功能模塊相互連接構(gòu)筑的半導(dǎo)體集成電路，其特征在于具有具備通過選擇電路連接到上述另外的功能模塊的輸出端子或上述半導(dǎo)體集成電路的輸入端子的輸入端子、通過雙向選擇電路連接到上述另外的功能模塊的雙向端子或上述半導(dǎo)體集成電路的雙向端子的雙向端子的功能模塊；以及連接上述功能模塊的輸出端子，從上述功能模塊接收并行的多個(gè)(n)位的測試輸出，對該測試輸出進(jìn)行標(biāo)記壓縮，以比上述多個(gè)(n)位要少的m(m＜n)位單位，從上述半導(dǎo)體集成電路的輸出端子，輸出標(biāo)記壓縮后的數(shù)據(jù)，作為測試容易化電路功能的測試結(jié)果存儲電路。
2根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于上述測試結(jié)果存儲電路，從上述功能模塊接收并行的多個(gè)(n)位的測試輸出，并從上述半導(dǎo)體集成電路的輸出端子，串行輸出該測試輸出。
3根據(jù)權(quán)利要求1或2所述的半導(dǎo)體集成電路，其特征在于上述測試結(jié)果存儲電路使用比從上述功能模塊并行輸出的測試輸出的多個(gè)(n)位還要多的個(gè)數(shù)的觸發(fā)電路，進(jìn)行標(biāo)記壓縮。
4根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于具備多個(gè)上述測試結(jié)果存儲電路，分別與上述多個(gè)測試結(jié)果存儲電路對應(yīng)的多個(gè)上述功能模塊，從上述多個(gè)功能模塊之中選擇進(jìn)行測試的上述功能模塊的譯碼電路；以及上述多個(gè)測試結(jié)果存儲電路，從對應(yīng)的上述功能模塊接收并行多個(gè)位的測試輸出，并對該測試輸出進(jìn)行標(biāo)記壓縮或串行輸出，以比上述多個(gè)位要少的位單位，從上述半導(dǎo)體集成電路的輸出端子，并行輸出標(biāo)記壓縮后的數(shù)據(jù)或串行輸出。
5根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于具備多個(gè)上述測試結(jié)果存儲電路，分別與上述多個(gè)測試結(jié)果存儲電路對應(yīng)的多個(gè)上述功能模塊，從上述多個(gè)功能模塊中選擇進(jìn)行測試的上述功能模塊的譯碼電路；以及上述多個(gè)測試結(jié)果存儲電路，串聯(lián)連接，從對應(yīng)的上述功能模塊接收并行多個(gè)位的測試輸出，對該測試輸出進(jìn)行標(biāo)記壓縮或串行輸出，通過串聯(lián)連接的上述多個(gè)測試結(jié)果存儲電路的最后級的上述測試結(jié)果存儲電路的輸出端子，以比上述多個(gè)位要少的位單位，從上述半導(dǎo)體集成電路的輸出端子，并行輸出標(biāo)記壓縮后的數(shù)據(jù)或串行輸出。
6根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于具備多個(gè)上述功能模塊，選擇上述多個(gè)功能模塊輸出的輸出選擇電路，控制上述輸出選擇電路的選擇工作的譯碼電路；以及上述測試結(jié)果存儲電路，接收由上述輸出選擇電路所選定的功能模塊的輸出。
7.一種在多個(gè)功能模塊相互連接而構(gòu)筑的半導(dǎo)體集成電路中，插入測試容易化電路的測試容易化電路的自動(dòng)插入方法，其特征在于輸入表示上述半導(dǎo)體集成電路的輸入輸出端子，上述功能模塊的測試中可利用的輸入輸出端子，用于實(shí)現(xiàn)上述半導(dǎo)體集成電路功能的上述功能模塊的輸入輸出端子，和上述半導(dǎo)體集成電路的輸入輸出端子內(nèi)部連接的網(wǎng)數(shù)據(jù)；包括用于確認(rèn)上述半導(dǎo)體集成電路工作的測試圖的上述半導(dǎo)體集成電路的相關(guān)數(shù)據(jù)，和包括記述上述功能模塊的輸入輸出端子、用于實(shí)現(xiàn)上述功能模塊的功能的工作的信息、用于檢查故障的有無的測試測試容易化方法的種類、根據(jù)其方法準(zhǔn)備的測試圖的上述功能模塊的相關(guān)數(shù)據(jù)；根據(jù)上述輸入，對成為測試對象的上述功能模塊，將作為測試容易化電路功能，在上述半導(dǎo)體集成電路中插入根據(jù)權(quán)利要求1所述的測試結(jié)果存儲電路、或根據(jù)權(quán)利要求4或5所述的測試結(jié)果存儲電路和譯碼電路、或根據(jù)權(quán)利要求6所述的測試結(jié)果存儲電路、輸出選擇電路和譯碼電路；以及輸出插入上述測試容易化電路的上述半導(dǎo)體集成電路的網(wǎng)數(shù)據(jù)，在插入上述測試容易化電路的上述半導(dǎo)體集成電路中可利用上述功能模塊的測試圖，使其包括變換后的測試圖的上述半導(dǎo)體集成電路的測試容易化電路插入后的相關(guān)信息。
全文摘要
本發(fā)明是將不依存于SOC的外部端子數(shù),能夠?qū)嵤㎝UX插入方式的測試,抑制測試上所需的構(gòu)成大型化,并且縮短測試時(shí)間作為課題。本發(fā)明就是通過對IP12的測試輸出進(jìn)行標(biāo)記壓縮的測試結(jié)果存儲電路15,將IP12的測試結(jié)果取出SOC1的外部。
文檔編號H01L21/822GK1346090SQ01133928
公開日2002年4月24日 申請日期2001年8月20日 優(yōu)先權(quán)日2000年9月25日
發(fā)明者野津山泰幸 申請人:株式會(huì)社東芝