專利名稱：半導體器件的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體器件的制造方法。
在已經(jīng)形成本發(fā)明之后進行的研究，向發(fā)明人報告了在TheInternational Technology Roadmap for Semiconductors(用于半導體的國際技術(shù)路線圖)，pp.5至6(1999)(此后，它稱作相關(guān)技術(shù)1)、IEEE，pp.118至123(1999)(此后，它稱作相關(guān)技術(shù)2)、及日本專利公開No.104313/1998(此后，它稱作相關(guān)技術(shù)3)中描述的諸發(fā)明的存在。
相關(guān)技術(shù)1抽象地描述了，需要提供一個電流傳感器、劃分一個電源或控制反偏壓，因為預(yù)期由IDD靜態(tài)試驗確定良好項/缺陷由于與高集成的實現(xiàn)有關(guān)的漏電流的增大是困難的。相關(guān)技術(shù)2描述了IDD靜態(tài)試驗和低電壓試驗。相關(guān)技術(shù)3描述了一種半導體集成電路，其中隨機圖案發(fā)生器的輸出從一個鎖存器輸入到組合電路，并且測試該輸出的異或。然而，在CMOS靜態(tài)型電路中的漏電流由電路操作檢測或應(yīng)用于半導體器件構(gòu)造的想法，如類似于以后描述的本發(fā)明，在相關(guān)技術(shù)1至3中都沒有看到。
因為半導體技術(shù)的進步，當形成一個MOSFET以具有用于原始規(guī)?；蚣铀倨骷崿F(xiàn)的低閾值電壓，或者增大電路規(guī)模以形成多個元件時，稱作在OFF狀態(tài)下流經(jīng)在MOSFET的源極至漏極的閾值漏電流或拖尾的漏電流的占用比，在一個電源終端與同其相聯(lián)的半導體器件的一個接地終端之間的直流IDD靜態(tài)流動中增大。因而，由IDD靜態(tài)試驗確定良好項/缺陷如上述那樣變得困難。然后，本發(fā)明人認為通過利用電路操作求出在漏電流中與電路操作失效密切相關(guān)的那些，代替在過去測量電流本身。
本發(fā)明的目的在于，提供一種能夠借助于打算的高集成和高速度的實現(xiàn)獲得高可靠半導體器件的半導體器件制造方法、和一種半導體器件測試方法。本發(fā)明的上述和其他目的及新穎特征由說明書的描述和附圖將是顯然的。
按如下將簡短地描述在申請中公開的諸發(fā)明中的代表性發(fā)明的總結(jié)。在諸過程期間，在一個包括一個CMOS靜態(tài)型電路的希望電路形成在半導體襯底上直到產(chǎn)品裝運之后，進行一種第一操作，把一個預(yù)定輸入信號供給到電路，并且檢索與它對應(yīng)的一個第一輸出信號；和一種第二操作，給出增大構(gòu)成CMOS靜態(tài)型電路的MOSFET的導通電阻值(ON resistance value)的一種操作條件，并且檢索與該條件對應(yīng)的一個第二輸出信號，并且提供一個由從第二輸出信號變化的第一輸出信號確定失效的測試步驟。
通過考慮結(jié)合附圖的如下詳細描述，能容易地理解本發(fā)明的講授，在附圖中

圖1描繪示意方塊圖，表明應(yīng)用于本發(fā)明中的半導體器件制造方法的一種半導體器件的一個實施例；圖2A和2B描繪電路圖，用來表明在本發(fā)明中的測試方法的原理；圖3描繪示意方塊圖，表明應(yīng)用于本發(fā)明中的半導體器件制造方法的半導體器件的另一個實施例；圖4描繪電路圖，表明在本發(fā)明中使用的觸發(fā)電路的一個實施例；圖5描繪電路圖，表明在本發(fā)明中使用的觸發(fā)電路的另一個實施例；圖6描繪示意方塊圖，表明應(yīng)用于本發(fā)明中的半導體器件制造方法的半導體器件的另一個實施例；圖7描繪示意方塊圖，表明應(yīng)用于本發(fā)明中的半導體器件制造方法的半導體器件的又一個實施例；圖8描繪表示一個組合電路的一個實施例的電路圖，用來表明應(yīng)用于本發(fā)明中的半導體器件制造方法的半導體器件；圖9描繪表示組合電路的另一個實施例的電路圖，用來表明應(yīng)用于本發(fā)明中的半導體器件制造方法的半導體器件；及圖10描繪示意流程圖，表明在本發(fā)明中半導體器件制造方法的一個圖1描繪示意方塊圖，表明應(yīng)用于本發(fā)明中的半導體器件制造方法的一種半導體器件的一個實施例。該實施例的半導體器件包括利用掃描路徑或移動掃描方法的測試電路。省去供給到用來構(gòu)成掃描路徑的觸發(fā)電路32的時鐘脈沖。
在測試操作中，把一個選擇器31的一個控制信號a設(shè)置在移動鏈34側(cè)，并且從一個移動鏈輸入終端33串行供給一個試驗圖案，以允許觸發(fā)電路的每一個保持試驗圖案信號。此后，把控制信號a切換到組合電路1和2側(cè)以把時鐘脈沖施加到觸發(fā)電路32上，并且在相應(yīng)觸發(fā)電路32中取得組合電路1和2的輸出值。然后，把控制信號設(shè)置在移動鏈34側(cè)以施加時鐘脈沖，并且從一個移動鏈輸出終端35檢索試驗結(jié)果以把他們與預(yù)期值相比較以便確定可接受性。
以上描述的測試電路專門用來證實組合電路1和2的邏輯運算。在本發(fā)明中，設(shè)想利用掃描路徑或移動掃描方法的這種測試電路用在直流測試中，換句話說，等效和基本上用在泄漏測試中。
圖2A和2B描繪電路圖，用來表明在本發(fā)明中的半導體器件制造方法中使用的測試方法的原理。在圖2A中由N溝道型MOSFET(下文，簡單地稱作NMOS)和P溝道型MOSFET(下文，簡單地稱作PMOS)構(gòu)成的一個CMOS轉(zhuǎn)換器電路制成的電路1和2中，當在電路1的輸出終端與至電路2的輸入終端的信號路徑電路的地電位VSS之間產(chǎn)生高電阻短路失效時，即使進行利用以前掃描路徑或移動鏈方法的測試操作，通常也操作組合電路。
就是說，當電路1的輸入處于低電平(L)，并且一個把電路1的輸出終端連接到電路2的輸入終端上的布線路徑與圖2A中的VSS電源以高電阻短路時，失效信號路徑的電位由電路1的PMOS的導通電阻與短路電阻的比率確定。當短路電阻值等于或小于PMOS的導通電阻值時，輸出信號不會達到電路2的邏輯閾值電壓以在高電平(H)下從電路2輸出一個輸出信號，即使供給到電路1的PMOS的柵極的輸入信號處于低電平(L)也是如此。這樣一種故障能通過邏輯測試由掃描路徑方法檢測。
另一方面，本發(fā)明要檢測的漏電流失效是其中短路電阻值相對于PMOS的導通電阻值足夠大的情形，其中電路1的輸出信號處于高電平，而通常操作電路2以把輸出轉(zhuǎn)為低電平(L)。因為這點，上述的漏電流失效不能通過操作測試由上述的掃描路徑方法檢測。然后，當半導體器件僅有產(chǎn)生漏電流失效的一個或幾個點時，甚至以前的IDD靜態(tài)試驗在多種情況下也不能檢測他們；即使能檢測他們，也不可能定位其中產(chǎn)生漏電流失效的點。
為了檢測漏電流本身和其中產(chǎn)生漏電流失效的點，本發(fā)明人考慮到從外部控制PMOS的導通電阻，就是說，設(shè)備操作條件增大PMOS的導通電阻值，以具有等于或大于短路電阻值的值。給出這樣一種操作條件，并由此PMOS的導通電阻值成為較大。按照PMOS導通電阻的電阻值與短路電阻的比值，使電路1的輸出信號具有中間電位。當它轉(zhuǎn)到比電路2的邏輯閾值電壓低時，電路2的輸出信號從低轉(zhuǎn)換到高電平。檢測至高電平的這種變化，并由此能確定漏電流失效。
作為一種用來控制PMOS導通電阻的方法，當一個用來控制PMOS的襯底偏置電壓VDB的機構(gòu)，即一個襯底反偏壓電路存在時，在其中把襯底反偏壓VDB控制成VDD＜VDB的情況下，能增大PMOS導通電阻。另外，在不帶有用來控制襯底反偏壓VDB的機構(gòu)的半導體器件中，降低電源電壓VDD能減小柵極對源極電壓VGS(＝VDD)，并因而能增大導通電阻。然而，它降到高達電路正常操作的邊緣電壓。
在帶有襯底反偏壓電路的半導體器件中，有可能既控制襯底反偏壓VDB又控制要測量的電源電壓VDD。當能控制電壓VDB和VDD時，能進一步增大PMOS的電阻值，即使它具有相同的漏電阻值，并因而能容易地檢測失效。
在圖2B中，當在電路3和4中在電路3的輸出終端與至電路4的輸入終端的信號路徑電路的電源電壓VDD之間產(chǎn)生高電阻短路失效時，即使進行利用以前掃描路徑或移動鏈方法的測試操作，組合電路也偶然正常地操作。就是說，本發(fā)明要檢測的漏電流失效是其中短路電阻值相對于NMOS的導通電阻值足夠大的情形，其中當在高電平(H)下的輸入信號供給到電路3時輸出信號轉(zhuǎn)到低電平，并且電路2正常地操作以把輸出轉(zhuǎn)為高電平(H)。因為這點，上述的漏電流失效不能通過操作試驗由上述的掃描路徑方法檢測。
在這種情況下，為了檢測上述的漏電流失效，也從外部控制NMOS的導通電阻，就是說，設(shè)備操作條件增大NMOS的導通電阻值，以具有等于或大于短路電阻值的值。給出這樣一種操作條件，并因而NMOS的導通電阻值成為較大。按照NMOS導通電阻的電阻值與短路電阻的比值，使電路3的輸出信號具有中間電位。當它轉(zhuǎn)到比電路4的邏輯閾值電壓低時，電路4的輸出信號從高轉(zhuǎn)換到低電平。檢測至高電平的這種變化，并由此能確定漏電流失效。
作為一種用來控制NMOS導通電阻的方法，當一個用來控制NMOS的襯底偏置電壓VSB的機構(gòu)，即一個襯底反偏壓電路存在時，在其中把襯底反偏壓VSB控制成VSB＜VSS的情況下，能增大NMOS導通電阻。另外，在不帶有用來控制襯底反偏壓VSB的機構(gòu)的半導體器件中，降低電源電壓VDD能減小柵極對源極電壓VGS(＝VDD)，并因而能增大導通電阻。有可能既控制襯底反偏壓VDB又控制要測量的電源電壓VDD。當能控制電壓VDB和VDD時，能進一步增大PMOS的電阻值，即使它具有相同的漏電阻值，并因而能容易地檢測失效。
在圖1中，如類似于上述正常測試操作，輸入一個試驗圖案，并且掃描輸出和檢索與此對應(yīng)的輸出信號。當試驗圖案保持原樣時，電源電壓VDD降到組合電路的下限操作電壓，或者控制襯底反偏壓以便除此之外增大其絕對值。在這種狀態(tài)下，在觸發(fā)電路中取得在組合電路1和2中的邏輯信號的變化，并且串行輸出和檢索結(jié)果。然后，把輸出圖案與在正常操作條件下由操作檢索的輸出圖案相比較。當在輸出圖案中改變信號時，把漏電流失效和其中產(chǎn)生它的位置確定為其中布置觸發(fā)電路的位置。
圖3描繪示意圖，表明應(yīng)用于本發(fā)明中半導體器件制造方法的半導體器件的另一個實施例。實施例的半導體器件包括利用上述的掃描路徑方法的測試電路。觸發(fā)電路43在輸入部分和輸出部分中分別裝有選擇器41和42。然后，布置一個諸如異或電路(EOR)之類的重合/非重合電路44，該電路接收從組合電路1輸出的信號，并且輸出來自串聯(lián)連接以構(gòu)成一個移動鏈46(掃描鏈)的前級電路的信號。在相同的圖中，省去供給到觸發(fā)電路43的時鐘脈沖。
配置該實施例，其中在觸發(fā)電路中不取得由于由上述組合電路1和2引起的漏電阻造成的信息。該信息傳輸?shù)揭苿渔?6。就是說，與圖1中所示實施例的差別在于，添加由用來檢測在組合電路1和2的失效信息與移動鏈的前級輸出之間的重合/非重合的EOR構(gòu)成的電路44、和一個用來選擇重合/非重合結(jié)果和觸發(fā)電路的掃描輸出數(shù)據(jù)的選擇器42。
當測試組合電路1和2的功能時，通過重復其中把選擇器42的控制信號b設(shè)置在觸發(fā)電路的掃描輸出側(cè)的操作，進行測試操作，控制在觸發(fā)電路的前級處的選擇器41的一個控制信號a以施加掃描圖案，在正常測試操作中，串行取入試驗圖案及串行輸出和檢索試驗結(jié)果。
在該實施例中，如類似于上述的正常測試操作，輸入一個試驗圖案，并且掃描輸出和檢索對應(yīng)輸出信號。對于輸入的該試驗圖案，把電源電壓降到電路的下限操作電壓，或控制襯底反偏壓以便除此之外增大其絕對值。在這種狀態(tài)下，在觸發(fā)電路中取得組合電路1和2的邏輯信號的變化，并且串行輸出和檢索結(jié)果。當在輸出中與以前的輸出相比改變信號時，把漏電流失效和其中產(chǎn)生它的位置確定為其中布置觸發(fā)電路的位置。
在該實施例中，其中在觸發(fā)電路中取得組合電路1和2的失效信息以便以這種方式檢索用于確定的結(jié)果的方法是可能的。然而，當選擇器42的控制信號b設(shè)置在EOR44側(cè)時，從一個掃描鏈輸出終端45能等效地輸出組合電路1的整個輸出的異或輸出。就是說，結(jié)果輸出到掃描鏈輸出終端45，而不用把時鐘脈沖施加到用于移動操作的觸發(fā)電路上。
在這種操作中，試驗圖案從掃描輸入終端48施加試驗圖案，并且把控制信號b設(shè)置在EOR44側(cè)。改變掃描輸出終端45的信號。由此，能檢測從組合電路1輸出的多個輸出信號的任何一個已經(jīng)由上述漏電阻改變。就是說，控制電源電壓VDD和襯底電壓VSB和VDB以允許容易地檢測短路電阻。然后，當在電壓降到電路操作的極限電壓之前轉(zhuǎn)換掃描鏈輸出終端45時，檢測失效。
使用EOR的鏈接電路傳輸有與前級輸出與以后穩(wěn)定在邏輯狀態(tài)的組合電路的輸出信號的重合/非重合相對應(yīng)的信號。在使用多個EOR的這種鏈接電路中，當改變從組合電路輸出的多個信號之一時，轉(zhuǎn)換對應(yīng)EOR44的輸出信號。這種轉(zhuǎn)換傳輸?shù)綐?gòu)成以后鏈接電路的EOR，轉(zhuǎn)換一個一個地發(fā)生，并且如以上描述的那樣轉(zhuǎn)換掃描鏈輸出終端45。在一種操作條件下，當同時改變信號的偶數(shù)次時，轉(zhuǎn)換的轉(zhuǎn)換發(fā)生，并因而掃描鏈輸出終端45按原樣保持。
然而，在形成在組合電路的多個邏輯電路中，通過全電壓條件轉(zhuǎn)換信號的概率較低。因而，以上描述的問題認為很少。就是說，因為漏電阻的電阻值由構(gòu)造失效產(chǎn)生，所以產(chǎn)生具有相同漏電阻值的泄漏失效的偶次數(shù)的概率較低。因此，認為由此不可能檢測到失效。
如上所述，即使如上所述有偶數(shù)次泄漏失效，具有相同泄漏電阻值的概率也極低。因而，進行增大MOSFET的導通電阻值的操作條件，從而電源電壓或襯底偏置電壓從正常操作狀態(tài)逐漸變化，以便一點一點地增大PMOS和NMOS的導通電阻值，不把正常操作狀態(tài)切換到上述的下限電壓。在當改變掃描鏈輸出終端45時的時刻記錄電源電壓、襯底偏置電壓或兩者的組合，并且從記錄的結(jié)果能估計粗略的泄漏電阻值。
圖4描繪電路圖，表明用于本發(fā)明的觸發(fā)電路的一個實施例。相同的圖描繪觸發(fā)電路的兩個例子，一個觸發(fā)電路具有EOR功能，而一個觸發(fā)電路具有SID旁通功能。在本實施例中具有EOR功能的觸發(fā)電路對應(yīng)于用于圖3中所示實施例的觸發(fā)電路，該觸發(fā)電路包括圖3中所示的EOR44和選擇器42。
一個控制信號SEN控制在輸入側(cè)的選擇器，并且一個控制信號SFCNTL控制在輸出側(cè)的選擇器。來自組合電路的一個輸出信號D直接供給到異或EOR的一個輸入。當測試時，把在輸入側(cè)的選擇器設(shè)置到控制信號SEN＝1，來自前級電路的一個輸入信號(在數(shù)據(jù)中的掃描)SID通過輸入側(cè)鎖存器電路，以把它供給到異或EOR的其他輸入。異或EOR的輸出信號作為輸出信號(掃描輸出數(shù)據(jù))SOD輸出，設(shè)置控制信號SFCNTL＝1。
在該實施例中，省去上述的異或EOR，并且也布置用來旁通輸入信號(在數(shù)據(jù)中的掃描)SID的觸發(fā)電路。就是說，在組合電路中，對于具有極少量包含在信號傳輸路徑中的邏輯門電路的那些省去漏電阻失效檢測，并且認為具有極低的漏電阻產(chǎn)生概率。由此，能實現(xiàn)測試電路的簡單性。就是說，當裝有上述異或電路的觸發(fā)電路為從組合電路輸出的整個信號而提供時，增大電路規(guī)模該量。然后，輸出側(cè)選擇器由控制信號SFCNTL＝1控制，輸入側(cè)鎖存器通過，并且作為輸出信號SOD按原樣輸出輸入信號SID。具有上述SID旁通配置的觸發(fā)電路適當?shù)叵嘟Y(jié)合，并由此能實現(xiàn)電路的簡單性。
對于通過觸發(fā)電路而不使用圖1中所示的異或電路EOR進行掃描輸入和掃描輸出的那些，可以使用在具有圖4中所示SID旁通配置的觸發(fā)電路中省去輸出側(cè)選擇器的那些。就是說，省去由信號SFCNTL控制的選擇器，并且把輸出側(cè)鎖存器電路的輸出終端直接傳輸?shù)揭粋€掃描終端SOD。就是說，控制信號SEN(掃描啟動)信號控制選擇器，并且當SEN＝1時時鐘脈沖CK至高電平的變化取在觸發(fā)電路的輸入側(cè)鎖存器中的SID(掃描輸入數(shù)據(jù))。當SEN＝0時時鐘脈沖CK從低至高電平的變化取來自在輸入側(cè)鎖存器中的組合電路的輸出信號D(邏輯數(shù)據(jù))。
圖5描繪電路圖，表明用于本發(fā)明的觸發(fā)電路的另一個實施例。相同的圖描繪觸發(fā)電路的兩個例子，具有EOR功能的觸發(fā)電路和具有SID旁通功能的觸發(fā)電路，類似于圖4。在該實施例中具有EOR功能的觸發(fā)電路與圖3中所示實施例中使用的觸發(fā)電路相對應(yīng)，該觸發(fā)電路包括圖3中所示的EOR 44和選擇器42。
在該實施例中，與圖4中所示的實施例相反，在來自前級電路的數(shù)據(jù)SID中的掃描直接供給到異或電路EOR的一個輸入。當測試時，把輸入側(cè)選擇器設(shè)置到控制信號SEN＝0，來自組合電路的邏輯數(shù)據(jù)D通過輸入側(cè)鎖存器電路，并且供給到異或電路EOR的其他輸入。異或電路EOR的輸出信號作為掃描輸出數(shù)據(jù)SOD輸出，設(shè)置控制信號SFCNTL＝1。
在該實施例中，也布置用來旁通輸入信號(在數(shù)據(jù)中的掃描)SID的觸發(fā)電路，省去上述的異或電路。就是說，控制信號SFCNTL＝1允許輸出側(cè)選擇器選擇輸入信號和把它作為輸出信號SOD輸出。具有這樣一種SID旁通配置的觸發(fā)電路與具有異或功能的觸發(fā)電路相結(jié)合，并由此能實現(xiàn)電路的簡單性。
圖6描繪示意方塊圖，表明應(yīng)用于本發(fā)明中的半導體器件制造方法的半導體器件的另一個實施例。該實施例配置成基本上與圖3中所示的實施例相同。就是說，整個觸發(fā)電路配置成掃描鏈，觸發(fā)電路具有如圖4中所示的EOR功能。具有EOR功能的觸發(fā)電路可以用圖5中所示的代替。圖3中所示實施例中的選擇器的控制信號a等效于相同圖中的SEN，并且控制信號b等效于在相同圖中的SFCNTL。
圖7描繪示意方塊圖，表明應(yīng)用于本發(fā)明中的半導體器件制造方法的半導體器件的又一個實施例。相同的圖描繪使用兩個觸發(fā)電路的一個例子，具有EOR功能的觸發(fā)電路和具有SID旁通功能的觸發(fā)電路。在實施例中具有EOR功能的觸發(fā)電路對應(yīng)于用于圖4和5中所示實施例的觸發(fā)電路，該觸發(fā)電路包括圖3中所示的EOR44和選擇器42。
在該實施例中，適當?shù)厥褂糜脕頊p小在EOR電路中面積增大開銷的SID旁通觸發(fā)電路。在這時，與SID旁通觸發(fā)電路相對應(yīng)的組合電路的失效信息不傳輸?shù)揭院蟮募墥呙瑁⒁蚨鴾p小檢測速率。因為這點，當使用SID旁通觸發(fā)電路時，把SID旁通觸發(fā)電路的整個輸入數(shù)據(jù)D連接到帶有EOR的觸發(fā)電路的輸入數(shù)據(jù)上，取得EOR。由此，能傳輸SID觸發(fā)電路的失效信息。
圖8描繪表示一個組合電路的一個實施例的電路圖，用來表明應(yīng)用于本發(fā)明中的半導體器件制造方法的半導體器件。該實施例的組合電路舉例是最基本電路的轉(zhuǎn)換器電路。該實施例的轉(zhuǎn)換器電路由PMOS和NMOS制成，這些的襯底柵極(一個襯底或井區(qū)域)給出電源電壓VDD和地電位VSS。就是說，PMOS和NMOS都是不能控制襯底電壓的電路。
當相對于不能控制襯底電壓的這種邏輯電路進行其中增大PMOS和NMOS的導通電阻的漏電阻測試操作時，為了測試降低電源電壓VDD。在測試操作中，對于裝有具有形成在上述鏈接配置中的異或電路的測試電路的半導體器件，把電源電壓VDD逐漸降低到邏輯電路的下限操作電壓，不是突然把它從正常操作中的功率切換到預(yù)定試驗電壓。當具有不同漏電阻值的多個存在時，按照以這種方式的電源電壓VDD的變化，能按具有較小漏電阻值的那些的順序一個一個地輸出失效信息。
圖9描繪表示組合電路的另一個實施例的電路圖，用來表明應(yīng)用于本發(fā)明中的半導體器件制造方法的半導體器件。在該實施例中，一個開關(guān)MOSFET布置在電源電壓與襯底電壓之間，用來減小在正常操作中的MOSFET的漏電流。當正常操作時，把開關(guān)MOSFET設(shè)置在ON狀態(tài)下，如VSB＝VSS和VDB＝VDD，這類似于圖8中所示實施例的電路操作。
用來控制該實施例的襯底電壓的開關(guān)MOSFET為了試驗可以添加，以減小諸如IDD靜態(tài)試驗和老化試驗之類的漏電流。然而，原始添加他們的一些以便減小半導體器件的功率消耗，并因而能利用他們。當控制襯底電壓時，把用來控制襯底電壓的開關(guān)MOSFET設(shè)置在ON狀態(tài)，并且為了試驗分別控制電源電壓和襯底電壓。而且，在這種情況下，一步一步地改變電壓。當具有不同漏電阻值的多個存在時，按照以這種方式的電源電壓VDD的變化，能按具有較小漏電阻值的那些的順序一個一個地輸出失效信息。
在早先描述的實施例中，其中諸如異或電路之類的重合/非重合電路形成為鏈接配置并且由漏電阻造成的失效信息能輸出到外部而不具有通過觸發(fā)電路的組合電路的輸出的半導體器件，能確定漏電阻的存在而不供給時鐘脈沖。當供給時鐘時，邏輯電路的輸出信號對應(yīng)于他們變化，在電源線或接地導線中產(chǎn)生噪聲。因此，通過以后邏輯電路的邏輯閾值檢測與MOSFET的漏電阻和導通電阻對應(yīng)的電壓值的那些，經(jīng)受上述噪聲的影響。
因而，使用上述重合/非重合電路的配置能高度準確地檢測漏電阻的存在而不用時鐘脈沖供給。在信號傳輸路徑與電源線之間不產(chǎn)生漏電阻，如由圖2A和2B中的電路圖所示的那樣。然而，在多種情況下，在MOSFET的柵極與源極之間的絕緣失效認為引起它。在柵極與源極之間的這種絕緣失效在整個時間上加速。即使它在裝運時不會產(chǎn)生問題，由于MOSFET的ON和OFF狀態(tài)的重復操作，引起失效的概率也極高。
IDD靜態(tài)試驗是一種簡單測量在電源電壓與電路的地電位之間流動的電流的試驗，這檢測作為IDD失效的失效，只要上述的多個漏電阻存在。因此，當看作在半導體器件中的漏電流時，不能檢測與流經(jīng)在OFF狀態(tài)下的MOSFET的閾下漏電流或拖尾電流的沒區(qū)分開的那些。另一方面，本發(fā)明中的試驗方法能檢測它，即使一個泄漏點存在也是如此，這能實現(xiàn)半導體器件的高可靠性。
半導體器件的元件的尺寸縮小帶來電路的高度集成，或者閾下漏電流或拖尾電流由于高速的實現(xiàn)往往增大得越來越大。在本發(fā)明中，能準確地檢測漏電阻，獨立于分立的閾下漏電流或拖尾電流。因此，它不僅是一種用于不能進行IDD靜態(tài)試驗的半導體器件的唯一可選擇測試技術(shù)，而且也是一種對于目標在于在半導體器件中實現(xiàn)高度集成或高速度的技術(shù)發(fā)展不可缺少的新穎測試方法，這相當有意義，因為如上述那樣它能消除未來元件失效。
就是說，整個邏輯電路基本上由EOR連接；能觀察到內(nèi)部條件而沒有掃描操作。當信號路徑與電源以高電阻短路時，有可能變窄電源或控制MOSFET的襯底電壓增大MOSFET的導通電阻，以改變是與電源短路的信號路徑的電位，并且轉(zhuǎn)換以后電路的輸出值以強迫使它離開直流失效。觀察移動鏈的輸出端，并由此有可能不僅準確地檢測由IDD靜態(tài)試驗檢測的失效，而且也檢測由IDD靜態(tài)試驗不能檢測的失效。另外，不測量電流，并因而減小測試時間也是可能的。
圖10描繪示意流程圖，表明在本發(fā)明中半導體器件制造方法的一個實施例。對于在開發(fā)和制造原型的步驟1處形成的半導體器件，在步驟2進行開發(fā)的原形測試。就是說，在步驟1，設(shè)置模型以通過使用計算機進行功能設(shè)計、邏輯設(shè)計、電路設(shè)計及掩模設(shè)計。
對于多個原型樣本，證實在步驟2在開發(fā)和制造原型的階段處的開發(fā)原型測試、各種參數(shù)的分布及環(huán)境安全性。在開發(fā)原型測試中，原型半導體器件通過作為實施例的掃描路徑方法帶有測試電路。因而，進行上述的漏電阻測試能找到不能由IDD靜態(tài)試驗確定的漏電阻。當他們由布局引起時，在開發(fā)和制造原型的階段能改進他們。
通過步驟1和2，在步驟3，為了對準批量生產(chǎn)進行晶片生產(chǎn)。對于通過批量生產(chǎn)在晶片上完成的半導體器件，在步驟4在晶片測試中，進行使用掃描路徑方法的測試電路的交流測試或直流測試。在測試中，通過作為上述實施例的掃描路徑方法通過利用測試電路進行上述漏電阻測試，并由此能檢測即使能進行IDD靜態(tài)試驗也不能由IDD靜態(tài)試驗檢測的漏電阻，而不是作為IDD靜態(tài)試驗檢的可選擇例的直流測試。
在晶片測試之后，在步驟5進行封裝的組裝。對于如此完成其組裝的半導體器件，在步驟6進行最終測試。最終測試包括老化試驗(高溫運行試驗)以便抽取半導體器件的初始失效。通過作為實施例的掃描路徑方法通過利用測試電路進行上述漏電阻測試，并由此能檢測即使能進行IDD靜態(tài)試驗也不能由IDD靜態(tài)試驗檢測的漏電阻，而不是作為IDD靜態(tài)試驗檢的可選擇例的直流測試。
步驟7是QC(質(zhì)量控制)試驗，其中從諸批抽取樣本，并且把試驗結(jié)果保持較長時間。對于試驗項目，嚴格檢查特性的每一個，而不是在步驟4在晶片試驗中確定好或壞的結(jié)果。在QC試驗中，當進行漏電阻測試時，通過漏電阻測試確定是好還是壞的標準能通過未來失效的比較提高。在步驟4和6的試驗結(jié)果送到一個批量監(jiān)視器，通過用于反饋的類別分類由形成的數(shù)據(jù)估計在過程每一個中的缺陷，并由此實現(xiàn)生產(chǎn)率的改進。
從實施例得到的工作效果如下。(1)在過程期間，在包括一個CMOS靜態(tài)型電路的希望電路形成在半導體襯底上直到產(chǎn)品裝運之后，進行一種第一操作，把一個預(yù)定輸入信號供給到電路，并且檢索與它對應(yīng)的一個第一輸出信號；和一種第二操作，給出增大構(gòu)成CMOS靜態(tài)型電路的MOSFET的導通電阻值的一種操作條件，并且檢索與該條件對應(yīng)的一個第二輸出信號，并且提供一個由從第二輸出信號變化的第一輸出信號確定失效的測試步驟。由此，能得到其中借助于打算的高度集成或高速度的實現(xiàn)能構(gòu)造高度可靠的半導體器件的效果。(2)除此之外，作為包括CMOS靜態(tài)型電路的希望電路，用來接收從外部終端供給的一個輸入信號或來自其他觸發(fā)電路的輸入信號以形成多個輸出信號的一個第一組合電路、和用來接收第一組合電路的多個輸出信號的多個第一觸發(fā)電路，形成一種鏈接配置，并且進行串行檢索與要供給到一個第二組合電路的多個輸入信號相對應(yīng)的輸入信號、檢索第一組合電路的輸出信號以串行輸出他們的一種操作；和給出增大MOSFET的導通電阻值的操作條件并且檢索要串行輸出他們的輸出信號的一種操作。由此，能得到這樣的效果，其中能構(gòu)造高度可靠的半導體器件，如通過掃描路徑方法利用測試電路。(3)除此之外，作為CMOS靜態(tài)型電路，提供一個用來把反偏壓施加到一個其中形成MOSFET的襯底上或施加在一個井區(qū)域與一個源極之間的偏置電路，并且把一種增大反偏壓使其絕對值大于在正常操作中的值的操作條件添加增大MOSFET的導通電阻值的操作條件上。由此，能得到這樣的效果，其中能高度準確地檢測漏電阻失效，并且能構(gòu)造高度可靠的半導體器件。(4)除此之外，作為包括CMOS靜態(tài)型電路的希望電路，用來接收從外部終端供給的一個輸入信號或來自其他觸發(fā)電路的輸入信號以形成多個輸出信號的一個第一組合電路、和用來接收第一組合電路的多個輸出信號的多個第一觸發(fā)電路，形成一種鏈接配置，多個第一觸發(fā)電路的每一個裝有一個重合/非重合電路，多個第一觸發(fā)電路的每一個進行這樣一種操作在第一操作時，串行檢索與供給到第二組合電路的多個輸入信號相對應(yīng)的輸入信號；和在第二聽操作時，使用重合/非重合電路以把輸出信號輸出到一個后級電阻，輸出信號與重合/非重合相對應(yīng)，重合/非重合電路的輸出信號與串聯(lián)連接到第一組合電路的第二輸出信號上的第一觸發(fā)電路的一個前級電路相對應(yīng)。由此，能得到這樣的效果，其中能構(gòu)造高度可靠的半導體器件，如通過掃描路徑方法利用測試電路。(5)除此之外，對于在第二操作時增大MOSFET的導通電阻值的操作條件，包括一種減小比在正常操作中的低的電源電壓的操作條件。由此，能得到這樣的效果，其中能以高可靠性構(gòu)造不包括沒有襯底反偏壓供給單元的組合電路的各種半導體器件。(6)除此之外，作為CMOS靜態(tài)型電路，提供一個用來把反偏壓施加到一個其中形成MOSFET的襯底上或施加在一個井區(qū)域與一個源極之間的偏置電路，在第二操作時增大MOSFET的導通電阻值的操作條件是增大反偏壓使其絕對值大于正常操作狀態(tài)中的值的條件。由此，能得到這樣的效果，其中能高度準確地檢測漏電阻失效，并且能構(gòu)造高度可靠的半導體器件。(7)除此之外，在第二操作時停止供給到第一觸發(fā)電路的時鐘信號。由此，通過噪聲不會轉(zhuǎn)換邏輯輸出。因此，能得到這樣的效果，其中能高度準確地檢測漏電阻失效，并且能構(gòu)造高度可靠的半導體器件。(8)除此之外，作為多個第一觸發(fā)電路，它由包括第一和第二鎖存器電路及重合/非重合電路的那些、和包括重合/非重合電路的那些構(gòu)成。由此，能得到這樣的效果，其中按照組合電路能構(gòu)造高度集成和高可靠性相結(jié)合的半導體器件。
如上所述，按照實施例已經(jīng)具體描述了發(fā)明人實現(xiàn)的本發(fā)明，但本發(fā)明不限于諸實施例。不用說，不偏離本發(fā)明的范圍，各種修改是可能的。例如，檢索在第一和第二操作中的內(nèi)部信號的電路除掃描路徑方法之外，能采用諸如門電路之類的各種實施例。然而，掃描路徑方法能用于試驗圖案的串行輸入和與試驗圖案相對應(yīng)的內(nèi)部信號的串行輸出。因此，電路的利用率較高，并因此高度集成形成電路。
配置利用掃描路徑方法的測試電路，其中把組合電路劃分成多個，并且對應(yīng)于組合電路的每一個，布置串行輸入終端和串行輸出終端。然而，觸發(fā)電路可以連接到鏈接配置中的多個組合電路上。就是說，可以把形成在鏈接配置中觸發(fā)電路劃分成多組，對應(yīng)于對半導體器件接收的輸入/輸出終端。本發(fā)明能應(yīng)用于用來構(gòu)造半導體器件的各種方法，作為能夠檢測在CMOS電路中的漏電阻失效的半導體器件的制造方法和測試方法。
下面將簡短地解釋通過在申請中公開的發(fā)明中的代表性發(fā)明得到的效果。在過程期間，在包括一個CMOS靜態(tài)型電路的希望電路形成在半導體襯底上直到產(chǎn)品裝運之后，進行一種第一操作，把一個預(yù)定輸入信號供給到電路，并且檢索與它對應(yīng)的一個第一輸出信號；和一種第二操作，給出增大構(gòu)成CMOS靜態(tài)型電路的MOSFET的導通電阻值的一種操作條件，并且檢索與該條件對應(yīng)的一個第二輸出信號，并且提供一個由從第二輸出信號變化的第一輸出信號確定失效的測試步驟。由此，借助于打算的高度集成或高速度的實現(xiàn)能構(gòu)造高度可靠的半導體器件。
權(quán)利要求
1.一種半導體器件制造方法，包括在諸過程期間，在一個包括一個CMOS靜態(tài)型電路的希望電路形成在半導體襯底上直到產(chǎn)品裝運之后，一種第一操作，供給一個預(yù)定輸入信號，并且檢索與它對應(yīng)的一個第一輸出信號；一種第二操作，給出增大構(gòu)成CMOS靜態(tài)型電路的MOSFET的導通電阻值的一種操作條件，并且檢索與該條件對應(yīng)的一個第二輸出信號；及一個測試步驟，通過從第二操作中的第二輸出信號變化的第一操作中由第一輸出信號確定失效。
2.根據(jù)權(quán)利要求1所述的半導體器件制造方法，其中包括CMOS靜態(tài)型電路的希望電路包括一個第一組合電路，用來接收從一個外部終端供給的一個輸入信號或來自其他觸發(fā)電路的輸入信號，以形成多個輸出信號；多個第一觸發(fā)電路，用來接收第一組合電路的多個輸出信號；及一個第二組合電路，用來接收多個第一觸發(fā)電路的輸出信號，其中多個第一觸發(fā)電路的每一個包括第一和第二鎖存器電路，它進行一種操作，串聯(lián)連接在第一操作時的第一和第二鎖存器電路，以串行檢索與供給到第二組合電路的多個輸入信號相對應(yīng)的輸入信號而把他們保持在第二鎖存器電路中、和允許第一鎖存器檢索第一組合電路的一個第一輸出信號以串行輸出它；和一種操作，檢索在第二操作時第一組合電路的一個第二輸出信號以串行輸出它。
3.根據(jù)權(quán)利要求2所述的半導體器件制造方法，其中CMOS靜態(tài)型電路包括一個用來把反偏壓施加到一個其中形成MOSFET的襯底上或施加在一個井區(qū)域與一個源極之間的的偏置電路，并且包括一種增大反偏壓使其絕對值大于在正常操作中的值的操作條件，作為一種在第二操作時增大MOSFET的導通電阻值的操作條件。
4.根據(jù)權(quán)利要求1所述的半導體器件制造方法，其中包括CMOS靜態(tài)型電路的希望電路包括一個第一組合電路，用來接收從一個外部終端供給的一個輸入信號或來自其他觸發(fā)電路的輸入信號，以形成多個輸出信號；多個第一觸發(fā)電路，用來接收第一組合電路的多個輸出信號；及一個第二組合電路，用來接收多個第一觸發(fā)電路的輸出信號，其中多個第一觸發(fā)電路的每一個包括第一和第二鎖存器電路及一個重合/非重合電路，它進行一種操作，串聯(lián)連接在第一操作時的第一和第二鎖存器電路，以串行檢索與供給到第二組合電路的多個輸入信號相對應(yīng)的輸入信號而把他們保持在第二鎖存器電路中、和使用在第二操作時的重合和/非重合電路以把一個輸出信號輸出到一個后級電路，輸出信號與重合/非重合相對應(yīng)，重合/非重合電路的輸出信號與串聯(lián)連接到第一組合電路的一個第二輸出信號上的第一觸發(fā)電路的一個前級電路相對應(yīng)。
5.根據(jù)權(quán)利要求4所述的半導體器件制造方法，其中在第二操作時增大MOSFET的導通電阻值的一種操作條件包括一種減小電源電壓比正常操作低的條件。
6.根據(jù)權(quán)利要求4或5所述的半導體器件制造方法，其中CMOS靜態(tài)型電路包括一個用來把反偏壓施加到其中形成MOSFET的一個襯底上或施加在井區(qū)域與柵極之間的偏置電路，和在第二操作時增大MOSFET的導通電阻值的一種操作條件包括一種增大反偏壓使其絕對值大于在正常操作中的值的條件。
7.根據(jù)權(quán)利要求4或5所述的半導體器件制造方法，其中在第二操作時停止要供給到第一觸發(fā)電路的時鐘信號。
8.根據(jù)權(quán)利要求4或5所述的半導體器件制造方法，其中多個第一觸發(fā)電路由包括第一和第二鎖存器電路及一個重合/非重合電路的那些、和不包括重合/非重合電路的那些組成，它進行一種操作，串聯(lián)連接在第一操作時的第一和第二鎖存器電路，以串行檢索與供給到第二組合電路的多個輸入信號相對應(yīng)的輸入信號而把他們保持在第二鎖存器電路中、在第二操作時使用包括重合和/非重合電路的那些以把一個輸出信號輸出到一個后級電路，輸出信號與重合/非重合相對應(yīng)，重合/非重合電路的輸出信號與串聯(lián)連接到第一組合電路的一個第二輸出信號上的第一觸發(fā)電路的一個前級電路相對應(yīng)，及允許不包括重合/非重合電路的那些按原樣傳輸串聯(lián)連接的第一觸發(fā)電路的前級電路的一個輸出信號。
9.一種包括一個電源終端、一個P溝道型MOSFET和一個N溝道型MOSFET的半導體器件的制造方法，該半導體器件制造方法包括步驟把電源終端連接到P溝道型MOSFET的一個源極上以形成一個電路，該電路在一個半導體襯底上把P溝道型MOSFET的一個漏極連接到N溝道型MOSFET的一個漏極上而把P溝道型MOSFET的一個柵極連接到N溝道型MOSFET的一個柵極上；當電源終端的一個電源電壓處于一個第一電壓電平時，得到與從漏極供給到柵極的一個輸入信號相對應(yīng)的一個第一輸出信號；當電源終端的一個電源電壓處于一個比第一電壓電平低的第二電壓電平時，得到與從漏極供給到柵極的一個輸入信號相對應(yīng)的一個第二輸出信號；及通過把第一輸出信號與第二輸出信號相比較確定半導體器件的可接受性。
10.一種包括一個P溝道型MOSFET和一個N溝道型MOSFET的半導體器件的制造方法，該半導體器件制造方法包括步驟形成一個電路，在一個半導體襯底上把P溝道型MOSFET的一個漏極連接到N溝道型MOSFET的一個漏極上而把P溝道型MOSFET的一個柵極連接到N溝道型MOSFET的一個柵極上；得到與從漏極供給到柵極的一個輸入信號相對應(yīng)的一個第一輸出信號；給出一種操作條件，用來改變P溝道型MOSFET或N溝道型MOSFET的導通電阻值；在該操作條件下得到與供給到柵極的一個輸入信號相對應(yīng)的一個第二輸出信號；及通過把第一輸出信號與第二輸出信號相比較確定半導體器件的可接受性。
全文摘要
提供一種借助于打算的高度集成和高速度的實現(xiàn)能夠得到高度可靠的半導體器件的制造方法。在諸過程期間,在一個包括一個CMOS靜態(tài)型電路的希望電路形成在半導體襯底上直到產(chǎn)品裝運之后,進行:一種第一操作,把一個預(yù)定輸入信號供給到電路,并且檢索與它對應(yīng)的一個第一輸出信號;和一種第二操作,給出增大構(gòu)成CMOS靜態(tài)型電路的MOSFET的導通電阻值的一種操作條件,并且檢索與該條件對應(yīng)的一個第二輸出信號;及一個測試步驟,通過從第二輸出信號變化的第一輸出信號確定失效。
文檔編號H01L21/66GK1347144SQ0112521
公開日2002年5月1日 申請日期2001年8月31日 優(yōu)先權(quán)日2000年9月28日
發(fā)明者河野正樹, 浜本正人, 若原篤志, 高橋英行, 日下田惠一, 楠貢, 森和孝 申請人:株式會社日立制作所