專利名稱：具有增大柵耦合電容的集成電路的制作方法
相關(guān)專利申請的交互參考本發(fā)明申請享有先前在1999年8月30日所提出，美國臨時專利申請?zhí)枮?0/151,458，標(biāo)題為35，美國專利碼ξ119(e)的專利申請優(yōu)先權(quán)。本發(fā)明申請涉及下列轉(zhuǎn)給共同受讓人的發(fā)明申請在1999年8月30日提出申請，專利申請?zhí)枮?9/387,710號的“具有改進柵耦合電容的集成電路”；在1999年8月30日提出申請，專利申請?zhí)枮?9/385,534號的“具有對硅化物裂紋(Silicide Crack)阻抗的集成電路”。
在

圖1和圖2中所顯示的是閃速內(nèi)存IC的傳統(tǒng)閃速存儲單元。圖1顯示在基底11上的一個單閃速存儲單元10沿位線方向的截面圖。存儲單元10包含有第一晶體管12和第二晶體管14。晶體管12和14分別包含有隧道氧化層(tunnel oxide layer)16，第一多晶硅層18、20，層間電介質(zhì)層(interpoly dielectric layer)22、24，第二多晶硅層26、28，硅化層30、32和側(cè)壁襯墊34、36。
參考圖2～7，在此顯示傳統(tǒng)閃速內(nèi)存存儲單元的制造過程。在圖2～7中所顯示的是基底11沿字線方向的截面圖?；?1包含有在如金屬氧化半導(dǎo)體場效應(yīng)晶體管(MOSFET)、存儲單元、或其他裝置等裝置(未顯示)間的淺溝道絕緣結(jié)構(gòu)(Shallow trench isolation，STI)40。STI 40包含有氧化物填充材料42。隧道氧化層16位于基底11上。在第一多晶硅層20中，使第一和第二多晶硅的側(cè)側(cè)面46、48形成圖形(patterned)。在上述多晶硅側(cè)側(cè)面46、48及STI 40上設(shè)有層間電介質(zhì)層24。在層間電介質(zhì)層24上設(shè)有第二多晶硅28和硅化層32。
現(xiàn)參考圖3，首先通過在基底11上提供襯墊氧化層50并于其后生長或沉積氮化層52，來形成STI 40。以STI掩模和蝕刻步驟形成STI凹槽54。現(xiàn)參考圖4，在為線型凹槽54提供STI襯墊氧化物56后在溝道內(nèi)填充PECVD氧化填充材料58(等離子體增強化學(xué)氣相淀積)。如圖5所示，對PECVD氧化填充材料58執(zhí)行平面化步驟和溝道CMP(化學(xué)機械拋光)步驟，以便去除在氮化層52和沿著氮化層52的部分側(cè)邊60、62上的氧化物。
現(xiàn)參考圖6，以氮化物剝離步驟來去除氮化層52。利用犧牲性氧化來去除襯墊氧化層50。其后，在基底11上生長隧道氧化層64?，F(xiàn)參考圖7，提供第一多晶硅層20。使得層20形成圖形(即加掩模及蝕刻)，以形成側(cè)側(cè)面46、48。再次參考圖2，在側(cè)側(cè)面46、48上生長層間電介質(zhì)層24(例如氧化氮化氧化物)。然后沉積第二多晶硅層28，隨后沉積硅化層32。
在操作中，數(shù)據(jù)元是儲存在多晶硅層18、20(圖1)，也稱為浮置柵。經(jīng)由第二多晶硅層26、28來進行對數(shù)據(jù)元的存取，該第二多晶硅層也稱為控制柵極或字線。雖然數(shù)據(jù)元的電壓通常大約為3.3伏特，但必須提供給控制柵極以便存取數(shù)據(jù)元的電壓則大約為9伏特。因此，有一個電荷泵(未顯示)位于閃速內(nèi)存IC上，將晶片的電壓從3.3伏特提升至9伏特的目標(biāo)電壓。
電荷泵體積大，占據(jù)了閃速內(nèi)存存儲單元上相當(dāng)大的空間，并進一步危及到IC的可靠性。隨著設(shè)計規(guī)則持續(xù)降低，電荷泵的尺寸變成晶片設(shè)計上的障礙。然而，可通過降低目標(biāo)電壓來降低電荷泵的尺寸。該目標(biāo)電壓可通過降低存儲單元的柵耦合比率(α)而降低。柵耦合比率(α)定義為
α＝Cono/(Cono+Ctox)在此Cono為第一多晶硅層18、20和第二多晶硅層26、28之間的電容而Ctox為基底11和第二多晶硅層26、28之間的電容。
因此，所需要的是一種IC和制造IC的方法，其可增加?xùn)篷詈媳嚷?、降低電荷泵的目?biāo)電壓、從而降低該IC的電力消耗、降低電荷泵的尺寸、并且增加可靠性。
依據(jù)本發(fā)明另一實施例如公開了一種具有增大柵耦合電容的集成電路。制造該集成電路的工藝包括在所述基底上形成溝道、使該溝道在基底表面下延伸、在該溝道上設(shè)置一種溝道填充材料并使該填充材料延伸在基底表面上、以及在溝道填充材料上的至少一部分設(shè)置第一導(dǎo)電層。
圖9顯示圖8中集成電路部分的制造工藝步驟；圖10顯示圖8中集成電路部分的制造工藝步驟；圖11顯示圖8中集成電路部分的制造工藝步驟；圖12顯示圖8中集成電路部分的制造工藝步驟；圖13顯示圖8中集成電路部分的制造工藝步驟；圖14顯示根據(jù)本發(fā)明第二個示范性實施例的集成電路一部分的制造工藝步驟；圖15顯示圖14中集成電路部分的制造工藝步驟；圖16顯示圖14中集成電路部分的制造工藝步驟；圖17顯示圖14中集成電路部分的制造工藝步驟；圖18顯示根據(jù)本發(fā)明第三個示范性實施例的集成電路一部分的制造工藝步驟；圖19顯示圖18中集成電路部分的制造工藝步驟；圖20顯示圖18中集成電路部分的制造工藝步驟；圖21顯示圖18中集成電路部分的制造工藝步驟；圖22顯示圖18中集成電路部分的制造工藝步驟；第23圖顯示圖18中集成電路部分的制造工藝步驟；
現(xiàn)參考圖8，圖中顯示依據(jù)本發(fā)明一實施例而具有改進柵耦合比率的集成電路(IC)的一部分100，沿著字線方向的截面圖。所述IC為閃速內(nèi)存裝置，但也可能是另一種非易失性存儲器裝置(例如EPROM、EEPROM等等)或其他的集成電路。半導(dǎo)體基底102(例如硅、鍺、砷化鎵等等)包含有限定在凹槽或溝道106中的絕緣結(jié)構(gòu)104。在所述實施例中，絕緣結(jié)構(gòu)104為包含有溝道填充材料108的淺溝道絕緣結(jié)構(gòu)。溝道填充材料108為某種絕緣材料，例如PECVD氧化物。溝道填充材料108從凹槽106下方往基底102的上表面110延伸且包含有延伸在上表面110上的區(qū)域109。凹槽106具有的下表面105大約較上表面110低1000至7000埃，優(yōu)選較上表面低大約4000埃。
在基底102的上表面110和凹槽106的側(cè)壁112、114上提供如隧道氧化層等的第一絕緣層111。在與第一絕緣層111和溝道填充材料108鄰接處提供如摻雜多晶硅等的第一導(dǎo)電層116。為第一導(dǎo)電層116掩模及蝕刻以便形成第一導(dǎo)電側(cè)面或區(qū)域118和第二導(dǎo)電側(cè)面或區(qū)域120。第一導(dǎo)電層116還界定了在導(dǎo)電區(qū)118、120間的通路(via)140。第一和第二導(dǎo)電區(qū)118、120至少部分延伸經(jīng)過溝道填充材料108的區(qū)域109以便增加導(dǎo)電層116接觸到其后與原有技術(shù)相關(guān)的層的表面積。表面積的增加將導(dǎo)致電容量的增加，而這又如前所述地增加了柵耦合比率。在所述示范性實施例中，溝道填充材料108的上表面134至少是在基底102的上表面110之上100埃處。上表面134最高可以較基底102的上表面110高5000埃，并且還可以比基底102的上表面110高大約1000至2000埃。
在第一導(dǎo)電層116和溝道填充材料108上提供如層間電介質(zhì)層(例如氧化氮化氧化物)等的第二絕緣層122。第二絕緣層122在導(dǎo)電區(qū)118、120間形成絕緣阻擋層。在第二絕緣層122上提供如摻雜多晶硅等的第二導(dǎo)電層124。因此，絕緣層122為絕緣層116和124以外的另一絕緣層。在第二導(dǎo)電層124上提供一個硅化層126。
現(xiàn)參考圖9～13，將說明制造區(qū)域100的方法。圖9中，通過在基底102上設(shè)置包含有氧化物材料(例如SiO2等襯墊氧化材料)的絕緣層128可形成隔離結(jié)構(gòu)104。可通過傳統(tǒng)的熱處理工藝，或通過化學(xué)氣相沉積(CVD)或物理氣相沉積(PVD)處理而生長層128。其后，在絕緣層128上提供厚度大約為500至5000埃(優(yōu)選大約為1000至2000埃)的阻擋層130，該阻擋層優(yōu)選為某種氮化硅層，例如SiN4。利用標(biāo)準(zhǔn)的光刻工藝可在層128、130上所需位置形成孔129。然后利用傳統(tǒng)的溝道蝕刻工藝，如干法蝕刻或等離子體蝕刻，對基底102上的凹槽106進行蝕刻。以襯墊氧化步驟而沿凹槽106的側(cè)邊形成絕緣襯墊(未示)。
其后，在凹槽106填充絕緣的溝道填充材料108(比如說通過PECVD氧化步驟)。溝道填充材料108的沉積厚度小于傳統(tǒng)的溝道填充材料58(圖4)的厚度。具體地說，假設(shè)從上表面110至下表面105的溝道深度大約為4000埃，則溝道填充材料108的沉積厚度小于7000埃。
現(xiàn)參考圖10，在溝道填充材料108上提供掩模層131(例如一個光致抗蝕劑層)。所提供的掩模層131最好使開口133的橫向?qū)挾壬晕⒋笥谧钃鯇?30的橫向?qū)挾?，以確保可在其后的蝕刻步驟中將阻擋層130完全去除。
現(xiàn)參考圖11，在此顯示將絕緣層128、阻擋層130、和溝道填充材料108的區(qū)域135去除的步驟。在所述實施例中，蝕刻溝道填充材料108，直到基底102的上表面110曝露出來為止。圖中可看出溝道填充材料108的區(qū)域109延伸至上表面110的上方。注意在原有技術(shù)中(圖6)，僅通過選擇性蝕刻來去除氮化層52。
在圖12中，完成犧牲性氧化和剝離步驟以便使角136、138變圓。在犧牲性氧化中，生長一個薄氧化層然后將其剝離以便使溝道角變圓。該圓角加工可避免晶體管I-V特性曲線中的”雙峰效應(yīng)”。在該犧牲性氧化期間，溝道填充材料108的高度可以比與圖11相關(guān)的蝕刻更低，也可不比其更低。
在圖13中，使用熱生長或其他已知沉積工藝(例如化學(xué)氣相沉積、物理氣相沉積)在基底120上形成第一絕緣層111。在所述實施例中，第一絕緣層111為一個隧道氧化層(SiO2)。之后，在第一絕緣層111和溝道填充材料108上沉積第一導(dǎo)電層116(”多晶1”)。注意多晶1層116是延伸經(jīng)過溝道填充材料108的區(qū)域109。
再次參考圖8，對多晶1層116掩模和蝕刻(即圖形化)以便在第一和第二導(dǎo)電區(qū)或側(cè)側(cè)面118、120之間形成通道140。然后在第一導(dǎo)電層116相鄰處提供或生長(例如ONO)第二絕緣層122。使第二絕緣層122與第一和第二導(dǎo)電區(qū)118、120電氣絕緣。其后，沉積第二導(dǎo)電層124(例如多晶硅)，然后沉積硅化層126。
現(xiàn)參考第14～17圖，描述本發(fā)明另一個實施例。在所述第二實施例中，取消在圖10中所說明的第一實施例掩模層131。參考圖14，通過在基底202上提供包含有氧化物材料(例如像SiO2這樣的某種襯墊氧化物材料)的絕緣層228來形成隔離結(jié)構(gòu)204。提供層228的方式與圖9中提供層128的方式相同。其后，在絕緣層228上提供厚度稍大于層128厚度的阻擋層230，最好是像Si3N4這樣的氮化硅層。舉例來說，阻擋層230大約在1000埃和5000埃之間。使用標(biāo)準(zhǔn)的光刻工藝，可在層228、230所需位置上形成孔229。然后利用傳統(tǒng)的溝道蝕刻處理，如干法蝕刻或等離子體蝕刻，對在基底202上的凹槽進行蝕刻。襯墊氧化步驟沿凹槽206的側(cè)邊形成絕緣襯墊(未示)。
接下來，通過PECVD氧化步驟(舉例來說)，在凹槽206填充絕緣的溝道填充材料208。溝道填充材料208沉積在凹槽206和阻擋層230上的厚度小于傳統(tǒng)溝道填充材料58(圖4)的厚度。具體地說，假設(shè)從上表面210至下表面205的溝道深度大約為4000埃，則溝道填充材料208的沉積厚度小于7000埃。其后將溝道填充材料208平面化(例如化學(xué)機械平面化或CMP)，直到材料208的上表面237大約與阻擋層230的上表面共平面。因此，如圖所示，所述阻擋層229的厚度協(xié)助限定了溝道填充材料208延伸到基底202上表面210的程度。
現(xiàn)參考圖15，剝離步驟將絕緣層228和阻擋層230去除，留下溝道填充材料208。從圖中可看出溝道填充材料208的區(qū)域209延伸至上表面210上。在圖15中，完成犧牲性氧化和剝離步驟以便使角236、238變圓。在犧牲性氧化中，可選擇(也可不選擇)降低溝道填充材料208的高度和寬度。
在圖16中，使用熱生長或其他已知沉積工藝(例如化學(xué)氣相沉積、物理氣相沉積)在基底220上形成第一絕緣層211。在所述實施例中，第一絕緣層211為隧道氧化層(SiO2)。之后，在第一絕緣層211和溝道填充材料208上沉積第一導(dǎo)電層216(”多晶1”)。注意多晶1層216延伸經(jīng)過溝道填充材料208的區(qū)域209。
現(xiàn)參考圖17，對多晶1層216掩模和蝕刻(例如圖形化)以便在第一和第二導(dǎo)電區(qū)或側(cè)側(cè)面218、220之間形成通道240。然后在第一導(dǎo)電層216相鄰處提供或生長(例如ONO)第二絕緣層222。使第二絕緣層222與第一和第二導(dǎo)電區(qū)218、220電氣絕緣。其后，以與第一實施例相同的方法沉積第二導(dǎo)電層(未示)，然后沉積硅化層(未示)。
現(xiàn)參考圖18至23，在此顯示本發(fā)明的第三示范性實施例。在所述第三實施例中，溝道填充材料包含有在第一制造步驟所提供的第一溝道填充材料和在第二制造步驟所提供的第二溝道填充材料。在圖18中，通過在基底302上提供包含有氧化物材料(例如像SiO2這樣的襯墊氧化物材料)的絕緣層328來形成隔離結(jié)構(gòu)304?？赏ㄟ^傳統(tǒng)的熱處理來生長層328，或以化學(xué)氣相沉積(CVD)或物理氣相沉積(PVD)工藝來提供層328。其后，在絕緣層328上提供厚度大約為1000至7000埃，通常為2000至4000埃的阻擋層330，最好是像Si3N4這樣的氮化硅層。注意其厚度比圖9中所示實施例的厚度略厚。使用標(biāo)準(zhǔn)的光刻工藝，在層328、330所需位置上形成孔329。然后利用傳統(tǒng)的溝道蝕刻工藝，如干法蝕刻或等離子體蝕刻，對基底302上的凹槽306進行蝕刻。襯墊氧化步驟沿著凹槽306的側(cè)邊形成絕緣襯墊(未示)。
接下來，舉例來說，通過PECVD氧化步驟在凹槽306填充絕緣的溝道填充材料308。溝道填充材料308的沉積厚度小于傳統(tǒng)的溝道填充材料58(圖4)的厚度。具體地說，溝道填充材料308的沉積厚度小于7000埃。其后將溝道填充材料308平面化(例如化學(xué)機械平面化或CMP)，直到材料308的上表面337大約與阻擋層330的上表面共平面。
現(xiàn)參考圖19，蝕刻步驟將絕緣層328、阻擋層330、以及溝道填充材料308的一部分335去除。在所述實施例中，蝕刻溝道填充材料308，直到露出基底302的上表面。
現(xiàn)參考圖20，在溝道填充材料308上設(shè)置厚度大約為1000至5000埃，通常為2000至4000埃的絕緣層342(例如CVD氧化物)。然后將絕緣層342圖形化(即掩模和蝕刻，如前文中參考圖10所述)，以便在溝道填充材料308上形成第二溝道填充材料346(圖21)。如圖所示溝道填充材料346延伸至上表面310之上。
在圖22中，完成犧牲性氧化和剝離步驟以便使角336、338變圓。在犧牲性氧化期間，可將第二溝道填充材料346的高度降低至比與圖19相關(guān)的剝離高度更低，也可不降低。使用熱生長或其他已知沉積工藝(例如化學(xué)氣相沉積、物理氣相沉積)在基底320上形成第一絕緣層311。在所述實施例中，第一絕緣層311為隧道氧化層(SiO2)。之后，在第一絕緣層311和溝道填充材料308上沉積第一導(dǎo)電層316(“多晶1”)。在所述實施例中，第一多晶1層316還延伸至第二溝道填充材料346。
現(xiàn)參考圖23，對多晶1層316掩模和蝕刻(亦即圖形化)以便在第一和第二導(dǎo)電區(qū)或側(cè)面318、320之間形成通道340。然后在第一導(dǎo)電層3 16相鄰處提供或生長(例如ONO)第二絕緣層322。使第二絕緣層322與第一和第二導(dǎo)電區(qū)318、320電氣絕緣。其后，以與第一實施例相同的方法沉積第二導(dǎo)電層(未示)，然后沉積硅化層(未示)。
盡管在附圖中顯示，并在上文中說明了目前為止的幾個優(yōu)選實施例，但應(yīng)該可了解這些實施例僅是作為范例用。舉例來說，在此所公開的最佳實施例中所使用的特定材料和尺寸僅是提供作為范例用而非用于排除任何相關(guān)材料或尺寸的替代品。同時，雖然在此所公開的實施例特別適用于閃速ERPOM或其他的非易失性存儲器，但也可在非存儲器裝置中發(fā)現(xiàn)其應(yīng)用。本發(fā)明并不限于某個特定實施例，而可延伸至那些仍屬本發(fā)明所附權(quán)利要求書范圍內(nèi)的各種改型方案。
權(quán)利要求
1.一種具有增大柵耦合電容的集成電路(100)，包含一個具有表面(110)的基底(102)，該基底(102)具有一條延伸在所述表面(110)下方的溝道(106)，其特征在于一種溝道填充材料(108)沉積在所述溝道(106)內(nèi)，并且有一部份(109)延伸至所述表面(110)的上方；第一導(dǎo)電層(116)位于所述基底(102)上方并與所述溝道填充材料(108)相鄰，而且有一部分(109)延伸至所述溝道填充材料(108)的所述部分(109)上；一種絕緣材料(122)位于所述第一導(dǎo)電層(116)上；和第二導(dǎo)電層(124)與所述絕緣材料(122)相鄰，因此所述集成電路(100)具有改進的柵耦合比率。
2.如權(quán)利要求1的集成電路(100)，其中所述溝道填充材料(108)包含有第一和第二氧化層(308，342)。
3.如權(quán)利要求1的集成電路(100)，其中所述第一導(dǎo)電體(116)包含有由所述絕緣材料(122)分隔的第一和第二側(cè)面(118，120)。
4.如權(quán)利要求1的集成電路(100)，其中所述第一導(dǎo)電體(116)界定了一條由圖形化工藝所制造的通道(140)，該圖形化工藝包含有掩模步驟和蝕刻步驟。
5.如權(quán)利要求1的集成電路(100)，其中所述溝道填充材料(108)的所述部分(109)延伸至所述基底(102)的所述表面(110)上，至少達1000埃。
6.如權(quán)利要求1的集成電路(100)，其中所述基底(102)在該基底(102)與所述溝道(106)接觸的上表面(110)上，界定了角(136，138)，其中使得所述角變圓。
7.如權(quán)利要求1的集成電路(100)，其中所述第一導(dǎo)電層(116)、絕緣材料(122)和第二導(dǎo)電層(124)形成一個閃速EPROM晶體管的一部分。
8.如權(quán)利要求1的集成電路(100)，其中所述第一和第二導(dǎo)電層(116，124)包含有多晶硅。
9.一種具有增大柵耦合電容的集成電路(100)，所述集成電路(100)以一種包括在所述基底(102)上形成一條溝道(106)、該溝道(106)延伸于所述基底(102)的表面(110)下方的工藝來制造，其特征在于在所述溝道(106)內(nèi)設(shè)置一種溝道填充材料(108)，并使得該溝道填充材料(108)延伸在所述基底(102)的所述表面(110)的上方；和至少在所述溝道填充材料(108)的一部分上提供第一導(dǎo)電層(116)。
10.如權(quán)利要求9的集成電路(100)，所述工藝進一步包括在所述第一導(dǎo)電層(116)上提供一種絕緣材料(122)；和在該絕緣材料(122)上提供第二導(dǎo)電層(124)。
11.如權(quán)利要求9的集成電路(100)，其中所述設(shè)置一種溝道填充材料(108)的步驟包括在所述溝道(106)上提供一種溝道填充氧化物(108)；在所述溝道(106)上施加一層光致抗蝕劑掩模(131)；和蝕刻所述溝道填充氧化物(108)。
12.如權(quán)利要求9的集成電路(100)，進一步包括在所述基底(102)上提供一個氮化層(230)，該氮化層(230)的厚度在1000和5000埃之間，其中使得所述溝道填充材料(108)和所述氮化層(230)平面化。
13.如權(quán)利要求9的集成電路(100)，進一步包括使得第一導(dǎo)電層(116)圖形化來形成第一和第二導(dǎo)電側(cè)面(118，120)，并且設(shè)置一種絕緣材料(122)來使所述第一和第二導(dǎo)電側(cè)面(118，120)電氣隔離。
14.如權(quán)利要求9的集成電路(100)，進一步包括在所述溝道填充材料(108)上設(shè)置一種絕緣材料(342)，并將該絕緣材料(342)圖形化以制造在所述溝道(106)上的第二溝道填充材料(346)，所述第一導(dǎo)電層(116)延伸至該第二溝道填充材料(346)的至少一部分上方。
全文摘要
本發(fā)明涉及一種具有增大的柵耦合電容的集成電路(100)。所述集成電路(100)包括具有表面(110)的基底(102),該基底(102)具有一條在所述表面(110)下延伸的溝道(106)。一種溝道填充材料(108)設(shè)置于所述溝道(106)內(nèi)并且有一部份(109)延伸至所述表面(110)上。第一導(dǎo)電層(116)與溝道填充材料(108)相鄰并有一部分(118)延伸至所述溝道填充材料(108)的部分(109)上。一絕緣層溝道填充材料(122)處于所述第一導(dǎo)電層(116)上而且第二導(dǎo)電層(124)與該絕緣層溝道填充材料(122)相鄰。
文檔編號H01L29/792GK1371530SQ00812201
公開日2002年9月25日 申請日期2000年7月17日 優(yōu)先權(quán)日1999年8月30日
發(fā)明者樸基泰, S·C·艾文利諾 申請人:先進微裝置公司