專利名稱：具有帶改進耦合比的浮柵和耦合柵的非易失性存儲器單元的制作方法
技術領域：
本發(fā)明涉及具有浮柵和耦合柵的非易失性存儲器單元，其中浮柵與耦合柵之間的耦合比增加。
背景技術：
具有其上存儲電荷的浮柵的非易失性存儲器單元是本領域眾所周知的。參照圖1，示出現(xiàn)有技術的非易失性存儲器單元10的截面圖。存儲器單元10包括第一導電類型、如P型的半導體襯底12。在襯底12的表面處或附近是第二導電類型、如N型的第一區(qū)域14。與第一區(qū)域14間隔開的是也為第二導電類型的第二區(qū)域16。在第一區(qū)域14與第二區(qū)域16之間是溝道區(qū)18。由多晶硅制成的字線20定位在溝道區(qū)18的第一部分之上。字線20 通過(二)氧化硅層22與溝道區(qū)18間隔開。與字線20緊鄰但間隔開的是浮柵24，浮柵24也由多晶硅制成，并且定位在溝道區(qū)18的另一部分之上。浮柵24通過通常也為(二)氧化硅的另一個絕緣層30與溝道區(qū)18分隔。也由多晶硅制成的耦合柵26定位在浮柵24之上，并且通過另一個絕緣層32與其絕緣。在浮柵24的另一側并且與其間隔開的是也由多晶硅制成的擦除柵28。擦除柵28定位在第二區(qū)域16之上，并且與其絕緣。擦除柵28也與耦合柵26緊鄰但與其間隔開以及與耦合柵26的另一側緊鄰。擦除柵28在浮柵24之上具有小突出端。在存儲器單元10的操作中，浮柵24上存儲的電荷(或者浮柵24上不存在電荷)控制第一區(qū)域14與第二區(qū)域16之間的電流流動。在浮柵24上具有電荷的情況下，對浮柵24編程。在浮柵24上沒有電荷的情況下，擦除浮柵24。在USP 7868375和USP6747310中全面公開存儲器單元10，通過引用將其公開完整地結合到本文中。存儲器單元10操作如下。在編程操作期間，當電荷存儲在浮柵24上時，將脈沖形式的第一正電壓施加到字線20，從而使字線20之下的溝道區(qū)18的部分導電。將也采取脈沖形式的第二正電壓施加到耦合柵26。將也采取脈沖形式的第三正電壓施加到擦除柵28。將也采取脈沖形式的電壓差分(voltage differential)施加在第一區(qū)域14與第二區(qū)域16之間。第一正電壓、第二正電壓、第三正電壓和電壓差分全部實質同時施加，并且實質同時終止。來自第一區(qū)域14的電子被吸引到第二區(qū)域16處的正電壓。隨著它們接近浮柵24，它們遭遇由施加到耦合柵26和擦除柵28的電壓所引起的電場的突增，從而使電荷注入到浮柵24上。因此，編程通過熱電子注入的機制來進行。在擦除操作期間，在從浮柵24去除電荷時，將高正電壓施加到擦除柵28。能夠將地電壓施加到耦合柵26和/或字線20。通過經由浮柵24與擦除柵28之間的絕緣層的隧穿，浮柵24上的電荷被吸引到擦除柵28。具體來說，浮柵24可采用面向擦除柵28的銳尖來形成，由此便于電子通過尖以及通過浮柵24與擦除柵28之間的絕緣層從浮柵24到擦除柵28上的福勒-諾德海姆隧穿。如USP 7868375和USP 6747310中所公開，可能有利的是在浮柵24的側壁與浮柵24的頂面之間具有銳邊或尖，使得電子可更易于在擦除操作期間從浮柵24隧穿到擦除柵28。在讀操作期間，將第一正電壓施加到字線20，以便使字線20之下的溝道區(qū)18的部分導通。將第二正電壓施加到耦合柵26。將電壓差分施加到第一區(qū)域14和第二區(qū)域16。如果對浮柵24編程，即，浮柵24存儲電子，則施加到耦合柵26的第二正電壓無法勝過(overcome)浮柵24上存儲的負電子，并且浮柵24之下的溝道區(qū)18的部分仍保持未導電。因此，沒有電流或最小電流量會在第一區(qū)域14與第二區(qū)域16之間流動。但是，如果沒有對浮柵24編程，即，浮柵24保持為中性或者也許甚至存儲部分空穴，則施加到耦合柵26的第二正電壓能夠使浮柵24之下的溝道區(qū)18的部分導電。因此，電流會在第一區(qū)域14與第二區(qū)域16之間流動。從前面的操作能夠看到，重要參數之一是耦合柵26與浮柵24之間的耦合比。例如，在編程操作期間，將編程脈沖施加到與浮柵電容耦合的耦合柵26。在圖I所示的現(xiàn)有技術存儲器單元10中，浮柵24的上表面具有平坦輪廓，其中耦合柵26的下表面具有相同平坦輪廓。當縮放存儲器單元10、即縮小其幾何尺寸時，耦合柵26與浮柵24之間的電容耦合的范圍減小。因此，為了繼續(xù)具有有效操作，希望增加耦合柵26與浮柵24之間的耦合比，而沒有增加浮柵24或耦合柵26的尺寸。

發(fā)明內容
相應地，在本發(fā)明中，非易失性存儲器單元具有帶頂面的第一導電類型的半導體襯底。第二導電類型的第一區(qū)域沿頂面處于襯底中。第二導電類型的第二區(qū)域沿頂面處于襯底中，與第一區(qū)域間隔開。溝道區(qū)處于第一區(qū)域與第二區(qū)域之間。字線柵定位在溝道區(qū)的第一部分之上，與第一區(qū)域緊鄰。字線柵通過第一絕緣層與溝道區(qū)間隔開。浮柵定位在溝道區(qū)的另一部分之上。浮柵具有通過第二絕緣層與溝道區(qū)分隔的下表面以及與下表面相對的上表面。浮柵還具有與字線柵相鄰但分隔的第一側壁以及與第一側壁相對的第二側壁。浮柵的上表面在從第一側壁到第二側壁具有非平坦輪廓。耦合柵定位在浮柵的上表面之上，并且通過第三絕緣層與其絕緣。耦合柵具有下表面，該下表面的輪廓沿用浮柵的上表面的輪廓。擦除柵定位成與浮柵的第二側壁相鄰。擦除柵定位在第二區(qū)域之上，并且與其絕緣。本發(fā)明還涉及前面所述存儲器單元的陣列以及制作前面所述存儲器單元的方法。


圖I是具有其上存儲電荷的浮柵以及獨立耦合柵的現(xiàn)有技術的非易失性存儲器單元的截面圖。圖2是具有帶改進耦合比的浮柵與獨立耦合柵的本發(fā)明的一個實施例的存儲器單元的截面圖。圖3是具有帶改進耦合比的浮柵與獨立耦合柵的本發(fā)明的另一個實施例的存儲器單元的截面圖。圖4(a_b)是制作本發(fā)明的存儲器單元中具有改進耦合比的浮柵和耦合柵的過程步驟的截面圖。圖5是具有本發(fā)明的存儲器單元的本發(fā)明的陣列的頂視圖。
具體實施方式
參照圖2，示出本發(fā)明的非易失性存儲器單元50的第一實施例的截面圖。存儲器單元50與圖I所示的存儲器單元10相似。因此，相似部分將采用相似標號來表示。在第一導電類型、如P型的半導體襯底12中形成存儲器單元50。用于形成P型的典型注入物是硼B(yǎng)I I，它被注入到襯底12中大約2000埃的深度。在襯底12的表面處或附近是第二導電類型、如N型的第一區(qū)域14。與第一區(qū)域14間隔開的是也為第二導電類型的第二區(qū)域16。在第一區(qū)域14與第二區(qū)域16之間是溝道區(qū)18。由多晶硅制成的字線20定位在溝道區(qū)18的第一部分之上。字線20通過(二)氧化硅層22與溝道區(qū)18間隔開。與字線20緊鄰但間隔開的是浮柵60，浮柵60也由多晶硅制成，并且定位在溝道區(qū)18的另一部分之上。浮柵60通過通常也為(二)氧化硅的另一個絕緣層30與溝道區(qū)18分隔。浮柵60具有建立在絕緣層30上的下表面。浮柵60具有與下表面相對的上表面62。在浮柵60的相對側是第一側壁和側壁，其中第一側壁最靠近字線柵20。浮柵的上表面62具有不是平坦的表面輪廓。上表面62的輪廓的非平坦性可從第一壁到第二壁，或者能夠沿與其垂直的方向、即進出頁面的方向。也由多晶硅制成的耦合柵70定位在浮柵60之上，并且通過另一個絕緣層32與其絕緣。耦合柵70具有下表面72。絕緣層32的厚度實質上是均勻的， 其中下表面72與絕緣層32緊鄰。因此，下表面72還具有非平坦輪廓，其中下表面72的輪廓沿用浮柵60的上表面62的輪廓。在一個優(yōu)選實施例中，浮柵60的上表面62和耦合柵70的下表面72中的每個的輪廓為臺階形狀。在浮柵60的另一側并且與其間隔開的是也由多晶硅制成的擦除柵28。擦除柵28定位在第二區(qū)域16之上，并且與其絕緣。擦除柵28也與耦合柵70緊鄰但與其間隔開以及與耦合柵70的另一側緊鄰。擦除柵28與浮柵60的第二側壁相鄰，并且在浮柵60之上具有小突出端。在存儲器單元50的操作中，浮柵60上存儲的電荷(或者浮柵60上不存在電荷)控制第一區(qū)域14與第二區(qū)域16之間的電流流動。在浮柵60上具有電荷的情況下，對浮柵60編程。在浮柵60上沒有電荷的情況下，擦除浮柵60。在圖2所示的實施例中，存儲器單元50的浮柵60具有其第一側壁，該第一側壁與字線柵20相鄰，并且厚度為大約700人。與擦除柵28相鄰的第二側壁的厚度大約為400人。因此，第一側壁比第二側壁要厚。參照圖3，示出本發(fā)明的非易失性存儲器單元100的第二實施例的截面圖。存儲器單元100與圖2所示的存儲器單元50相似。因此，相似部分將采用相似標號來表示。在第一導電類型、如P型的半導體襯底12中形成存儲器單元100。用于形成P型的典型注入物是硼B(yǎng)11，它被注入到襯底12中大約2000埃的深度。在襯底12的表面處或附近是第二導電類型、如N型的第一區(qū)域14。與第一區(qū)域14間隔開的是也為第二導電類型的第二區(qū)域16。在第一區(qū)域14與第二區(qū)域16之間是溝道區(qū)18。由多晶硅制成的字線20定位在溝道區(qū)18的第一部分之上。字線20通過(二)氧化硅層22與溝道區(qū)18間隔開。與字線20緊鄰但間隔開的是浮柵60，浮柵60也由多晶硅制成，并且定位在溝道區(qū)18的另一部分之上。浮柵60通過通常也為(二)氧化硅的另一個絕緣層30與溝道區(qū)18分隔。浮柵60具有建立在絕緣層30上的下表面。浮柵60具有與下表面相對的上表面62。在浮柵60的相對側是第一側壁和側壁，其中第一側壁最靠近字線柵20。浮柵的上表面62具有不是平坦的表面輪廓。上表面62的輪廓的非平坦性可從第一壁到第二壁，或者能夠沿與其垂直的方向、即進出頁面的方向。也由多晶硅制成的耦合柵70定位在浮柵60之上，并且通過另一個絕緣層32與其絕緣。耦合柵70具有下表面72。絕緣層32的厚度實質上是均勻的，其中下表面72與絕緣層32緊鄰。因此，下表面72還具有非平坦輪廓，其中下表面72的輪廓沿用浮柵60的上表面62的輪廓。在一個優(yōu)選實施例中，浮柵60的上表面62和耦合柵70的下表面72中的每個的輪廓為臺階形狀。在浮柵60的另一側并且與其間隔開的是也由多晶硅制成的擦除柵28。擦除柵28定位在第二區(qū)域16之上，并且與其絕緣。擦除柵28也與耦合柵70緊鄰但與其間隔開以及與耦合柵70的另一側緊鄰。擦除柵28與浮柵60的第二壁相鄰，并且在浮柵60之上具有小突出端。在存儲器單元100的操作中，浮柵60上存儲的電荷(或者浮柵60上不存在電荷)控制第一區(qū)域14與第二區(qū)域16之間的電流流動。在浮柵60上具有電荷的情況下，對浮柵60編程。在浮柵60上沒有電荷的情況下，擦除浮柵60。圖3所示的實施例與圖2所示的實施例之間的僅有差別在于，在圖3所示的實施例中，存儲器單元50的浮柵60具有其第一側壁，第一側壁與字線柵20相鄰，并且比與擦除柵28相鄰的其第二側壁要短。因此，存儲器單元50的浮柵60具有其第一側壁，該第一 側壁與字線柵20相鄰，并且厚度為大約400人。與擦除柵28相鄰的第二側壁的厚度大約為
700 A。參照圖5，示出使用本發(fā)明的存儲器單元50(圖2所示)或存儲器單元100(圖3所示)的存儲器單元的陣列150的頂視圖。多個存儲器單元50或100設置成使得由第一區(qū)域14及其關聯(lián)第二區(qū)域16所定義的各存儲器單元50或100以及它們之間的溝道區(qū)18沿列方向延伸。此外，各字線20沿行方向延伸，連接不同列中的多個存儲器單元50或100。另外，各耦合柵70還沿行方向延伸，連接不同列中的多個存儲器單元50或100。耦合柵70疊在各列的浮柵60上，其中耦合柵70的下表面沿用浮柵60的上表面的非平坦輪廓。此外，擦除柵28沿行方向延伸，并且由各列中的一對存儲器單元50或100共享。最后，在擦除柵28之下的第二區(qū)域16沿行方向延伸，連接不同列中的多個存儲器單元50或100。參照圖4(a)，示出制作本發(fā)明的存儲器單元50或100的方法中的第一步驟。存儲器單元50或100與圖I所示的存儲器10極為相似。如前面所述，僅有差別是浮柵60的上表面的輪廓形狀。因此，在形成最終形成浮柵60的多晶硅中的所有步驟均與形成圖I所示浮柵24中使用的步驟相同。在形成多晶硅60之后，在氧化物層30上，它具有平坦形狀的上表面62。然后，上表面62經過掩蔽步驟，并且然后蝕刻上表面62，從而創(chuàng)建上表面62中的臺階，這產生上表面62中的非平坦形狀輪廓。在上表面62中創(chuàng)建的臺階能夠具有圖3所示的形狀，這最終形成最靠近字線柵20的其第一側壁高于最靠近擦除柵28的第二側壁的浮柵60，從而產生存儲器單元50。備選地，在上表面62中創(chuàng)建的臺階能夠具有與圖3所示相反的形狀，這最終形成最靠近字線柵20的其第一側壁比最靠近擦除柵28的第二側壁要短的浮柵60，從而產生存儲器單元100。在蝕刻浮柵60的上表面62以形成非平坦上表面62之后，則沉積絕緣材料層32。絕緣材料32的厚度是使得它一致地沿用浮柵60的上表面62的非平坦輪廓形狀。所產生結構如圖4a所示。此后，沉積多晶硅層70，這最終形成耦合柵70。層70具有下表面，該下表面與絕緣層32緊鄰，并且沿用浮柵的上表面62的非平坦輪廓形狀。所產生結構如圖4b所示。然后，在沉積耦合柵多晶硅之后，按照用于制作浮柵10的相同處理步驟來處理該結構。然后形成所產生存儲器單元50或100。從前面所述能夠看到，由于浮柵的上表面62具有非平坦輪廓，并且耦合柵 72的下表面沿用那個非平坦輪廓形狀，所以產生浮柵60與耦合柵70之間的耦合比的增加，而沒有增加浮柵60和耦合柵70的線尺寸。
權利要求
1.一種非易失性存儲器單元，包括 具有頂面的第一導電類型的半導體襯底； 所述襯底中沿所述頂面的第二導電類型的第一區(qū)域； 所述襯底中沿所述頂面的所述第二導電類型的第二區(qū)域，與所述第一區(qū)域間隔開； 所述第一區(qū)域與所述第二區(qū)域之間的溝道區(qū)； 字線柵，定位在所述溝道區(qū)的第一部分之上，與所述第一區(qū)域緊鄰，所述字線柵通過第一絕緣層與所述溝道區(qū)間隔開； 定位在所述溝道區(qū)的另一部分之上的浮柵，所述浮柵具有通過第二絕緣層與所述溝道區(qū)分隔的下表面以及與所述下表面相對的上表面；所述浮柵具有與所述字線柵相鄰但分隔的第一側壁以及與所述第一側壁相對的第二側壁，其中所述上表面具有從所述第一側壁到 所述第二側壁的非平坦輪廓； 定位在所述浮柵的上表面之上并且通過第三絕緣層與其絕緣的耦合柵，所述耦合柵具有下表面，所述下表面的輪廓沿用所述浮柵的所述上表面的輪廓；以及 定位成與所述浮柵的第二側壁相鄰的擦除柵，所述擦除柵定位在所述第二區(qū)域之上并且與其絕緣。
2.如權利要求I所述的存儲器單元，其中，所述浮柵的所述上表面具有類似臺階的非平坦輪廓。
3.如權利要求2所述的存儲器單元，其中，所述擦除柵在所述浮柵的一部分之上突出。
4.如權利要求2所述的存儲器單元，其中，所述第一側壁比所述第二側壁要高。
5.如權利要求2所述的存儲器單元，其中，所述第二側壁比所述第一側壁要高。
6.一種非易失性存儲器單元陣列，包括 具有頂面的第一導電類型的半導體襯底； 以具有多行和多列的陣列所設置的多個存儲器單元，所述存儲器單元的每個包括所述襯底中沿所述頂面的第二導電類型的第一區(qū)域；所述襯底中沿所述頂面的第二導電類型的第二區(qū)域，在列方向與所述第一區(qū)域間隔開，在所述第一區(qū)域與所述第二區(qū)域之間具有溝道區(qū)，所述溝道區(qū)的每個具有第一部分和第二部分，其中所述第一部分與所述第一區(qū)域緊鄰； 字線柵，沿垂直于所述列方向的行方向延伸，定位在多個溝道區(qū)的所述第一部分之上，所述字線柵通過第一絕緣層與各溝道區(qū)間隔開； 定位在各溝道區(qū)的所述第二部分之上的浮柵，所述浮柵具有通過第二絕緣層與所述溝道區(qū)分隔的下表面以及與所述下表面相對的上表面；所述浮柵具有與所述字線柵相鄰但分隔的第一側壁以及與所述第一側壁相對的第二側壁，其中所述上表面具有從所述第一側壁到所述第二側壁的非平坦輪廓； 耦合柵，沿所述行方向延伸，定位在多個浮柵的所述上表面之上并且通過第三絕緣層與其絕緣，所述耦合柵具有下表面，所述下表面的輪廓沿用所述浮柵的所述上表面的輪廓；以及 擦除柵，沿所述行方向延伸于多列，并且定位成與多個浮柵的所述第二側壁相鄰，所述擦除柵定位在所述第二區(qū)域之上并且與其絕緣。
7.如權利要求5所述的陣列，其中，所述第二區(qū)域沿所述行方向延伸于多列。
8.如權利要求7所述的陣列，其中，所述浮柵的每個的所述上表面具有類似臺階的非平坦輪廓。
9.如權利要求8所述的陣列，其中，所述擦除柵在所述多個浮柵中的每個的一部分之上關出。
10.如權利要求8所述的陣列，其中，各浮柵的所述第一側壁比所述浮柵中的每個的所述第二側壁要高。
11.如權利要求8所述的陣列，其中，各浮柵的所述第二側壁比各浮柵的所述第一側壁要高。
12.—種非易失性存儲器單元，包括 具有頂面的第一導電類型的半導體襯底； 所述襯底中沿所述頂面的第二導電類型的第一區(qū)域； 所述襯底中沿所述頂面的所述第二導電類型的第二區(qū)域，與所述第一區(qū)域間隔開； 所述第一區(qū)域與所述第二區(qū)域之間的溝道區(qū)； 字線柵，定位在所述溝道區(qū)的第一部分之上，與所述第一區(qū)域緊鄰，所述字線柵通過第一絕緣層與所述溝道區(qū)間隔開； 定位在所述溝道區(qū)的另一部分之上的浮柵，所述浮柵具有通過第二絕緣層與所述溝道區(qū)分隔的下表面以及與所述下表面相對的上表面；所述浮柵具有與所述字線柵相鄰但分隔開的第一側壁以及與所述第一側壁相對的第二側壁，其中所述上表面具有從所述第一側壁到所述第二側壁的非平坦輪廓； 所述浮柵的所述上表面上的第三絕緣層，所述第三絕緣層具有從所述第一側壁延伸到所述第二側壁的均勻厚度； 定位在所述第三絕緣層之上的耦合柵；以及 定位成與所述浮柵的第二側壁相鄰的擦除柵，所述擦除柵定位在所述第二區(qū)域之上并且與其絕緣。
13.如權利要求12所述的存儲器單元，其中，所述浮柵的所述上表面具有類似臺階的非平坦輪廓。
14.如權利要求13所述的存儲器單元，其中，所述擦除柵在所述浮柵的一部分之上突出。
15.如權利要求14所述的存儲器單元，其中，所述第一側壁比所述第二側壁要高。
16.如權利要求14所述的存儲器單元，其中，所述第二側壁比所述第一側壁要高。
17.—種制造非易失性存儲器單元的方法，所述方法包括 在半導體襯底的第一絕緣層上形成第一多晶硅層，所述第一多晶硅層具有平坦輪廓的頂面； 蝕刻所述第一多晶硅層的頂面，以便產生非平坦輪廓； 在所述第一多晶硅層的所述頂面上形成第二絕緣層，其中所述第二絕緣層的厚度在所述頂面之上實質均勻； 在所述第二絕緣層上形成第二多晶硅層，所述第二多晶硅層具有底面，所述底面的輪廓實質上沿用所述第一多晶硅層的所述頂面的非平坦輪廓； 掩蔽和切割所述第二多晶硅層、所述第二絕緣層和所述第一多晶硅層，以便分別形成耦合柵和浮柵； 在所述耦合柵和所述浮柵的相鄰但相應相對側形成字線柵和擦除柵； 在所述襯底中形成源區(qū)和漏區(qū)。
18.如權利要求17所述的方法，其中，所述第一多晶硅層的所述頂面的所述非平坦輪廓具有臺階。
19.如權利要求18所述的方法，其中，所述源在所述擦除柵之下形成。
20.如權利要求18所述的方法，其中，所述漏與所述字線柵相鄰地形成。
全文摘要
一種非易失性存儲器單元包括具有頂面的第一導電類型的半導體襯底；所述襯底中沿所述頂面的第二導電類型的第一區(qū)域；所述襯底中沿所述頂面的所述第二導電類型的第二區(qū)域，與所述第一區(qū)域間隔開；所述第一區(qū)域與所述第二區(qū)域之間的溝道區(qū)；字線柵，定位在所述溝道區(qū)的第一部分之上，與所述第一區(qū)域緊鄰；定位在所述溝道區(qū)的另一部分之上的浮柵，所述浮柵具有非平坦輪廓上表面；定位在所述浮柵的上表面之上并且通過第三絕緣層與其絕緣的耦合柵；以及定位成與所述浮柵的第二側壁相鄰的擦除柵。
文檔編號H01L27/115GK102969346SQ20111028917
公開日2013年3月13日 申請日期2011年8月31日 優(yōu)先權日2011年8月31日
發(fā)明者王春明, 喬保衛(wèi), 張祖發(fā), 章儀, 王序倫, 呂文瑞 申請人:硅存儲技術公司