專利名稱：單個(gè)多晶硅快閃電可擦除只讀存儲器及其制造方法
本申請與同時(shí)申請的待審申請相關(guān)，題目為提供嵌入快閃EEPROM技術(shù)的方法和裝置(代理案號No.029300-438)，在這里作為參考引入。
本申請一般涉及半導(dǎo)體存儲器，特別涉及能容易地與高性能邏輯技術(shù)結(jié)合的存儲單元的開發(fā)。
本領(lǐng)域中的技術(shù)人員應(yīng)理解將嵌入存儲器技術(shù)，例如動態(tài)隨機(jī)存取存儲器(DRAM)、靜態(tài)隨機(jī)存取存儲器(SRAM)、只讀存儲器(ROM)、電可擦除可編程只讀存儲器(EEPROM)以及快閃EEPROM，與高性能邏輯技術(shù)結(jié)合的要求。然而，目前僅有如SRAM和ROM的技術(shù)能直接與高性能邏輯技術(shù)結(jié)合。如EEPROM和DRAM的技術(shù)主要致力于它們的具體要求，并且很復(fù)雜，致使它們不適合直接容易地與高性能邏輯技術(shù)結(jié)合。
由于存在將快閃EEPROM技術(shù)與高性能互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)邏輯器件(例如，微處理器)結(jié)合的大量應(yīng)用，因此非常需要開發(fā)這種技術(shù)。例如，這種集成技術(shù)的應(yīng)用包括軟件升級、存儲識別碼、現(xiàn)場系統(tǒng)重組、查表、制造碼、非易失數(shù)據(jù)存儲、使用快閃嵌入存儲器的智能卡、樣機(jī)研究和各種可編程器件以及現(xiàn)場可編程門陣列。
已知的工藝技術(shù)不會使商品的快閃EEPROM單元與如高性能CMOS器件的邏輯器件容易地結(jié)合。假定EEPROM技術(shù)的廣泛應(yīng)用，需要避免關(guān)于將典型的單元設(shè)計(jì)與常規(guī)的邏輯器件結(jié)合的工藝不兼容問題。例如，通常使用四個(gè)基本單元類型中的一種施行EEPROM技術(shù)(1)一個(gè)晶體管疊置柵極快閃EEPROM單元；(2)一個(gè)和半個(gè)晶體管分裂柵極快閃EEPROM單元；(3)雙柵極兩個(gè)晶體管EEPROM單元；以及(4)使用邊緣用于控制或選擇柵極的單元?，F(xiàn)已提出有關(guān)在部分形成的疊置柵極結(jié)構(gòu)的邊緣形成自對準(zhǔn)溝槽的快閃存儲器單元。然而，這些技術(shù)的每一個(gè)都存在妨礙它們直接容易地與高性能邏輯技術(shù)結(jié)合的缺點(diǎn)。
除了工藝兼容問題之外，將EEPROM技術(shù)按比例縮小到0.25μm狀態(tài)以下，正如典型的高性能邏輯工藝所使用的，還沒有實(shí)現(xiàn)。本領(lǐng)域中的技術(shù)人員指出比例縮小EEPROM器件已達(dá)到了妨礙減小單元尺寸的物理極限(參見，例如，“Nonvolatile Semiconductor MemoryTechnology”,William D.Brown和Joe E.Brewer,IEEE,Press1998,130頁)。雖然一個(gè)晶體管疊置柵極雙多晶硅技術(shù)制造出了較小的單元，但該工藝相當(dāng)復(fù)雜。
圖1A示出了使用近20個(gè)光刻步驟和約5個(gè)互連級的0.18μm現(xiàn)有技術(shù)高性能邏輯工藝的結(jié)構(gòu)。需要確定適合于嵌入應(yīng)用的快閃EEPROM單元和技術(shù)，需要盡可能降低高性能邏輯技術(shù)的干擾，并且不會影響邏輯功能性能。EEPROM單元應(yīng)與深亞微米尺寸和技術(shù)兼容。常規(guī)高性能邏輯技術(shù)的特點(diǎn)包括使用淺溝槽隔離(STI)、使用化學(xué)機(jī)械拋光(CMP)、晶體管長度L=0.18到0.25μm的值、硅化物(通常基于Ti)、柵極氧化物45-55,Vd=1.8-2.5V、帶Ti/TiN襯里的鎢栓塞、帶Ti/TiN阻擋層和TiNARC的鋁合金互連、低至約1/4V的VT值、輕摻雜漏區(qū)的氮化硅間隔層、以及雙多晶硅柵電極(p+用于p溝道，n+用于n溝道)。通?？梢栽谠摷夹g(shù)水平的DRAM和SRAM中看到自對準(zhǔn)接觸(SAC)或無邊界接觸。
隨著柵極氧化物的厚度和有效源-漏擴(kuò)散分離長度(Leff)按比例縮小，晶體管的性能顯著增強(qiáng)。例如，采用熱電子溝道注入(HECI),從1μm到0.25μm技術(shù)，編程時(shí)間已減少了約兩個(gè)數(shù)量級。參見，例如，K.Yoshikawa等人的“Aflash EEPROM cell scaling includingtunnel oxide limitations(包括溝道氧化物限制的快閃EEPROM)”,ESSDERC1990 Tech.Dig.,1990,169頁，以及Stephen Keeney等人的“Complete Transient Simulation of Flash EEPROMDevices(快閃EEPROM器件的完全瞬時(shí)仿真)，”IEEE Tran.onElectron Dev.,39,No.12,1992年12月,2750頁。
對于使用0.5μm以下技術(shù)的商品快閃存儲器，約10-5秒的編程時(shí)間是可能的。參見，例如，R.Bez等人的“The channel hot electronprogramming of a floating gate MOSFETAn analytical study(對懸浮柵MOSFET的通道電子編程，分析研究)”，12th NonvolatileSemiconductor Memory Workshop,Monterey,CA,Aug.1992，以及Paolo Pavan等人的“Flash Memory Cells-An Overview”(快閃存儲器單元綜述)，Proc.IEEE,85,No.8,1997年8月,1248頁。對于該速度，一兆位的編程需要約10秒鐘。
然而，在某種程度上按比例縮小用于高性能邏輯的MOSFET比快閃EEPROM更積極(aggressive)。對于邏輯電路，與快閃技術(shù)相比，電壓電平和柵極氧化物厚度都較小。由此，需要進(jìn)一步按比例縮小快閃EEPROM技術(shù)，以使它與高性能邏輯技術(shù)更兼容。
此外，需要提供一種僅需要一級多晶硅的簡單快閃EEPROM單元，并且不存在與例如多個(gè)多晶硅單元(例如，兩個(gè)多晶硅疊置柵極快閃EEPROM單元)有關(guān)的過擦除問題。需要約40f2的最大單元尺寸，其中參數(shù)f為最小特征尺寸。例如，使用0.25μm技術(shù)，2兆位的快閃存儲器的單元尺寸僅占據(jù)1cm2芯片的約5％(僅指核心區(qū)域)。
雖然單多晶硅快閃EEPROM單元已公知，但它們較大，并且不容易與高性能技術(shù)結(jié)合。例如，在Cuppens R.,的“An EEPROM forMicroprocessor and Custom Logic(微處理器和定制邏輯電路的EEPROM)”中公開的單多晶硅快閃EEPROM單元，IEEE J.of Solidstate Circuits,Vol.SC-20,No.2,1985年4月，603頁。如圖1B所示，該單元將襯底中的n+區(qū)耦合到浮柵的腿(leg)。將13V施加到n+，通過金屬接觸，從薄氧化物“注入”區(qū)“D”抽取出電子。然而，單元面積很大(即，約140f2)。
公開在U.S.專利5,132,239中的另一單多晶硅EEPROM單元具有選擇晶體管和容性耦合到n+區(qū)的浮柵。該單元具有用于隧穿電子的薄氧化物區(qū)。通過使位線接地和使控制柵高電平擦除單元。電子流到浮柵，將與選擇晶體管串聯(lián)連接的第二晶體管關(guān)斷。通過在位線上加高電平脈沖同時(shí)保持控制柵地電平編程單元。電子從浮柵流出，降低了閾值電壓并接通了第二晶體管。然而，在專利中畫出的單元，面積約100f2，較大。
已知的單多晶硅單元使用選擇晶體管(形成兩個(gè)晶體管單元)，由此使器件擺脫兩個(gè)多晶硅疊置柵極單元常見的過擦除問題。然而，已知的單多晶硅單元都通過薄隧道氧化物編程和擦除。此外，這些單元在選擇晶體管的源和漏之間的都具有“注入”和浮柵區(qū)，這將增大單元面積。
因此，本發(fā)明的示例性實(shí)施例涉及一種單多晶硅快閃EEPROM單元，能避免常規(guī)兩個(gè)疊置柵極單元的不足，并容易與高性能邏輯技術(shù)結(jié)合。示例性的兩個(gè)晶體管快閃EEPROM存儲器單元陣列包括多個(gè)這樣的快閃EEPROM單元，每個(gè)具有帶位線和字線的選擇晶體管，其中選擇晶體管與浮柵晶體管串聯(lián)。浮柵晶體管具有形成在有紋理的(textured)單晶襯底上的薄隧道氧化物。浮柵也形成在襯底中的重?fù)诫s區(qū)上，形成與浮柵容性耦合的耦合線，執(zhí)行遂穿功能。
示例性實(shí)施例僅使用源和漏之間的一個(gè)浮柵電極，得到簡單和較小的單元。示例性實(shí)施例也使用有紋理襯底隧道氧化物技術(shù)以顯著地降低編程和擦除電壓，由此增加了快閃EEPROM技術(shù)與深亞微米較高性能邏輯工藝的兼容性。
形成單多晶硅有紋理襯底兩個(gè)晶體管快閃EEPROM存儲器單元陣列的示例性方法包括在襯底上形成帶位線和字線的選擇晶體管，在所述襯底上形成與所述選擇晶體管串聯(lián)的浮柵晶體管，在有紋理單晶襯底上形成薄隧道氧化物，浮柵晶體管位于襯底中重?fù)诫s區(qū)上，用重?fù)诫s區(qū)形成與所述浮柵容性耦合的耦合線，執(zhí)行遂穿功能。
一般來說，本發(fā)明的示例性實(shí)施例涉及快閃EEPROM存儲器單元，以及制造這種存儲器單元的工藝，其中存儲器單元包括由第一多晶硅層形成的帶位線和字線的選擇晶體管；由所述第一多晶硅層形成并與所述選擇晶體管串聯(lián)的浮柵晶體管，所述浮柵晶體管具有形成在有紋理單晶襯底上的隧道氧化物；以及形成在所述襯底中的重?fù)诫s區(qū)，所述浮柵形成在所述重?fù)诫s區(qū)上，所述重?fù)诫s區(qū)形成與所述浮柵容性耦合的耦合線。所述單元包含在包括多個(gè)這種單元的存儲單元陣列中。
當(dāng)結(jié)合附圖閱讀時(shí)，從下面對優(yōu)選實(shí)施例的詳細(xì)介紹中，本發(fā)明的以上和其它目的和特點(diǎn)將變得很顯然，其中圖1A-1B示出了常規(guī)的高性能邏輯技術(shù)，和常規(guī)的單多晶硅快閃EEPROM單元；圖2示出了根據(jù)本發(fā)明形成的示例性單多晶硅快閃EEPROM單元；圖3示出了根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例具有較寬字線和較高耦合率的示例性單多晶硅快閃EEPROM單元；圖4A-4C示出了根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例形成的單多晶硅快閃EEPROM單元的示例性擦除、編程和讀功能。
本發(fā)明的示例性實(shí)施例使用福勒-諾德海姆定則遂穿代替熱電子溝道注入，獲得每單元約5×10-4到約10-5秒的示例性編程時(shí)間。在本發(fā)明的示例性實(shí)施例中，快閃EEPROM單元與接近0.18μm的高性能邏輯技術(shù)兼容。選擇柵極氧化物厚度和施加的電壓，以使所得電場不超過介質(zhì)擊穿或時(shí)間衰減極限。
在Chenming Hu“Gate Oxide Scaling Limits and Projection(柵氧化物尺寸限制和預(yù)測)”的論文中，1996IEDM319頁，給出了在125攝氏度十年壽命的條件下，最小的MOSFET柵極氧化物厚度與最大施加電壓的關(guān)系。該數(shù)據(jù)有助于確定根據(jù)本發(fā)明實(shí)現(xiàn)的單元中的最大電場。
和Kow-Ming Chang等人在“A New Simple and Reliable Methodto Form a Textured Si Surface for the Fabrication of a TunnelOxide Film(為制作隧道氧化物膜而形成紋理硅表面的新的簡單而可靠的方法)”，IEEE electron Dev.Letters,19,No.5 1998年5月145頁中討論的一樣，本發(fā)明的示例性單元使用有紋理的襯底隧道氧化物。在該方法中，通過完全氧化直接位于單晶硅襯底上的薄多晶硅膜形成隧道氧化物。這樣在單晶襯底上形成有紋理的表面。剝離氧化物之后，在所述粗糙硅上形成的氧化物顯示出隧道電流增加。此外，對于有紋理多晶硅上形成的氧化物(多晶硅氧化物)，介質(zhì)強(qiáng)度顯著提高。
對于有紋理襯底氧化物，來自荷正電電極的電流密度很高。即，當(dāng)在襯底發(fā)出電子的方向中遂穿時(shí)，電流較高。該效應(yīng)在這里用于較低電壓下的擦除。
圖2示出了根據(jù)本發(fā)明快閃單元的一個(gè)實(shí)施例的俯視圖和兩個(gè)截面圖。工藝的特點(diǎn)為自對準(zhǔn)鎢栓塞接觸、雙層金屬以及淺溝槽隔離。單元具有約18f2的面積。
在所顯示的單元中，耦合到多晶硅1浮柵(標(biāo)記A)的n+襯底面積等于浮柵隧道氧化物晶體管(標(biāo)記B)的面積。如果B處的隧道氧化物為50,A處的耦合氧化物為110,那么耦合率為約[1/110]/[1/110+1/50]=0.31。例如，如果將8V施加到n+控制線，那么浮柵將達(dá)到約2.5V。對于50的氧化物，這會在B處的源線上產(chǎn)生約5.0×106V/cm的電場，約5×10-4A/cm2的隧道電流。
該值可用于計(jì)算擦除時(shí)間。由于VCo=Jt，其中V為電容器上的電壓，Co為單位面積上的電容值，J為電流密度，t為時(shí)間，插入2V(即，VT增加2V),Co用于使用50SiO2的電容器，那么t的值僅為0.01秒。但由于未對準(zhǔn)下面的n+源區(qū)僅為總的浮柵薄氧化物面積的約一半，所述簡單的計(jì)算結(jié)果將少約2倍。進(jìn)入到p型襯底溝道區(qū)內(nèi)的遂道電流會減少，是由于約1V的平帶電壓減小了那里的電場。
對于8V的擦除電壓，在110氧化物上存在約7.3×106V/cm的電場。這將得到約10-7A/cm2的遂道電流，比0.31耦合率單元時(shí)的有紋理襯底的遂道電流小于約5000X倍。在Hiroshi Nozawa等人的“An EEPROM Cell Using a Low Barrier Height Tunnel Oxide(使用低壘高度隧道化物的EEPROM)”，IEEE Tran.on Electron Dev.,ED-33,No.2,1986年2月275頁中，說明如果氧化物生長在n+襯底上，由于氧化物/硅導(dǎo)帶的勢壘高度減少，遂道電流增加。該數(shù)據(jù)表明對于110的氧化物8V下n+到浮柵耦合區(qū)的泄漏可以在10到50倍以上的級別。
n+控制線區(qū)應(yīng)具有足夠的摻雜濃度，在8V下表面不反型。約1020atom/cm3的磷或砷濃度遠(yuǎn)大于足夠量以防止反型。
要編程單元，通過使晶體管導(dǎo)通并使n+控制和源線接地，在浮柵(區(qū)域B)下形成荷正電的反型層。由于這是在遂道電流的難磁化方向中，因此約5V要施加到位線，比這稍大的電壓施加到字線。對于0.18μm技術(shù)，該電壓接近于穿通和結(jié)擊穿條件。由于該原因，對于0.18μm柵極長度技術(shù)的圖2比一些工藝可實(shí)行的更密集。例如，字線寬度僅調(diào)大到2f，單元面積將增大到約22.5f2。
本發(fā)明的另一實(shí)施例提供了較高的耦合，是由于這樣可降低n+耦合線上的電壓。具有較高耦合系數(shù)的單元顯示在圖3中。該單元具有2f寬字線，對于33f2的單元面積，具有約0.48的耦合率。采用較大的耦合率，擦除電壓將降低到約6V。
柵極長度的調(diào)節(jié)當(dāng)然隨精確的晶體管結(jié)構(gòu)和根據(jù)高性能邏輯的需要選擇的工藝而變。公知的熱電子問題需要0.5μm以上的柵極長度，以確保十年壽命的可靠性，例如T.Y.Chan和H.Gaw在“Performance and Hot-Carrier Reliability of Deep-Submicrometer CMOS(深亞微米CMOS的性能和熱載流子可靠性)”，IEDM’89,89頁中介紹的，也參見Yuan Taur和Edward J.Nowak的“CMOS Devices below0.1μm:How High Will Performance Go？(低于0.1微米的CMOS器體性能將如何)”，IEDM’97,215頁，與之無關(guān)是由于在選擇晶體管上使用的5V VD僅為了編程施加。
圖4A-4C示出了根據(jù)本發(fā)明構(gòu)成結(jié)構(gòu)的部分截面圖，以幫助介紹施加到單個(gè)多晶硅單元用于擦除、編程和讀功能的電壓。圖4A的擦除功能同時(shí)適用于整個(gè)陣列，并通過將高電壓施加到n+控制線(CL)實(shí)現(xiàn)。根據(jù)耦合率，該電壓從約6V到約8V不同。電子從有紋理的襯底遂穿，將VT升高約1或2伏。擦除功能在電子流流動的易磁化方向，但堆積在浮柵上的總電荷的損失在難磁化方向中，由此提高了壽命。在示例性的實(shí)施例中，浮柵上的3V電位提供了至少10-4A/cm2的隧道電流。對于閾值中的2V偏移，使用50的隧道氧化物，這需要約0.01秒。
通過在約5V的電位下在浮柵下形成n型反型層實(shí)現(xiàn)圖4B的編程功能。這樣形成了約107V/cm的電場，得到約10-2A/cm2的隧道電流。對于VT中的2V偏移，需要約10-4秒。編程使浮柵晶體管的VT增加約+1/4V。薄氧化物厚度用埃()表示。
圖4C中顯示的讀功能可以在低壓下進(jìn)行，以確保小的讀干擾或熱電子問題。
根據(jù)本發(fā)明制造，例如圖2的嵌入快閃EEPROM單元(即，0.18-0.25μm CMOS具有單個(gè)多晶硅嵌入快閃EEPROM)的示例性工藝流程(選擇的主要步驟)如下開始于4-9歐姆-厘米的p型硅，形成氮化膜，然后腐蝕淺溝槽用于淺溝槽氧化。氧化露出的表面(例如，約200)，使用化學(xué)汽相淀積用SiO2填充?；瘜W(xué)機(jī)械拋光(CMP)表面到氮化層，然后剝離氮化層。生長犧牲氧化物，形成n阱掩模，然后使用高能量和1013cm-2范圍的劑量將磷注入到n阱內(nèi)。接下來形成p阱掩模，以高能量和1013cm-2范圍的劑量離子注入硼。此時(shí)也可以進(jìn)行如n-MOS穿通和閾值(VT)調(diào)節(jié)等的其它注入。接下來形成快閃控制電容器區(qū)域的掩模，以約=1015cm-2的劑量將磷離子注入到控制電容器內(nèi)。
要形成有紋理的襯底，剝離犧牲氧化物，淀積薄多晶硅層(例如，約120)。形成浮柵晶體管區(qū)域中多晶硅膜的光致抗蝕劑掩模，用于腐蝕polyl層。露出的表面可以熱氧化(例如，約300)，剝離氧化物，生長柵極氧化物(例如，約40)；(例如，干O2中約35分鐘@800℃)。然后形成柵極氧化物剝離掩模。(露出大部分邏輯晶體管區(qū)域)。
要得到兩個(gè)氧化物厚度，除了高電壓晶體管之外，在所有的邏輯晶體管柵極區(qū)域中剝離柵極氧化物。氧化物保留在存儲器選擇柵區(qū)域和控制柵區(qū)域中。在隧道浮柵區(qū)域中剝離氧化物。然后重新生長柵極氧化物(例如，約50，需要約50分鐘)。在高電壓晶體管區(qū)域、快閃EEPROM選擇柵區(qū)域中形成約70，在n+快閃控制柵區(qū)域中形成約110。已知的技術(shù)，例如T.I.Kamis,的“Oxidizing Poly andSingle Crystal Silicon(氧化多晶硅和單晶硅)”J.Electrochem.Soc.,1979年5月804頁；U.S.專利No.4,877,751和U.S.專利No.5,132,239中介紹的，在這里作為參考引入，可用于促進(jìn)n+區(qū)域上的氧化物生長。
接下來淀積多晶硅，用適當(dāng)?shù)难谀⒍嗑Ч钃诫s成n+和p+。然后淀積帽蓋氧化物，用間隔層形成n和p溝道LDD晶體管，這是本領(lǐng)域中公知的(例如間隔層可以氮化以便于自對準(zhǔn)接觸(SAC))。使用暈輪(Halo)注入以抑制穿通，這是本領(lǐng)域中公知的。使用離子輔助等離子體腐蝕和適當(dāng)?shù)难谀Ｔ谶壿媴^(qū)域中剝離帽蓋氧化物。(除了在快閃區(qū)域中使用氧化物掩模)在邏輯區(qū)域中施加硅化工藝。然后淀積和平面化介質(zhì)膜。開出接觸，淀積鎢栓塞，然后使用化學(xué)機(jī)械拋光平面化器件。然后用公知的方式形成多級互連。
表3比較了本發(fā)明的示例性單個(gè)多晶硅單元，以嘗試在嵌入的應(yīng)用中使用標(biāo)準(zhǔn)的疊置柵極快閃單元?？梢钥闯鰡蝹€(gè)多晶硅減少了四個(gè)主要的工藝模塊。
表3
本領(lǐng)域中的技術(shù)人員應(yīng)該理解本發(fā)明可以其它具體的方式實(shí)現(xiàn)，同時(shí)不脫離本發(fā)明的精神或基本特性。因此目前公開的實(shí)施例無論從哪個(gè)方面來看都認(rèn)為是說明性的而不是限定性的。本發(fā)明的范圍由附帶的權(quán)利要求書而不是以上的說明表示，在其內(nèi)涵和范圍以及等效內(nèi)的所有變化都包含其內(nèi)。
權(quán)利要求
1．一種快閃EEPROM存儲器單元，包括由第一多晶硅層形成的帶位線和字線的選擇晶體管；由所述第一多晶硅層形成并與所述選擇晶體管串聯(lián)的浮柵晶體管，所述浮柵晶體管具有形成在有紋理單晶襯底上的隧道氧化物；以及形成在所述襯底中的重?fù)诫s區(qū)，所述浮柵形成在所述重?fù)诫s區(qū)上，所述重?fù)诫s區(qū)形成與所述浮柵容性耦合的耦合線。
2．根據(jù)權(quán)利要求1的快閃EEPROM存儲器單元，其中通過向所述浮柵晶體管的控制線施加電壓并將所述浮柵晶體管的源區(qū)接地，設(shè)置所述存儲器單元以擦除存儲器中的電荷。
3．根據(jù)權(quán)利要求1的快閃EEPROM存儲器單元，其中通過向所述位線和所述字線施加正電壓并將所述浮柵晶體管的源區(qū)接地，設(shè)置所述存儲器單元以將電荷存儲其內(nèi)。
4．根據(jù)權(quán)利要求1的快閃EEPROM存儲器單元，其中所述存儲單元具有單層多晶硅。
5．根據(jù)權(quán)利要求4的快閃EEPROM存儲器單元，包括控制線和源線，其中所述位線、控制線以及源線都疊置在導(dǎo)電互連上。
6．一種形成晶體管快閃EEPROM存儲器單元的方法，包括以下步驟在襯底上由第一多晶硅層形成帶位線和字線的選擇晶體管；在所述襯底上由所述第一多晶硅層形成并與所述選擇晶體管串聯(lián)的浮柵晶體管；在有紋理單晶襯底上形成薄隧道氧化物，所述浮柵晶體管位于襯底中的重?fù)诫s區(qū)上；用所述重?fù)诫s區(qū)形成與所述浮柵容性耦合的耦合線，執(zhí)行隧穿功能。
7．根據(jù)權(quán)利要求6的方法，其中所述存儲器單元具有單層多晶硅。
8．根據(jù)權(quán)利要求7的方法，包括以下步驟形成控制線和源線，所述位線、控制線以及源線都疊置在導(dǎo)電互連上。
全文摘要
因此,本發(fā)明的示例性實(shí)施例涉及一種單多晶硅快閃EEPROM單元,能避免常規(guī)兩個(gè)疊置柵極單元的不足,并容易與高性能邏輯技術(shù)結(jié)合。示例性的兩個(gè)晶體管快閃EEPROM存儲器單元陣列包括多個(gè)這樣的快閃EEPROM單元,每個(gè)具有帶位線(BL)和字線(WL)的選擇晶體管,其中選擇晶體管與浮柵晶體管(B)串聯(lián)。浮柵晶體管具有形成在有紋理的單晶襯底(P)上的薄隧道氧化物。浮柵(A)也形成在襯底中的重?fù)诫s區(qū)(n+)上,形成與浮柵容性耦合的耦合線,執(zhí)行隧穿功能。
文檔編號H01L29/788GK1319255SQ00801552
公開日2001年10月24日 申請日期2000年5月24日 優(yōu)先權(quán)日1999年5月28日
發(fā)明者J·A·昆寧哈姆 申請人:皇家菲利浦電子有限公司