專利名稱：隱埋金屬體接觸結(jié)構(gòu)和制造半導(dǎo)體場效應(yīng)晶體管器件的方法
較概括地說，本發(fā)明與半導(dǎo)體集成電路器件及這些器件的制作方法有關(guān)。更細(xì)致地講，本發(fā)明與為提高其性能和縮小其尺寸而帶有隱埋金屬體接觸的SOI(絕緣體上長硅)COMS器件有關(guān)。
絕緣體上長硅(SOI)是作為高性能VLSI(大規(guī)模集成)器件產(chǎn)品中普遍采用的傳統(tǒng)體生長技術(shù)的替代技術(shù)而出現(xiàn)的。這兩種技術(shù)之間的主要差別在于如何連接晶體管的本體(直接位于CMOS器件柵下方的區(qū)域，更細(xì)致地說，就是源和漏之間的區(qū)域)。在體生長技術(shù)中，本體存在于井中或襯底中。因此，在不犧牲面積和性能的情況下，本體就可以很容易地被連接到某個(gè)固定的電位上。但是，若要將象DTMOS(動態(tài)閾值電壓MOS)FET這種典型的本體開關(guān)設(shè)計(jì)應(yīng)用到體生長技術(shù)中卻是行不通的，因?yàn)榫c襯底之間的結(jié)很重要。有關(guān)DTMOS器件的資料在專利號為No.5,559,368的美國專利“具有柵-體連接結(jié)構(gòu)的超低電壓動態(tài)閾值電壓MOS FET”中有詳細(xì)的描述。在這篇文章中發(fā)現(xiàn)，諸如MOS FET這樣的閾值電壓IGFET可以工作在0.6V或更小的電壓下。受電壓控制的溝道被設(shè)置在器件的本體中，而通過將柵接觸與這種本體進(jìn)行互連，可以將晶體管的閾值電壓減小到0或更少。
F.Assaderaghi曾于1994年對動態(tài)閾值MOS FET(DTMOS)作了首次報(bào)道，該文章發(fā)表在Electron Device Letters(USA)Vol.15,No.12,pp.510-512上，題目為“超低電壓VLSI用動態(tài)閾值電壓MOSFET(DTMOS)”。通過將柵和本體連接在一起，降低了大柵電壓下的閾值電壓。這種現(xiàn)象導(dǎo)致了大的電流驅(qū)動的產(chǎn)生，該驅(qū)動電流與工作在低電源電壓下的標(biāo)準(zhǔn)MOSFET中的驅(qū)動電流相比要大很多，而且仍然維持Vgs=0時(shí)的低泄露電流。


圖1給出了傳統(tǒng)SOI體接觸器件的版圖設(shè)計(jì)簡圖。源40、漏30和體接觸10位于單個(gè)SOI孤島60內(nèi)。為了便于柵50下的本體接觸，需要對柵進(jìn)行擴(kuò)展使其包含一個(gè)追加區(qū)域20。由于井的電導(dǎo)率較低，因此，從體接觸到器件中部的電阻很大。另外，由于溝道長度通常要比溝道寬度短很多，因此，方塊數(shù)(也就是寬長比)和總的電阻值也很大。用一個(gè)附加的互連層將柵的擴(kuò)展區(qū)域20與體接觸10連在一起就可以制成一個(gè)DTMOS器件。用于進(jìn)行體接觸的柵的擴(kuò)展區(qū)域20對電流驅(qū)動沒有貢獻(xiàn)，但值得注意的是它明顯增加了總的柵電容。所有這些都轉(zhuǎn)化成性能的退化(典型地為＞20％)和版圖面積的加大。這些非理想條件的缺陷是非常嚴(yán)重的，以至于DTMOS工藝相對于SOI技術(shù)來說幾乎成為一種不切實(shí)際的行為。
在SOI技術(shù)中，體連接比較困難，因?yàn)闉榱诉M(jìn)行體連接SOI技術(shù)需要特殊的版圖。這些版圖通常都增大了器件的占用面積，同時(shí)由于加入了較多的電容也降低了器件的性能?？紤]到前面所述，通常都使SOI VLSI技術(shù)中的晶體管本體呈懸浮狀態(tài)，而只留下幾個(gè)少數(shù)的晶體管對它們進(jìn)行體連接。但是，由于浮動本體的電勢忽高忽低，因此體浮動會引發(fā)電路的不穩(wěn)定性，致使電路的延遲依賴于其從前的歷史。為了保證電路的功能，晶體管設(shè)計(jì)者需要較多的保守。比如，為了提高噪聲容限，器件的閾值電壓就要做得高些。上述所有這些牽扯到體浮動的因素均影響了SOI電路的性能。因此，獲得一個(gè)被認(rèn)為是有效的而又沒有增加額外面積和電容的體接觸是非常有益的。這種體接觸可以充分地提高本體的開關(guān)特性，比如，目前在SOI中使用體DTMOS就是這樣。例如，DTMOS是唯一可以使CMOS電路工作在0.2V的低電源下同時(shí)又能獲得合意性能的一種工藝。當(dāng)工作在與傳統(tǒng)CMOS電路相同的電源下時(shí)，DTMOS提供的功率耗散比CMOS電路提供的功率耗散要小很多。為了使一個(gè)DTMOS正常工作，必須將替電阻降到足夠小，以便使體電勢隨開關(guān)輸入而變化。以數(shù)量級的方式減小電阻的唯一過程就是在本體下面直接鋪設(shè)金屬，就象以下文章中所詳細(xì)描述的那樣。
在一篇發(fā)表在1997年Symposium on VLSI Technology Digest ofTechnical Papers,PP.23-24上的題為“0.25μmWpolycide dual gateand buried metal on diffusion layer(BMD)technology for DRAMembedded logic devices(DRAM掩埋邏輯器件的α25微米多硅雙柵和掩埋金屬擴(kuò)散層技工)”的文章中，描述了一種邏輯加工工藝，該工藝適合于在一塊芯片上制作高速、低電壓運(yùn)作的邏輯和DRAM集成。為了制造隱埋的DRAM，在生長大顆粒多晶硅時(shí)有意采用了化學(xué)氧化物層的方法，從而獲得了具有高熱穩(wěn)定性的W多酸雙柵工藝。通過在1000℃退火10秒鐘，之后又在850℃退火30分鐘，阻止了側(cè)向攙雜劑和硼向5nm厚的柵氧化層的擴(kuò)散和穿透。隱埋金屬工藝采用高能金屬(例如Ti)注入金屬硅化物層(例如TiSi2)來減小擴(kuò)散電阻。但是，所描述的工藝并沒有提供第二個(gè)互連層，而且也沒有與MOSFET本體的連接。此外，這種工藝不能與SOI技術(shù)兼容。
類似的方法在專利號為No.5,236,872的美國專利“Method ofmanufacturing a semiconductor device having a semiconductor bodywith a buried silicide layer(半導(dǎo)體本體帶有掩埋硅層的半導(dǎo)體器件制造方法)”中也有描述，在這篇文章中，一個(gè)隱埋的硅化物薄層通過注入被制作在半導(dǎo)體器件的內(nèi)部，此過程包括第一步先通過注入形成一個(gè)無定形層，之后通過熱處理，再將該層轉(zhuǎn)換成隱埋的硅化物層。用這種方法中可以獲得一個(gè)厚度為10nm隱埋的硅化物薄層，該結(jié)構(gòu)則適合用來制造例如金屬-基體晶體管。和前面的引用一樣，這種工藝不能與SOI技術(shù)兼容。
在Proceeding of the Third International Symposium onSemiconductor Wafer Bonding:Physical and Application(1995),PP.553-560上出版的另外一篇題為“Buried metallic layer withsilicon direct bonding(硅直接粘合的掩埋金屬層)”的文章中，描述了一種用于將低電阻率的隱埋金屬硅化物層與絕緣隔離硅襯底結(jié)合在一起的制造方法。利用濺射后的W或Ti產(chǎn)生的固相化學(xué)反應(yīng)形成相應(yīng)的硅化物。通過在硅化物形成之前完成壓焊來避免應(yīng)力和晶片翹曲。鎢層壓焊是這樣獲得的先覆蓋一層多晶硅，再在壓焊前進(jìn)行拋光。在1000℃下進(jìn)行退火，鞏固壓焊并形成電阻率為300hm/square的WSi2。WSi2層是難熔的，在1000℃下承受6小時(shí)的熱處理電阻率不會增加。對m型有源晶片進(jìn)行低能量小計(jì)量的磷注入以保證與WSi2形成歐姆接觸。通過將Ti層壓焊到硅或硅覆蓋氧化的襯底上可以獲得隱埋的TiSi2層。在800℃進(jìn)行10秒鐘的快速熱處理(RTA)可以同時(shí)形成TiSi2和壓焊。TiSi2的電阻率為180hm/square。由于在RTA過程中的不均勻加熱，壓焊后的晶片會在其周邊出現(xiàn)氣孔。TiSi2層雖然難熔但卻可以與硼發(fā)生反應(yīng)從而降低電導(dǎo)率。為了將TiSi2層與經(jīng)氧化處理的晶片隔開需要加一個(gè)硅隔離層。所描述的工藝在任何器件形成之前于硅下形成了一個(gè)金屬層。晶片一側(cè)的金屬圖案被壓焊到另一個(gè)晶片上。另一個(gè)晶片的表面必須是硅，而不能是氧化物。然而，該工藝是否能被用于建造SOI晶體管和連接本體的提示卻沒有給出。
還有一篇出版在IEEE Transactions of Electron Devices,Vol.45,No.5,May 1998,PP.1084-91的題為“SOI MOSFET with buried body strapby wafer bonding(晶片粘合形成掩埋本體帶的SDI MOSFET)”的文章，描述了一個(gè)在SOI MOSFET中帶有隱埋氧化物的器件，該結(jié)構(gòu)能夠使其獲得更高的性能。該結(jié)構(gòu)允許各種體浮動效應(yīng)，包括扭結(jié)效應(yīng)、漏電流瞬時(shí)效應(yīng)以及輸出特性上的歷史依賴效應(yīng)。就象前面提到的，由于SOI結(jié)構(gòu)強(qiáng)加而來的限制，將一個(gè)有效的接觸加到本體上是非常困難的。為了保持器件的對稱性，可以選用側(cè)面體接觸。但是，由于側(cè)面體電阻非常大，這種接觸只能在寬度較窄的器件中發(fā)揮作用。SOI中的隱埋側(cè)面體接觸由位于MOSFET本體下沿器件寬度方向上行走的低電阻多晶硅條構(gòu)成。結(jié)合這種隱埋體條工藝的有效溝道長度為0.17μm的MOSFET已經(jīng)被制造出來，并證明該擊穿電壓特性得到了改進(jìn)。所描述的工藝只形成了隱埋的多晶硅，并沒有形成隱埋的金屬。隱埋的多晶硅是在器件形成之前通過壓焊形成的。
另外還有一篇發(fā)表在IEEE Transactions of Electron Devices,Vol.45,No.1,Jan.1998,PP.105-109的題為“Thin film quasi SOIpower MOSFET fabricated by reversed silicom wafer direct bonding(反向硅晶片直粘形成薄膜準(zhǔn)SOI功率MOSFET)”的文章，描述了一個(gè)采用背面硅晶片直接壓焊工藝制成的準(zhǔn)SOI功率MOSFET。在這個(gè)功率MOSFET中，位于溝道和源區(qū)下方的隱埋氧化物被除去，并且為了減小寄生n-p-n二極晶體管的基準(zhǔn)電阻，溝道區(qū)被直接連接到源的體接觸電極。準(zhǔn)SOI功率MOSFET抑制寄生晶體管動作，且表現(xiàn)出比傳統(tǒng)SOI功率MOSFET還低的開態(tài)(ON)電阻。芯片級準(zhǔn)SOI功率MOSFET顯示的開態(tài)電阻為86mΩ.mm2，開態(tài)擊穿電壓為30V。盡管該工藝陳提到了SOI CMOS器件，但卻沒有提及隱埋金屬。
在專利號為No.5,332,913的美國專利“Buried interconnectstructure for semiconductor devices(半導(dǎo)體器件的掩埋互連結(jié)構(gòu))”中，描述了一個(gè)帶有隱埋互連結(jié)構(gòu)的改進(jìn)濃度的半導(dǎo)體器件。該隱埋互連與半導(dǎo)體襯底上的電學(xué)器件區(qū)域形成電學(xué)上的連接，這樣，其它結(jié)構(gòu)就可以直接覆蓋在隱埋互連上而不會與互連的導(dǎo)電部分形成電學(xué)上的連接?；ミB由隱埋的導(dǎo)體和傳導(dǎo)部分構(gòu)成。傳導(dǎo)部分以電學(xué)方式被結(jié)合到導(dǎo)體上從而形成導(dǎo)電通路。首先，在第一種場氧化物的被氧化部分形成隱埋導(dǎo)體。之后在襯底的表面生長一層選擇性的多外延硅層。之后通過對至少一部分選擇性多外延硅層進(jìn)行氧化，在隱埋導(dǎo)體上形成一層選擇性多外延硅的非導(dǎo)電性部分。這個(gè)選擇性多外延硅的非導(dǎo)電部分允許將其他結(jié)構(gòu)制作在隱埋導(dǎo)體上，但又不與隱埋互連進(jìn)行直接的電學(xué)接觸。因而，隱埋金屬通過采用選擇性多外延硅生長形成。
在專利號為No.5,702,957的美國專利“Method of making buriedmetallization structure(制作掩埋金屬化結(jié)構(gòu)的方法)”中，描述了一種可以直接在有源IC器件級下的半導(dǎo)體襯底中為路徑提供導(dǎo)線的IC結(jié)構(gòu)。這些隱埋的導(dǎo)線被直接形成于有源器件下的以一個(gè)絕緣平面形式出現(xiàn)的電介質(zhì)區(qū)隔開而彼此絕緣，類似于傳統(tǒng)的絕緣體上長硅(SOI)結(jié)構(gòu)。但是，在這個(gè)平面中，隱埋的導(dǎo)線為各種有源器件組件提供通路，從而形成諸電路連接，例如為門陣列提供單元間的連接。這樣，隱埋導(dǎo)線代替了某些位于有源區(qū)上的來自于金屬化/介質(zhì)層堆的通路。在此，隱埋金屬通過在器件加工之前向襯底注入高能量金屬形成。
在專利號為No.5,306,667的美國專利“Process for forming anovel buried interconnect structure for semiconductor devices(半導(dǎo)體器件的新穎掩埋互連結(jié)構(gòu)的工藝)”中，描述了一種改進(jìn)濃度的帶有隱埋互連的半導(dǎo)體器件。該隱埋互連結(jié)合了提升的源/漏結(jié)構(gòu)(通過選擇性多外延硅生長形成)和用硅處理過的源-漏-柵互連部分。首先，在第一種場氧化物的氧化部分上形成隱埋導(dǎo)體。之后在襯底表面生長一層選擇性多外延硅層。對多外延硅層的被選區(qū)域進(jìn)行氧化。對難熔金屬層進(jìn)行淀積、退火和腐蝕從而形成隱埋互連。因而，隱埋金屬通過選擇性多外延硅生長形成。
在專利號為No.5,260,233的美國專利“Semiconductor device andwafer structure having a planar buried interconnect by waferbonding(晶片粘合而成的平面掩埋互連的半導(dǎo)體器件和晶片結(jié)構(gòu))”中，描述了一種晶片結(jié)構(gòu)，該結(jié)構(gòu)適合于在其上形成半導(dǎo)體器件，并具有隱埋的互連結(jié)構(gòu)，可以按照預(yù)定的互連圖形和類似的方發(fā)對選好的半導(dǎo)體器件進(jìn)行互連。晶片結(jié)構(gòu)由一個(gè)基礎(chǔ)襯底構(gòu)成，該襯底形成的第一層厚度恰好適合于制作所需的半導(dǎo)體器件?；A(chǔ)襯底進(jìn)一步包括a)按照預(yù)定的互連圖形在基礎(chǔ)襯底下表面形成的第二層厚度，即導(dǎo)電互連盤；b)在基礎(chǔ)襯底下表面各導(dǎo)電互連盤之間形成的第三層厚度，即第一種絕緣盤；c)在與基礎(chǔ)襯底相對的互連盤的表面上形成的第四層厚度，即互連盤帽，其中，互連盤帽是用一種適合用來作晶片壓焊的材料形成的，另外第二層和第四層的總厚度與第三層的厚度相等。該結(jié)構(gòu)還包括第二個(gè)襯底，其上具有一層結(jié)合到互連盤帽和基礎(chǔ)晶片的第一種絕緣盤的氧化層。在此，隱埋金屬在器件工藝之前通過結(jié)合形成。
在專利號為No.4,977,439的美國專利“Buried multilevelinterconnect system(掩埋多級互連系統(tǒng))”中，為各類半導(dǎo)體襯底上的各級之間提供互連的方法和裝置包括在襯底中形成多個(gè)壕溝，隨后在壕溝的底部形成導(dǎo)電層。之后用氧化物將壕溝填平從而在襯底上形成一個(gè)平坦的表面。通過在級別較低的壕溝中的氧化物上形成導(dǎo)電材料的橋?qū)觼頌楦骷壓緶咸峁┙徊孢B線。用腐蝕的方法從表面經(jīng)氧化層一直到壕溝底部打一個(gè)開孔，再在開孔中填上金屬栓，這樣就形成了垂直方向上的接觸。在此，隱埋金屬的形成起始于上表面。這種方法因?yàn)殡[埋金屬必須高度定位而受到限制，另外隱埋金屬不能被鋪設(shè)在器件的下面。
在專利號為No.4,778,775的美國專利“Buried interconnect forsilicon on insulator structure(載硅絕緣體結(jié)構(gòu)的掩埋互連)”中，提到了一種改進(jìn)工藝，這種工藝可以在絕緣層上形成再結(jié)晶多晶硅層的工藝中實(shí)現(xiàn)互連。再結(jié)晶通過形成于絕緣層里的多個(gè)播種窗口產(chǎn)生。在多晶硅淀積之前，先在襯底上形成一個(gè)攙雜區(qū)。多晶硅層通過絕緣層中的開孔至少與部分?jǐn)v雜區(qū)接觸。再結(jié)晶通過這些開孔產(chǎn)生，攙雜區(qū)與制作在再結(jié)晶層中的半導(dǎo)體器件的源區(qū)或漏區(qū)形成電學(xué)上的連接。隱埋金屬或攙雜的硅在任何器件工藝之前形成，SOI材料通過經(jīng)播種窗口進(jìn)行有選擇地外延生長而形成。
據(jù)此，發(fā)明的目的是，通過在結(jié)構(gòu)中引入隱埋金屬體接觸，不僅要減小SOI MOSFET或DTMOS器件的尺寸，還要提高它們的性能和密度。
另一個(gè)目的是，在器件的有源區(qū)下提供附加的互連層。
還有一個(gè)目的是，在SOI技術(shù)制造的器件中消除體浮動。
還有一個(gè)目的是，通過將金屬直接鋪設(shè)在有源區(qū)之下來形成一種三維的集成電路。
還有一個(gè)特殊的目的是，制造一種高密度、高速度的帶有隱埋體接觸的側(cè)面雙極器件。
在本發(fā)明的一部分中，給出了一種結(jié)構(gòu)和工藝，該結(jié)構(gòu)和工藝可以直接在采用傳統(tǒng)SOI CMOS工藝制造的器件下形成金屬互連。一層或多層互連從器件下面開始穿過隱埋氧化物與硅絕緣體接觸。如此，可以把源或漏擴(kuò)散區(qū)的底部及MOSFET本體接觸在一起。另外，這種結(jié)構(gòu)和工藝還向MOSFET本體區(qū)底部提供了一種電阻極低地連接。
這種結(jié)構(gòu)的優(yōu)點(diǎn)在于消除了體浮動效應(yīng)--一種SOI技術(shù)中重要的考慮因素。而且，通過施加反向偏置的體電壓，體接觸可以降低備用功率從而實(shí)現(xiàn)對功率的節(jié)省。更重要的是，通過將柵加到本體上可以制造出DTMOS器件。在這種DTMOS器件中，turn-on的狀態(tài)下閾值電壓被減小，因此增大了電流驅(qū)動。
本發(fā)明充分利用了DTMOS工藝的優(yōu)點(diǎn)。除了為SOI器件提供體接觸之外，本方法也允許在器件下面形成多層金屬，從而提高器件的密度和性能。
在本發(fā)明的另一部分，給出了一個(gè)具有源、漏和柵的SOI MOS器件，該SOI MOS器件包括一個(gè)位于源和漏之間并將源和漏隔開的本體區(qū)；一個(gè)直接放在本體區(qū)下面并與柵結(jié)合在一起的隱埋金屬，隱埋金屬在與本體區(qū)接觸時(shí)與源或漏不存在任何碰觸。
本發(fā)明還有一部分，給出了一個(gè)具有源、漏和柵的動態(tài)閾值MOS器件，該動態(tài)閾值MOS器件包括一個(gè)位于源和漏之間的本體區(qū)；一個(gè)直接被鋪設(shè)在本體區(qū)下并與柵結(jié)合在一起的隱埋金屬；隱埋金屬在與本體區(qū)接觸時(shí)與源或漏不存在任何碰觸，隱埋金屬沿著柵擴(kuò)展并與柵接觸。
盡管說明書通過特別指出和直接聲明的權(quán)利要求方式對本發(fā)明所指對象進(jìn)行了總結(jié)，但從下面對本發(fā)明的描述并同時(shí)閱讀附圖可以對本發(fā)明的優(yōu)點(diǎn)有更深入的探知。
圖1顯示了帶有體接觸的先有技術(shù)SOI器件版圖的俯視簡圖；圖2a是一個(gè)依據(jù)本發(fā)明的、隱埋SOI DTMOS器件版圖的俯視簡圖；圖2b是一個(gè)依據(jù)本發(fā)明的、具有隱埋金屬體接觸的SOI器件版圖的俯視簡圖；圖3是一個(gè)具有代表性的SOI CMOS晶片剛成形時(shí)的側(cè)面圖，特別展示了體硅襯底、隱埋氧化物(BOX)和SOI MOSFET的本體；圖4舉例說明在圖3的結(jié)構(gòu)上加上處理襯底時(shí)的結(jié)構(gòu)；圖5舉例說明去掉體硅后的圖4的結(jié)構(gòu)；圖6顯示了開在氧化物(BOX)層中的孔；圖7顯示了上述孔現(xiàn)已被孔填充物填充；圖8顯示了位于BOX層頂部的幾個(gè)互連層，用于與MOS器件的接線端進(jìn)行接觸；和圖9舉例說明了一個(gè)帶有隱埋金屬-基體接觸的SOI側(cè)面雙極晶體管的版圖，與圖2b中描述的帶有隱埋金屬體接觸的SOI器件類似。
首先要對把金屬直接鋪設(shè)到一個(gè)SOI晶片有源區(qū)下面的普通工藝進(jìn)行描述，之后對為SOI MOSFET提供體接觸的工藝進(jìn)行描述。最后，將給出為了形成DTMOS如何將柵連接到本體上描述。
參看圖2a，所示是一個(gè)根據(jù)本發(fā)明的柵放在隱埋金屬體上的SOIDTMOS器件的頂視圖。盡管根據(jù)所選工藝的不同，隱埋金屬可寬可窄，但為了明確起見，此處給出的隱埋金屬圖形與柵圖形相比要寬一些。隱埋金屬與柵圖形形成對準(zhǔn)。
在現(xiàn)有技術(shù)圖1中描述過的漏30和源40保持不變。圖1中擴(kuò)展的柵區(qū)20被一個(gè)終止成縮小結(jié)構(gòu)的柵所代替。源和漏均被制作在第一個(gè)SOI島60之上。柵與本體的連接由貫穿柵氧化物的接觸70完成。在貫穿柵氧化物的接觸中，柵氧化物被去除，從而在柵和與隱埋金屬80接觸的第二個(gè)SOI島之間提供了接觸。如圖所示，與傳統(tǒng)的MOSFET布局相比，柵-體連接不需要附加區(qū)域，因此，避免了非理想附加?xùn)烹娙莸某霈F(xiàn)。
圖2b所示是一個(gè)根據(jù)本發(fā)明第二種解決方案的體接觸MOS器件的頂視圖。在圖2a中，柵接觸和體接觸是合在一起的，與圖2a不同的是，在圖2b中，提供了分離的柵接觸50和體接觸10，從而可以對體電壓進(jìn)行獨(dú)立的控制。注意，圖2b所示的結(jié)構(gòu)并不需要一個(gè)擴(kuò)展的柵區(qū)20，因此去除了由擴(kuò)展柵造成的額外加入的電容。很明顯，與圖1中所示的現(xiàn)有技術(shù)器件相比，圖2b所示的器件占據(jù)的面積要小得多。
現(xiàn)在參照圖3，對根據(jù)本發(fā)明的一個(gè)SOI CMOS器件的截面圖進(jìn)行說明，該圖明確地給出了體硅襯底100，隱埋氧化物(BOX)110，和SOI MOSFET的本體130。還給出了將柵50和第二個(gè)硅島60連接在一起的貫穿柵氧化物的接觸70。此草圖表現(xiàn)的是從線B-B’看過去的截面圖。當(dāng)從線A-A’看過去時(shí)，會看到接觸(例如，120)把源和漏與其它電路、器件等連接在一起(為給出)。
參看圖4，所示是一個(gè)被粘貼到圖3晶片上側(cè)的處理芯片170。此處理層最好由厚度足夠進(jìn)行機(jī)械加工(例如，對于8英寸的晶片，厚度要在0.5mm2的數(shù)量級)的硅或玻璃制成。處理層的形狀最好與晶片的形狀相同，并且邊緣應(yīng)與晶片邊緣吻合。由于后面要進(jìn)行隱埋金屬化工藝，因此粘結(jié)材料需要能承受300℃以上的高溫。處理襯底可以是體材料，SOI，或者甚至可以是玻璃材料。它只起機(jī)械支撐的作用。
采用化學(xué)和/或機(jī)械研磨工藝將原始晶片上的體硅從背面腐蝕掉直到露出隱埋的氧化物(BOX)(見圖5)。這種背面腐蝕工藝與為SOI工藝設(shè)計(jì)的粘結(jié)與背面腐蝕工藝類似，只是此處的化學(xué)腐蝕，通常為KOH，一種氫氧化鉀的溶液，可以很容易地停止在隱埋的氧化物處。這導(dǎo)致了一個(gè)頗為平坦而且潔凈的氧化物表面。該表面對于此后將要進(jìn)一步討論的高分辨率的光刻技術(shù)是非常重要的。由于機(jī)械研磨無法在氧化物上停止，因此，化學(xué)腐蝕必須是最后一個(gè)腐蝕步驟。
參見圖6，標(biāo)準(zhǔn)的光刻工藝為腐蝕開了一條路徑。這條路徑與原始晶片的正面圖形對準(zhǔn)。由于隱埋氧化物的厚度一般都在100-300nm，因此它是透明的。這樣，原始晶片上的大部分結(jié)構(gòu)，如STI(淺槽隔離)和柵圖形，都可以非常容易地通過目視來對準(zhǔn)。為了恰當(dāng)?shù)赝瓿蓪?zhǔn)，該路徑被鏡面化。之后，采用諸如RIE等的腐蝕技術(shù)將開通區(qū)域內(nèi)的氧化物除去。腐蝕應(yīng)正好停在氧化物與硅的界面上。如果腐蝕不碰到源、漏和柵區(qū)，允許出現(xiàn)過腐蝕。
參見圖7，之后將開通的路徑用合適的填料填上，填料最好是金屬，例如鎢。如果開通處足夠?qū)挘瑒t只需通過鑲嵌工藝一道工序就能將金屬(Al或Cu)形成。為了確保與MOS本體區(qū)130形成良好接觸，要求與路徑190構(gòu)成界面的內(nèi)表面必須是金屬或經(jīng)過適當(dāng)攙雜的硅。
參見圖8，采用傳統(tǒng)的金屬淀積和腐蝕工藝在BOX110的上面形成多層金屬140(最好是Cu或Al)。這些金屬層為隱埋金屬路徑之間提供互連。
現(xiàn)在參看圖9，所示為按照本發(fā)明的凌夷部分制作的SOI側(cè)面雙極期間的頂視圖。此結(jié)構(gòu)與圖2b給出的體接觸MOS器件類似。此處，本體區(qū)成為雙極器件的基底，發(fā)射區(qū)和接收區(qū)分別相當(dāng)于MOS器件的源和漏。為了節(jié)省空間，柵被較好地置于浮動狀態(tài)?；蛘呖梢园褨胚B接到固定電壓上，只不過要以增大版圖面積為代價(jià)。
通過對以上結(jié)構(gòu)的描述，證明了如下一些優(yōu)點(diǎn)與其將本體連接到同一晶體管的柵上，倒不如將它連到其它器件的節(jié)點(diǎn)上。根據(jù)輸出負(fù)載的條件，可以在需要時(shí)提升體電壓以增大電流驅(qū)動。
高性能的側(cè)面雙極器件通過有效的體接觸，可以使器件作為雙極晶體管來工作。由于襯底電阻和襯底與收集極之間的電容都很低，因此該雙極晶體管以其具有的高速而著稱。由于在模擬應(yīng)用中雙極晶體管優(yōu)于CMOS，因此本發(fā)明實(shí)現(xiàn)了高性能模擬與數(shù)字電路的完全集成。舉例來說，這對無線通信的影響是非常重要的。
通用的體接觸DTMOS只是表明在SOI技術(shù)中引入可以縮小面積并具有低電阻的體接觸能夠獲益的一個(gè)例子。除此之外，這個(gè)全新的體接觸還可以在以下幾個(gè)方面發(fā)揮作用A、消除體浮動效應(yīng)通過體偏置電壓和/或?qū)⒈倔w連接到源上，可以消除體浮動所帶來的所有不利之處。這不僅增強(qiáng)了電路的性能，還提高了電路的穩(wěn)定性。
B、節(jié)省功耗通過給NFET器件加上負(fù)的體偏置電壓，或給PFET加上正的體偏置電壓可以降低備用功耗。這種技術(shù)不能推廣到傳統(tǒng)的SOI技術(shù)中，因?yàn)樵诋a(chǎn)同的SOI技術(shù)中加入體接觸會犧牲面積。按照本發(fā)明，應(yīng)用以上描述的技術(shù)不會出現(xiàn)任何問題。從面積的角度上說，與體效應(yīng)技術(shù)相比，這種技術(shù)可能更有效，因?yàn)樵诘筒拷⒌捏w接觸可以與位于上面的晶體管的連接毫不相干。
以上對幾個(gè)典型的方案進(jìn)行了描述，目的是為了說明和闡述本發(fā)明在概念上的幾個(gè)要點(diǎn)。但是本發(fā)明并不僅限于這些方案，更確切地說，在不脫離本發(fā)明的主旨和權(quán)力要求所規(guī)定的范圍與范疇內(nèi)，還可以從細(xì)節(jié)上做出各種變化和改動。
權(quán)利要求
1．一個(gè)具有源、漏和柵的絕緣體上長硅(SOI)的MOS器件，該SOIMOS器件包括一個(gè)位于上述源和漏之間并將該源和漏隔開的本體區(qū)；和一個(gè)被直接置于上述本體區(qū)之下并與上述柵形成對準(zhǔn)的隱埋金屬路徑；該隱埋金屬與上述本體區(qū)接觸時(shí)不能碰到上述的源或漏。
2．按照權(quán)力要求1中的SOI MOS器件，其中，上述隱埋金屬與隱埋氧化物層同處在同一平面內(nèi)。
3．按照權(quán)力要求1的SOI MOS器件，其中，位于上述隱埋金屬之下的一個(gè)互連將隱埋金屬連接到其它電路上。
4．一個(gè)具有源、漏和柵的動態(tài)閾值MOS器件，該動態(tài)閾值MOS器件包括一個(gè)位于上述源和上述漏之間的本體區(qū)；和一個(gè)被直接置于上述本體區(qū)之下并與上述柵區(qū)形成對準(zhǔn)的隱埋金屬路徑，該隱埋金屬路徑在與上述本體區(qū)接觸時(shí)不能碰到上述源或漏，上述隱埋金屬沿著上述柵擴(kuò)展并與上述柵形成接觸。
5．按照權(quán)力要求4的動態(tài)閾值MOS器件，其中，上述隱埋金屬路徑穿過一個(gè)SOI島與上述柵形成接觸，該SOI島與上述源和漏絕緣，該SOI島進(jìn)一步與上述柵形成接觸。
6．按照權(quán)利要求5的動態(tài)閾值MOS器件，其中，上述SOI島具有的電阻比上述本體區(qū)的電阻至少小一個(gè)數(shù)量級。
7．按照權(quán)利要求4的動態(tài)閾值MOS器件，其中，上述隱埋金屬路徑通過一個(gè)被金屬填充的路徑與上述柵形成接觸。
8．一種制造帶有隱埋金屬體接觸的SOI MOS器件的方法，該方法包括步驟提供一個(gè)SOI襯底，該SOI襯底在一個(gè)隱埋氧化物層上具有一層硅薄膜，該隱埋氧化物層被置于體硅襯底上；形成多個(gè)SOI島，這些島之間由絕緣材料形成電學(xué)上的隔離；在上述SOI島上形成一層敷形絕緣層；在上述至少一個(gè)被絕緣的SOI蕩上制作柵；在上述至少一個(gè)具有上述柵的SOI島上制作源和漏，該源和漏之間由本體區(qū)將它們分開；在上述漏、源和柵之間形成互連并將該互連連接到各元件上從而形成電路；在上述各互連之間的區(qū)域填入絕緣材料；對上述絕緣材料的商標(biāo)面進(jìn)行平面化；將一個(gè)可處理的襯底粘到上述經(jīng)過平面化的表面上；除去上述體硅襯底從而暴露出上述隱埋氧化物層；在上述隱埋氧化物層中開設(shè)至少一個(gè)窗口，該窗口在不覆蓋上述源漏區(qū)的情況下與上述本體區(qū)形成對準(zhǔn)；和通過在上述窗口中填入金屬形成隱埋路徑。
9．按照權(quán)利要求8的方法，還包括在上述隱埋路徑之下加入另外的互連層的步驟。
10．一種制造具有隱埋金屬體接觸的SOI動態(tài)閾值MOS器件的方法，該方法包括步驟提供一個(gè)SOI襯底，該SOI襯底在一個(gè)隱埋氧化物層上具有一層硅薄膜，該隱埋氧化物層被置于體硅襯底上；形成多個(gè)SOI島，這些島之間由絕緣材料形成電學(xué)上的隔離；在上述SOI島上形成一層敷形絕緣層；在上述至少一個(gè)被絕緣的SOI島上制作柵并對該柵進(jìn)行擴(kuò)展直到超過上述SOI島；使上述被擴(kuò)展的柵與第二個(gè)上述SOI島接觸；在上述至少一個(gè)具有上述柵的SOI島上制作源和漏，并在該源和漏之間留下本體區(qū)將它們分開；在上述漏、源和柵之間形成互連并將該互連連接到各元件上從而形成電路；在上述各互連之間的區(qū)域填入絕緣材料；對上述絕緣材料的商標(biāo)面進(jìn)行平面化；將一個(gè)可處理的襯底粘到上述經(jīng)過平面化的表面上；除去上述體硅襯底從而暴露出上述隱埋氧化物層；在上述隱埋氧化物層中開設(shè)至少一個(gè)窗口，該窗口在不覆蓋上述源漏區(qū)的情況下與上述本體區(qū)形成對準(zhǔn)，上述窗口對上述SOI島進(jìn)行擴(kuò)展并經(jīng)過上述第二個(gè)SOI島與上述柵接觸；和通過在上述窗口中填入金屬形成隱埋路徑。
11．按照權(quán)利要求10的方法，還包括在上述隱埋路徑之下加入另外的互連層的步驟。
全文摘要
描述了一種具有本體區(qū)的SOI MOSFET,該本體區(qū)位于源和漏之間并將源和漏分開。隱埋金屬路徑被直接置于該本體區(qū)之下并與柵形成對準(zhǔn)。隱埋金屬與本體區(qū)接觸但不與源和漏接觸。該結(jié)構(gòu)包括直接位于器件下方的金屬互連,其中一個(gè)或多個(gè)金屬互連層從器件的下方經(jīng)過隱埋的金屬氧化物層與硅絕緣體接觸。在這種方法中,源/漏擴(kuò)散區(qū)的低部及本體區(qū)可以耦合在一起。特別是,與傳統(tǒng)的體接觸相比,此處的體接觸在器件寬度方向上具有相當(dāng)?shù)偷碾娮琛?br> 文檔編號H01L27/092GK1308378SQ00129498
公開日2001年8月15日 申請日期2000年12月29日 優(yōu)先權(quán)日2000年1月12日
發(fā)明者馮家馨 申請人:國際商業(yè)機(jī)器公司