專利名稱：半導體裝置及其制造方法
技術領域：
本發(fā)明涉及一種MISFET溝道下部的阱和柵電極電連接的半導體裝置及其制造方法。
以往，為減少半導體裝置的電力消耗，可繼續(xù)不斷地降低電源電壓Vdd?？墒牵瑸榱朔乐箶嚅_電流的增加，MISFET的閾值電壓Vth就不能過分降低。因此，有晶體管驅動能力Id降低的傾向。
作為打破這個問題的器件，提出了DTMISFET(動態(tài)閾值電壓金屬絕緣體半導體場效應晶體管)(Fariborz Assaderaghi，et al．“Dynamic Threshold—Voltage MOSFET(DTMOS)for Uitra—Low voltage VLSI”，IEEE Trans．ElectronDevices，Vol．44，pp．414—421，1997)。
下面，參照圖26A和26B說明DTMISFET的構造。圖26A是表示現(xiàn)有的DTMISFET的結構圖。圖26A是表示DTMISFET結構的立體圖。圖26B是表示沿圖26A的A—A’線的部分剖視圖。圖26A和26B中，3500為SOI襯底，3501為硅襯底。3502為絕緣層，3503為硅主體(阱)，3504為n+型源和漏，3505為柵絕緣膜，3506是由多晶硅組成的柵電極，3507為同柵電極連接的由金屬塞3508間的連接部構成的p+擴散層。
DTMSFET是將柵電極和溝道下部的阱(硅主體)電連接起來的MISFET，電源電壓Vdd即使小，驅動能力也會大，而且器件仍具有斷開電流小的特點。產(chǎn)生這一特點的理由是通過柵電壓傳到襯底上發(fā)生襯底偏置效應，晶體管接通時閾值電壓Vth低，斷開時Vth高這樣的工作原理。
并且，作為其他優(yōu)點它還有(1)DTMOS縱向電場小，載流子遷移率大，是能夠實現(xiàn)高驅動能力的理由之一；(2)在不發(fā)生短溝道效應的區(qū)域，S系數(shù)常常為60mv／十進標量，是理想的值(室溫中的最佳值)；(3)可以實現(xiàn)在采用起間隔工作作用的金屬柵(例如用TiN的柵)的MISFET難以實現(xiàn)的低閾值電壓Vth。
然而，DTMISFET有以下的缺點，就是不那么容易實用化。
(1)為了形成多晶硅與硅主體之間的連接部分(接觸孔和金屬塞)，會使器件的占有面積增大，從而制造工序復雜起來。如圖27所示，如將每一個晶體管用于連接棚極和阱區(qū)的接觸形成有2個，那么，器件的占有面積就會增大，制造工序就復雜了。之所以在硅主體3502的左右兩側形成接觸孔的理由，就是因為硅主體的電阻高，又產(chǎn)生柵RC延遲，又有沿溝道寬度方向使閾值電壓Vth變得不均勻的危險。另外，在圖27中，與圖26A和26B相同的部位都附以同一標號，并省略其說明。
(2)體電阻大，發(fā)生柵RC延遲，對電路工作容易有壞影響。
(3)源／漏的結電容器比現(xiàn)有的MOSFET大。近年來，為了降低源／漏與硅主體之間的pn結漏電，提出了介以電容器來連接柵與硅主體的試驗(IEEEInternational Solid—State Circuits Conference Digest of Technicalpapers，p．292，1997)，但是存在因形成電容器而增大器件面積的大問題。(正如寫入介紹文獻中的那樣，在介以電容器連接棚極和主體的場合，也必須形成pn結二極管。)(4)源／漏和硅主體之間的pn結為正向偏置，Vdd超過0．7V左右，漏電流增大就不能使用了。
本發(fā)明的目的在于提供一種使DTMISFET占有面積縮小，并簡化制造工序的半導體裝置及其制造方法。
為實現(xiàn)上述目的，本發(fā)明構成如下。
本發(fā)明的半導體裝置，在電連接有半導體襯底上形成的MISFET的柵電極和所述MISFET的溝道下方的阱區(qū)的半導體裝置中，上述MISFET形成在所述半導體襯底上形成島狀的器件區(qū)域，并且所述MISFET的柵電極和所述半導體襯底的阱區(qū)之間的電連接在所述島狀的器件區(qū)域側面上實行。
所述柵電極和所述阱區(qū)之間的電連接，優(yōu)選的是介以形成于所述島狀器件區(qū)域側面一部分上的電容器來進行。
本發(fā)明的半導體裝置包括由下部構造和該下部構造上形成相對襯底主表面平行的剖面面積比下部構造要小的上部構造組成的島狀器件區(qū)域的半導體襯底；在所述器件區(qū)域的上部構造上面形成的柵絕緣膜；在所述器件區(qū)域的下部構造和上部構造側面形成的側壁絕緣膜；以及同所述柵絕緣膜上、所述側壁絕緣膜表面和所述器件區(qū)域的下部構造側面連接并形成的柵電極。
本發(fā)明的半導體裝置包括由下部構造和該下部構造上形成相對襯底主表面平行的剖面面積比下部構造要小的上部構造組成的島狀器件區(qū)域的半導體襯底；在所述器件區(qū)域的上部構造上面形成的柵絕緣膜；在該柵絕緣膜上形成的柵電極；在該所述器件區(qū)域的上部構造側面和柵電極側面，形成表面比該柵電極表面要低的器件側壁絕緣膜；以及在所述器件區(qū)域的下部構造側面和所述器件側壁絕緣膜側面上形成，并與所述柵電極和所述器件區(qū)域的下部構造側面電連接的接觸。
本發(fā)明的半導體裝置包括由下部構造和該下部構造上形成并相對襯底主表面平行的剖面面積比下部構造要小的上部構造組成的島狀器件區(qū)域的半導體襯底；在所述器件區(qū)域的上部構造上面形成的柵絕緣膜；所述器件區(qū)域的上部構造側面上形成的側壁絕緣膜；在所述器件區(qū)域的下部構造對向的側面形成的電容器絕緣膜；所述柵絕緣膜上形成的柵電極；以及在所述電容器絕緣膜上形成。并與所述柵電極電連接的電容器電極構成。
本發(fā)明優(yōu)選的是，所述柵電極和所述電容器電極由連續(xù)形成的電極材料構成。
本發(fā)明的半導體裝置，在電連接有半導體襯底上形成MISFET的柵電極和所述MISFET溝道下方的阱區(qū)的半導體裝置中，所述MISFET在所述半導體襯底上形成島狀器件區(qū)域側面一部分上形成，并且所述MISFET的柵電極和所述半導體襯底的阱區(qū)之間的電連接，在所述島狀器件區(qū)域的上面進行。
本發(fā)明優(yōu)選的是在所述島狀器件區(qū)域的對向側面上形成電連接的兩個柵電極。進而，優(yōu)選的是以使其夾著所述島狀器件區(qū)域對面一側上形成的所述二個柵電極的方式在島狀器件區(qū)域形成源和漏區(qū)。
本發(fā)明半導體裝置包括由下部構造和該下部構造上形成并相對襯底主表面平行的剖面面積比下部構造要小的上部構造組成的島狀器件區(qū)域的半導體襯底；在所述器件區(qū)域的下部構造對向的側面上分別形成1對柵絕緣膜；在所述器件區(qū)域的上部構造側面形成的側壁絕緣膜；在所述1對柵絕緣膜上，所述側壁絕緣膜的表面和所述器件區(qū)域的上部構造上形成的柵電極；以及在該所述器件區(qū)域的下部構造上形成源和漏區(qū)，使之夾著所述1對柵絕緣膜。
在上述半導體裝置中，所述柵電極最好是由金屬材料組成。
本發(fā)明的半導體裝置的制造方法，包括把半導體襯底制成圖形，并形成由下部構造和在該下部構造上形成且相對襯底主表面平行剖面面積比下部構造要小的上部構造構成的島狀器件區(qū)域的工序；形成同所述器件區(qū)域的上部構造側面和下部構造上面連接的絕緣膜；在形成所述半導體襯底上柵電極的區(qū)域上形成一次性柵的工序；在所述器件區(qū)域的上部構造上形成源和漏的工序；在所述半導體襯底上，同該一次性柵的側部連接，形成露出該一次性柵的上面的層間絕緣膜的工序；除去該一次性柵，形成露出所述器件區(qū)域的柵溝的工序；在露出所述柵溝底面的所述器件區(qū)域的上部構造上面形成柵絕緣膜的工序；以及在所述柵溝內(nèi)，埋入并形成同所述器件區(qū)域的下部構造側面電連接的柵電極的工序。
本發(fā)明的半導體裝置的制造方法包括在半導體襯底上介以絕緣層而形成的半導體層上面形成MIS晶體管的源、漏和柵電極的區(qū)域上形成掩模材料的工序；將所述掩模材料用作掩模蝕刻所述半導體層，并使該半導體層形成凸部的工序；在所述半導體層的凸部側面形成第1側壁絕緣膜的工序；將所述掩模材料和第1側壁絕緣膜用作掩模蝕刻所述半導體層使所述絕緣層露出，并形成由所述凸部構成的上部構造和由在該上部構造的下部形成的下部構造構成的島狀器件區(qū)域的工序；在所述器件區(qū)域的下部構造側面和第1側壁絕緣膜側面上，形成第2側壁絕緣膜的工序；覆蓋所述絕緣層、第2側壁絕緣膜、第1側壁絕緣膜、和所述器件區(qū)域的上部構造上面的柵形成的區(qū)域而形成一次性柵的工序；在所述器件區(qū)域的上部構造上面形成源和漏的工序；在形成絕緣膜以覆蓋該一次性柵之后，使該絕緣膜的表面平坦化并露出一次性柵的工序；除去該一次性柵，露出所述器件區(qū)域下部構造側面，形成柵溝的工序；在所述柵溝底面的所述器件區(qū)域的上部構造上面形成柵絕緣膜的工序；以及在所述柵溝內(nèi)埋入并形成柵電極的工序。
本發(fā)明的半導體裝置的制造方法包括在半導體襯底上的半導體層上面，形成MOS晶體管的源、漏和柵電極的區(qū)域形成掩模材料的工序；將掩模材料用作掩模蝕刻所述半導體層，并在該半導體襯底上形成凸部的工序；在所述半導體層的凸部側面形成第1側壁絕緣膜的工序；將所述掩模材和第1側壁絕緣膜用作掩模蝕刻所述半導體層，形成由所述凸部構成的上部構造和由在該上部構造的下部形成的下部構造構成的島狀器件區(qū)域的工序；形成覆蓋除所述器件區(qū)域以外的所述半導體襯底表面的絕緣層，以露出所述器件區(qū)域的下部構造側面的上端部的工序；在所述器件區(qū)域的下部構造側面和第1側壁絕緣膜側面上，形成第2側壁絕緣膜的工序；覆蓋所述絕緣層、第2側壁絕緣膜、第1側壁絕緣膜、和所述器件區(qū)域的上部構造上面的柵極形成區(qū)域而形成一次性柵的工序；在所述器件區(qū)域的上部構造上面形成源和漏的工序；在形成絕緣膜以覆蓋該一次性棚之后，使該絕緣膜表面平坦化并露出一次性柵的工序；除去該一次性柵，形成與該器件區(qū)域的下部構造側面連接的柵溝的工序；在所述柵溝底面的所述器件區(qū)域的上部構造上面形成柵絕緣膜的工序；以及在所述柵溝內(nèi)埋入并形成柵電極的工序。
本發(fā)明的半導體裝置的制造方法包括在半導體襯底上介以絕緣層而形成的半導體層上面形成MOS晶體管的源、漏和溝道區(qū)的區(qū)域上形成掩模材料的工序；將所述掩模材料用作為掩模，蝕刻所述半導體層至規(guī)定深度，在該半導體層形成凸部的工序；在所述掩模材料和所述半導體層的凸部側面，形成器件側壁絕緣膜的工序；將所述掩模材料和所述器件側壁絕緣膜用作掩模，蝕刻所述半導體層使所述絕緣層露出，并形成由所述凸部構成的上部構造和由在該上部構造的下部形成的下部構造構成的島狀器件區(qū)域的工序；在所述器件區(qū)域的下部構造側面和所述器件側壁絕緣膜側面上，形成虛設接觸的工序；在所述虛設接觸的周圍形成第1側壁絕緣膜的工序；使所述器件側壁絕緣膜的表面后退的工序；除去所述掩模材料一部分或全部的工序；在包括所述器件區(qū)域的上部構造的所述溝道區(qū)并所述柵電極形成的區(qū)域上面，形成同所述虛設接觸連接一次性柵的工序；將該一次性柵用作掩模，在所述器件區(qū)域的上部構造上形成源和漏的工序；在所述半導體襯底上覆蓋該一次性柵的側面，同時露出該一次性柵的表面而形成第2側壁絕緣膜的工序；除去該一次性柵，露出所述虛設接觸形成柵溝的工序；在所述柵溝的內(nèi)部形成柵絕緣膜的工序；在所述柵溝內(nèi)埋入并形成所述柵電極的工序；使所述虛設接觸的上面露出的工序；除去所述虛設接觸，露出所述器件區(qū)域的下部構造側面而形成接觸溝的工序；以及在所述接觸溝內(nèi)埋入并形成接觸電極的工序。
本發(fā)明的半導體裝置的制造方法包括在半導體襯底上形成MOS晶體管的源、漏和溝道區(qū)的區(qū)域形成掩模材料的工序；將所述掩模材料用作為掩模，蝕刻所述半導體襯底至規(guī)定深度，在該半導體層形成凸部的工序；在所述掩模材料和所述凸部側面，形成器件側壁絕緣膜的工序；將所述掩模材料和所述器件側壁絕緣膜用作掩模，蝕刻所述半導體層，形成由所述凸部構成的上部構造和由在該上部構造的下部形成的下部構造構成的島狀器件區(qū)域的工序；在所述器件區(qū)域的下部構造側面和所述器件側壁絕緣膜側面上，形成虛設接觸的工序；在所述虛設接觸的周圍形成第1側壁絕緣膜的工序；使所述器件側壁絕緣膜的表面后退的工序；除去所述掩模材料的一部分或全部的工序；在包括所述器件區(qū)域的上部構造的溝道區(qū)的所述柵電極形成的區(qū)域上面，形成與所述虛設接觸連接的一次性柵的工序；把該一次性柵用作掩模，在所述器件區(qū)域的上部構造上形成源和漏的工序；在所述半導體襯底上覆蓋該一次性柵的側面，同時露出該一次性柵的表面而形成第2側壁絕緣膜的工序；除去該一次性柵，露出所述虛設接觸來形成柵溝的工序；在所述柵溝的內(nèi)部形成柵絕緣膜的工序；在所述柵溝內(nèi)埋入并形成柵電極的工序；使所述虛設接觸上面露出的工序；除去所述虛設接觸，形成同側壁的一部分和所述器件區(qū)域的下部構造側面連接的接觸溝的工序；以及在所述接觸溝內(nèi)埋入并形成接觸電極的工序。
本發(fā)明的半導體裝置的制造方法包括將半導體襯底制成圖形，并形成由下部構造和在該下部構造上形成且相對襯底主表面平行的剖面面積比下部構造小的上部構造構成的島狀器件區(qū)域的工序；形成同所述器件區(qū)域的上部構造側面和下部構造上面連接的絕緣膜的工序；在所述半導體襯底上形成柵電極的區(qū)域上形成一次性柵的工序；在所述器件區(qū)域的下部構造側部形成源和漏的工序；在所述半導體襯底上，同該一次性柵的側面連接，形成露出該一次性柵上面的層間絕緣膜的工序；除去該一次性柵，形成露出所述器件區(qū)域的柵溝的工序；在露出所述柵溝底面的所述器件區(qū)域表面上淀積絕緣膜，在該器件區(qū)域的上部構造上形成柵絕緣膜，并在所述器件區(qū)域的下部構造側面形成柵絕緣膜的工序；以及在所述柵溝內(nèi)埋入并形成電極材料，形成柵電極和電容器電極的工序。
本發(fā)明的半導體裝置的制造方法包括將半導體襯底制成圖形，并形成由下部構造和在該下部構造上形成且相對襯底主表面平行的剖面面積比下部構造小的上部構造構成的島狀器件區(qū)域的工序；形成連接所述器件區(qū)域的上部構造側面和下部構造上面的絕緣膜的工序；在所述半導體襯底上形成柵電極的區(qū)域上形成一次性柵的工序；在所述器件區(qū)域的下部構造側面形成源和漏的工序；在所述半導體襯底上，連接于該一次性柵的側面而形成露出該一次性柵上面的層間絕緣膜的工序；除去該一次性柵，形成露出所述器件區(qū)域的柵溝的工序；在露出所述柵溝底面的所述器件區(qū)域的下部構造側面上形成柵絕緣膜；以及在所述柵溝內(nèi)埋入并形成柵電極的工序。
本發(fā)明按照上述結構，具有以下的作用和效果。
由于在島狀的器件區(qū)域側面進行柵電極和阱區(qū)的連接，因此不需要有現(xiàn)有的DTMISFET那樣的形成接觸部分的平面面積，可大幅度減少器件的占用面積。另外，柵電極和阱區(qū)電連接的部位可自對準形成，因而能夠簡化制造工序。
并且，由于通過在島狀器件區(qū)域的硅側面形成的電容器進行柵極和阱之間的電連接，不僅可以減少面積，而且可以大幅度降低源／漏與硅主體之間的泄漏電流。
并且，形成了源和漏，使其夾著島狀器件區(qū)域形成的兩個柵電極，因而可以減少pn結面積，并大幅度降低源／漏與硅主體之間的泄漏電流。
并且，采用金屬電極作為柵電極，因此就能容易地對n型阱和p型阱兩者進行電連接。另外，在使用多晶硅柵電極的場合下，連接柵極、相反導電型的阱區(qū)和柵極時，在兩者之間應形成金屬塞，而通過用金屬柵電極，就不需要形成其它的金屬塞。
圖1A表示本發(fā)明第1實施例的DTMISFET結構立體圖；圖1B表示圖1A的A—A’部分剖開的剖視圖；圖2A～2L表示本發(fā)明第1實施例的DTMISFET制造工序的工序剖視圖(相當于圖1A的A—A’部分的剖面)；圖3A～3L表示本發(fā)明第1實施例的DTMISFET制造工序的工序剖視圖(相當于圖1A的A—A’部分的剖面)；圖4A表示本發(fā)明第2實施例的DTMISFET結構立體圖；圖4B表示圖4A的A—A’部分剖開的剖視圖；圖5A～5D表示本發(fā)明第2實施例的DTMISFET制造工序的工序剖視圖(相當于圖4A的A—A’部分的剖面)；圖6A～6D表示本發(fā)明第2實施例的DTMISFET制造工序的工序剖視圖(相當于圖4A的B—B’部分的剖面)；圖7A表示本發(fā)明第3實施例的DTMISFET結構立體圖；圖8A～8P表示本發(fā)明第3實施例的DTMISFET制造工序的工序剖視圖(相當于圖7A的A—A’部分的剖面)；圖9A～9P表示本發(fā)明第3實施例的DTMISFET制造工序的工序剖視圖(相當于圖7A的B—B’部分的剖面)；圖10A表示本發(fā)明第4實施例的DTMISFET結構立體圖；圖11A～11D表示本發(fā)明第4實施例的DTMISFET制造工序的工序剖視圖(相當于圖10A的A—A’部分的剖面)；圖12A～12D表示本發(fā)明第4實施例的DTMISFET制造工序的工序剖視圖(相當于圖10A的B—B’部分的剖面)；圖13A表示本發(fā)明第5實施例的DTMISFET結構立體圖；圖14A～14B表示本發(fā)明第5實施例的DTMISFET制造工序的工序剖視圖(相當于圖13A的A—A’部分的剖面)；圖15A～15B表示本發(fā)明第5實施例的DTMISFET制造工序的工序剖視圖(相當于圖13A的B—B’部分的剖面)；圖16A～160表示本發(fā)明第6實施例的DTMISFET制造工序的工序剖視圖(相當于圖13A的A—A’部分的剖面)；圖17A～170表示本發(fā)明第6實施例的DTMISFET制造工序的工序剖視圖(相當于圖13A的B—B’部分的剖面)；圖18A～18E表示本發(fā)明第7實施例的DTMISFET制造工序的工序剖視圖(相當于圖13A的A—A’部分的剖面)；圖19A～19E表示本發(fā)明第7實施例的DTMISFET制造工序的工序剖視圖(相當于圖13A的B—B’部分的剖面)；圖20A表示本發(fā)明第8實施例的DTMISFET結構立體圖；圖20B表示圖20A的A—A’部分剖開的剖視圖；圖21A～21J表示本發(fā)明第8實施例的DTMISFET制造工序的工序剖視圖(相當于圖20A的A—A’部分的剖面)；圖22A～22J表示本發(fā)明第8實施例的DTMISFET制造工序的工序剖視圖(相當于圖4A的B—B’部分的剖面)；圖23A表示本發(fā)明第9實施例的DTMISFET結構立體圖；圖23B表示圖23A的A—A’部分剖開的剖視圖；圖24A～24K表示本發(fā)明第9實施例的DTMISFET制造工序的工序剖視圖(相當于圖23A的A—A’部分的剖面)；圖25A～25K表示本發(fā)明第9實施例的DTMISFET制造工序的工序剖視圖(相當于圖23A的B—B’部分的剖面)；圖26A表示現(xiàn)有的DTMISFET結構立體圖；圖26B表示圖26A的A—A’部分剖開的剖視圖；圖27表示圖26A、26B所示的DTMISFET的柵極和阱區(qū)之間連接部位的俯視圖。
以下參照


本發(fā)明的實施例。[第1實施例]圖1A表示本發(fā)明第1實施例的DTMISFET結構立體圖；圖1B表示圖1A的A—A’部分剖開的剖視圖。
如圖1A和1B所示，在本實施例中，采用順次淀積了作為半導體襯底的硅單晶襯底12、氧化硅膜13和島狀的硅主體(阱區(qū))14的SOI襯底11。島狀的硅主體14由下部構造14a和相對于下部構造14a上形成的襯底主平面平行的剖面面積比下部構造14a小的上部構造14b構成。另外，在上部構造14b的周圍，露出了下部構造14a的上表面。
形成同島狀硅主體14的下部構造14a側面和上部構造14b上表面連接的側壁絕緣膜17。并且，在硅主體14的一部分上部構造14b上形成柵絕緣膜18。形成金屬柵電極19，使其在柵絕緣膜18上，并與側壁絕緣膜17和硅主體14的下部構造14a側面連接。以從左右夾著金屬柵電極19的方式，在硅主體14的表面層內(nèi)形成源和漏區(qū)16。
如上所述，金屬柵電極19和器件區(qū)域的硅主體14在島狀的硅主體14的下部構造14a側面電連接。
另外，作為柵絕緣膜18，可取的是使用Ta2O5，TiO2，Si3N4，HfO2，ZrO2，La2O3，Gd2O3，Y2O3，CaF2，CaSnF2，CeO2，氧化釔穩(wěn)定化的氧化鋯，Al2O3，ZrSiO4，HfSiO4，Gd2SiO5，2La2O3·3SiO2等的高介電膜。
下面，參照

本發(fā)明的制造方法。圖2A～2L和圖3A～3L是表示圖1A和1B所示的的DTMISFET制造工序的工序剖視圖。并且，圖2A～2L是與圖1A的A—A’部分剖面相當?shù)墓ば蚱室晥D，圖3A～3L是與圖1A的B—B’部分剖面相當?shù)墓ば蚱室晥D。
首先，如圖2A，圖3A所示，準備疊層了硅單晶襯底12、氧化硅膜13和硅半導體層14的SOI襯底11。
接著，如圖2B，圖3B所示，在硅半導體層14的表面形成膜厚5nm左右的熱氧化膜21后，用LPCVD法淀積膜厚100nm左右的多晶硅層(掩模材料)22。在器件區(qū)域的多晶硅層22上形成圖中未示出的光刻膠圖形后，順次對多晶硅層22、熱氧化膜21和硅半導體層14進行RIE(反應離子蝕刻)，在硅半導體層14上形成深度100nm左右的溝，并形成硅主體的上部構造14b。而且，除去光刻膠圖形后，對露出的多晶硅層22和硅主體14表面進行薄氧化(～5nm)而形成SiO2層23。并且，為了在硅主體的下部構造14a側面上，把隨后形成的柵極和硅層電連接起來，用離子注入法形成必要的p+擴散層15。該離子注入時，以多晶硅層22為掩模。
接著，如圖2C、圖3C所示，在整個面上淀積Si3N4膜后，通過進行RIE，在前工序形成的上部構造14b側面形成側壁絕緣膜17。而且，用多晶硅層22和側壁絕緣膜17為掩模，蝕刻硅主體14露出氧化硅膜13。通過該蝕刻工序，形成由包括相對于下部構造14a上形成的襯底主平面平行的剖面面積比下部構造14a要小的上部構造14b構成的島狀硅主體14。另外，在上部構造14b的周圍，露出了下部構造14a的上表面。在該蝕刻工序中，也對多晶硅層22進行蝕刻，但預先調(diào)整膜厚，或預先在多晶硅層22表面形成TEOS—SiO2膜等的蝕刻掩模，使之不消失。
然后，如圖2D和圖3D所示，在淀積Si3N4膜后，通過對Si3N4膜進行RIE，在氧化硅膜13上形成的構造物側壁上，形成厚度大約10nm的第2側壁絕緣膜24。另外，在淀積構成該第2側壁絕緣膜24的Si3N4膜時，調(diào)整工藝條件，要調(diào)整第2側壁絕緣膜24的濕式蝕刻速度，使得蝕刻速度比側壁絕緣膜17快。
接著，如圖2E和圖3E所示，淀積膜厚400nm左右的作為一次性柵材料的多晶硅層25。
接著，如圖2F和圖3F所示，用CMP法使多晶硅層25的表面平坦化。而后，在柵電極形成區(qū)域的多晶硅層表面上形成圖中未示出的光刻膠圖形之后，對多晶硅層25、22進行蝕刻并制成圖形。以后把該制成圖形的多晶硅層22、25稱作一次性柵22、25。
如圖2G和圖3G所示，除去光刻膠圖形后，進行Si3N4膜的淀積和蝕刻，在一次性柵22、25側壁上形成膜厚20nm左右的柵側壁絕緣膜26。而且，形成延伸用或深結用的擴散層，并形成源和漏16。用于形成延伸用的n—擴散層的As離子注入條件為，例如加速電壓15keV，劑量3×1014cm—2。并且，用于形成深結的As注入條件為加速電壓45keV，劑量3×1015cm—2。這里也進行源和漏16激活用的加熱處理(～1000℃)。
如圖2H和圖3H所示，在整個面上淀積TEOS—SiO2膜27后，用CMP法使TEOS—SiO2層27表面平坦化，將一次性柵22、25表面露出來。
如圖2I和圖3I所示，用CDE法等除去一次性柵22、25，在柵的形成區(qū)域形成柵溝31。另外，該蝕刻工序用不蝕刻Si3N4的工藝來進行，留下側壁絕緣膜17、24和26。而且，用HF系的濕式蝕刻法，也將柵溝底面的熱氧化膜21除去。
如圖2J和圖3J所示，在露出柵溝31底面的硅主體的上部構造14b表面上，形成由SiO2組成的柵絕緣膜18。接著，如圖2K、圖3K所示，用濕式蝕刻法除去p+擴散層15側部形成的第2側壁絕緣膜24，并露出p+擴散層15。如上所述，構成第2側壁絕緣膜24的Si3N4的蝕刻速度比側壁絕緣膜17和柵側壁絕緣膜26的速度高而膜厚薄，除去第2側壁絕緣膜24后，還能殘留側壁絕緣膜17和柵側壁絕緣膜26。
如圖2L和圖3L所示，用CVD或濺射法形成Al／TiN(膜厚400nm／5nm)這樣的淀積金屬，通過以CMP法進行平坦化，并形成與所述器件區(qū)域下部構造14a側部形成的p+擴散層15電連接的金屬柵電極19。
然后，與通常的LSI制造工藝相同，以CVD法淀積TEOS層間絕緣膜，在源和漏及金屬柵電極上開出接觸孔，形成上層金屬布線也行。
如以上所示，柵電極和硅層間的電連接，在形成島狀的器件區(qū)域側面的一部分，由柵電極和形成一體的接觸電極進行,因而不需要形成接觸部分的剖面面積，可以大幅度降低器件占有面積。
并且，柵電極由金屬形成，能與n型半導體和p型半導體兩者都容易進行電連接,對形成C—MOSFET非常有利。在多晶硅柵電極的場合，當連接與柵電極相反導電型的硅層和柵電極時，兩者之間必須形成金屬塞等，工序復雜。
進而，可用自對準法進行柵電極和硅層之間的連接，得到面積縮小，工序簡化的工序。并且還通過把金屬柵電極和DTMISFET組合起來的辦法，就能實現(xiàn)金屬柵電極MISFET難以實現(xiàn)的低閾值電壓Vth(～0．2V)。
并且，由于在柵絕緣膜和柵電極形成前形成源和漏，因而在源和漏激活工序之后，沒有高溫處理工序。這樣，不僅可將SiO2膜使用于柵絕緣膜上，而且可以使用Ta2O5膜、TiO2膜或(Ba，Sr)TiO3膜等高介電膜或強電介質(zhì)膜，并可以把金屬材料使用于柵電極上。
另外，在把高或強電介質(zhì)膜使用于柵絕緣膜的情況下，需要根據(jù)所用的柵絕緣膜選擇柵電極的材料，就可以使用TiN、Al、W、Ru等。并且，在柵絕緣膜和柵電極之間，可以形成TiN和WN等作為阻擋金屬。[第2實施例]在本實施例中，說明有關采用通常體硅半導體襯底的DTMISFET。圖4A是表示本發(fā)明第2實施例的DTMISFET結構立體圖；圖4B是表示圖4A的A—A’部分剖開的剖視圖。
在器件區(qū)域的一部分硅單晶襯底71上，形成島狀的器件區(qū)域75。島狀的器件區(qū)域75由下部構造75a、在下部構造75a上形成相對于襯底主平面平行的剖面面積比下部構造75a小的上部構造75b構成。另外，在上部構造75b的周圍，露出下部構造75a的上表面。在島狀的器件區(qū)域75表面層上形成p型阱73，進而在p型阱73下部形成n型阱72。
硅單晶襯底71的器件區(qū)域75下部構造75a上和上部構造75b側面連接形成側壁絕緣膜17。并且，在器件區(qū)域75周圍的硅單晶襯底71上，以及器件區(qū)域75下部構造75a側面連接形成器件隔離絕緣膜(TEOS)74。形成的器件隔離絕緣膜74上表面要比器件區(qū)域75的下部構造75a上表面低。并從一部分器件隔離絕緣膜74中露出硅單晶襯底71的p型阱73。
在器件區(qū)域75的上部構造75b上表面的一部分上形成柵絕緣膜18。金屬柵電極19，通過柵絕緣膜18形成到硅單晶襯底71上，并在器件區(qū)域75的上部構造75b表面形成源和漏16，使其夾著柵絕緣膜18。金屬柵電極19形成在柵絕緣膜18上，而且要與側壁絕緣膜17和器件區(qū)域75的下部構造75a上部側面的p型阱73連接。
下面，參照

本發(fā)明的制造方法。用圖5A～5D和圖6A～6D說明應該本裝置的制造工序。圖5A～5D是與圖4A的A—A’部分剖面相當?shù)墓ば蚱室晥D。圖6A～6D是與圖4A的B—B’部分剖面相當?shù)墓ば蚱室晥D。
首先，如圖5A，圖6B所示，準備體硅單晶襯底71。在硅單晶襯底71的表面形成膜厚5nm左右的熱氧化膜81后，用LPCVD法淀積由膜厚1OOnm左右的多晶硅層82和膜厚150nm左右的TEOS膜組成的絕緣膜83。利用光刻技術，在器件區(qū)域的絕緣膜83上形成圖中未示出的光刻膠圖形。以光刻膠圖為掩模，對多晶硅層82、熱氧化膜81和硅單晶襯底71進行蝕刻，在硅單晶襯底71上形成深度1OOnm左右的溝，并在硅單晶襯底71上形成上部構造75b。而且，除去光刻膠圖形后，對露出的多晶硅層82和硅單晶襯底71的表面進行薄氧化(～5nm)，形成氧化層84。
接著，如圖5B、圖6B所示，在硅單晶襯底71上形成的上部構造75b側面，形成由厚度30nm左右的Si3N4構成的側壁絕緣膜17。而且，以絕緣膜83和側壁絕緣膜17為掩模，進一步蝕刻硅單晶襯底71大約250nm。通過這次蝕刻，形成由下部構造75a和在下部構造75a上形成相對于襯底主平面平行的剖面面積比下部構造75a要小的上部構造75b組成的島狀器件區(qū)域75。另外，在上部構造75b的周圍，讓下部構造75a的上表面露出。這時，絕緣膜83雖然也同時受蝕刻，但是在此蝕刻工序中，要調(diào)整形成絕緣膜83的膜厚，使得絕緣膜83不消失。
然后，如圖5C、圖6C所示，在整個面上淀積膜厚550nm左右的器件隔離絕緣膜74之后，用CMP法將表面平坦化，并露出多晶硅層82。接著，通過高加速離子注入，依次形成深n型阱72和淺p型阱73(雙重阱構造)。
然后，如圖5D、圖6D所示，用RIE或濕式蝕刻法，留下器件隔離區(qū)的器件隔離絕緣膜74，并使器件隔離絕緣膜74下的淺p型阱73側面凹陷，在深度方向露出80nm左右。進而通過進行Si3N4膜的淀積／蝕刻，在側壁絕緣膜17側部再形成厚度10nm左右的第2側壁絕緣膜85。另外，最好優(yōu)化工藝條件進行淀積，要使構成第2側壁絕緣膜85的Si3N4膜蝕刻速度比側壁絕緣膜17的快。
此后的工序，跟用于第1實施例的圖2E～2L和圖3E～3L說過的制造工序一樣，因此省去說明。
根據(jù)本實施例，不用擔心使用SOI襯底時容易出現(xiàn)的硅主體高電阻問題。這是因為不用硅主體而代之以比較高的雜質(zhì)濃度膜厚采用厚的p型阱，可以降低該部分電阻的緣故。[第3實施例]
圖7為表示本發(fā)明第3實施例的DTMISFET結構剖面立體圖。
本裝置采用淀積了硅襯底1001、埋入氧化膜1002和硅有源層1003的SOI襯底1000。硅有源層(器件區(qū)域)1003形成為島狀。島狀的硅有源層1003由下部構造1003a和形成于下部構造1003a上跟襯底主表面平行的剖面面積比下部構造1003a小的上部構造1003b構成。另外，在上部構造1003b周圍，露出了下部構造1003a的上表面。
同島狀硅有源層1003的下部構造1003a上面和上部構造1003b側面連接，形成了環(huán)狀的器件側壁絕緣膜1010。另外，器件側壁絕緣膜1010上面的高度要形成得比硅有源層1003上部構造1003b的上面還高。
在埋入的氧化膜1002上，且與硅有源層1003下部構造1003a側面和器件側壁絕緣膜1010側面連接，形成底面和下面用阻擋金屬1011覆蓋的接觸電極1012。因此，硅有源層1003和接觸電極1012，通過阻擋金屬1011進行電連接。
在硅有源層1003的上部構造1003b上面形成了柵絕緣膜1006。該柵絕緣膜1006要形成與器件側壁絕緣膜1010一邊對面的一部分連接，而另一邊對面不連接。在沒有形成柵絕緣膜1006的硅有源層1003上部構造1003b的上面，形成緩沖氧化膜1005。
另外，作為柵絕緣膜18，可取的是使用Ta2O5，TiO2，Si3N4，HfO2，ZrO2，La2O3，Gd2O3，Y2O3，CaF2，CaSnF2，CeO2，氧化釔穩(wěn)定化的氧化鋯，Al2O3，ZrSiO4，HfSiO4，Gd2SiO5，2La2O3·3SiO2等的高介電膜。
層間絕緣膜1007形成于緩沖氧化膜1005上面，要同緩沖氧化膜1005連接的區(qū)域的器件側壁絕緣膜1010側面和上面，以及同阻擋金屬1011側面連接。
阻擋金屬1008形成于柵絕緣膜1006上面，要同層間絕緣膜1007側面、器件側壁絕緣膜1010側面和上面以及阻擋金屬1011側面連接。并且形成柵電極1009，使其同阻擋金屬1008連接。即，柵電極1009和接觸電極1012，介以阻擋金屬1008、1011進行電連接。因此，柵電極1009和硅有源層1003的下部側面，通過阻擋金屬1008、1011和接觸電極1012進行電連接。
而且，在硅有源層1003的上部構造1003b上面夾著柵電極1009，形成了源和漏1004(圖中未示出源或漏的一方)。
而且，同覆蓋接觸電極1012表面的阻擋金屬1011外周表面連接，形成器件隔離絕緣膜1013。器件隔離絕緣膜1013上表面形成得要比柵電極1009低。在器件隔離絕緣膜1013上面，沿柵電極1009長度方向的延長方向，形成以阻擋金屬1008覆蓋側面和下面的電極1009A。并且，在器件隔離絕緣膜1013上沒有形成電極1009A的區(qū)域上，形成層間絕緣膜1007。
然后，參照圖8A～8P、9A～9P，說明本裝置的制造方法。圖8A～8P是相當于圖7A的A—A’部分剖面的工序剖視圖。圖9A～9P是相當于圖7A的B—B’部分剖面的工序剖視圖。
首先，如圖8A，圖9A所示，在硅襯底1001上介以埋入氧化膜1002，在形成了厚度300nm左右的硅有源層1003的SOI襯底1000上，形成緩沖氧化膜1005后，依次淀積多晶硅膜1101和氮化硅膜1102。
接著，如圖8B，圖9B所示，用光刻技術描繪器件區(qū)域的圖形并形成圖中未示出的光刻膠圖形后，對氮化硅膜1102、多晶硅膜1101、緩沖氧化膜1005和硅有源層1003進行RIE。這時，不對深度方向全部進行蝕刻，而是蝕刻硅有源層1003深度為15nm～20nm左右，在硅有源層1003上形成上部構造1003b。
如圖8C，圖9C所示，通過淀積氧化硅膜后進行RIE，形成包圍硅有源層1003上部構造1003b周圍的器件側壁絕緣膜1010。這里，頂部器件側壁絕緣膜1010稱為長方形剖面，但是通常器件側壁絕緣膜1010上部變薄。
如圖8D，圖9D所示，用氮化硅膜1102和器件側壁絕緣膜1010為掩模，對硅有源層1003進行RIE露出埋入氧化膜1002，并露出器件側壁絕緣膜1010下部的硅有源層1003。通過該蝕刻工序，形成由下部構造1003a和形成于下部構造1003a上相對襯底主表面平行的剖面面積比下部構造1003a小的上部構造1003b構成的島狀硅有源層1003。另外，在上部構造1003b周圍，露出下部構造1003a的上表面。最好對該硅有源層1003的下部構造1003a側面，通過以傾斜離子注入法等注入雜質(zhì)作成高濃度，降低之后與柵電極的接觸電阻。
如圖8E，圖9E所示，通過在整個面上淀積氮化硅膜后進行RIE，在硅有源層1003的下部構造1003a和器件側壁絕緣膜1010側部形成虛設接觸1103。
如圖8F，圖9F所示，通過在整個面上淀積氧化硅膜后進行CMP，在相鄰器件區(qū)域1003之間的空間形成器件隔離絕緣膜1013。用RIE法選擇性蝕刻硅氧化物，使器件隔離絕緣膜1013的表面后退。這時，硅襯底1001的表面也同樣后退。
如圖8G,圖9G所示，以選擇性蝕刻硅氮化物的條件進行RIE，除去氮化硅膜1102。在蝕刻時，由硅氮化物組成的虛設接觸1103表面后退。
如圖8H，圖9H所示，依次淀積多晶硅膜1104和氮化硅膜1105。接著，如圖8I，圖9I所示，在用光刻技術，形成覆蓋柵電極形成區(qū)域的圖中未示出的光刻膠圖形之后，進行RIE，通過RIE依次蝕刻氮化硅膜1105、多晶硅膜1104和多晶硅膜1101，形成了一次性柵后，除去光刻膠圖形。此后把殘留的氮化硅膜1105、多晶硅膜1104和多晶硅膜1101稱為一次性柵1105、1104和1101。
接著，如圖8J，圖9J所示，以一次性柵1105、1104和1101為掩模，對硅有源層1003進行離子注入形成源和漏1004后，進行退火激活。
如圖8K，圖9K所示，淀積層間絕緣膜1007以覆蓋一次性柵1105、1104和1101后進行CMP，把層間絕緣膜1007的里面及一次性柵1105、1104和1101的表面制成同樣的高度。
如圖8L，圖9L所示，以層間絕緣膜1007為掩模除去一次性柵1105、1104和1101，形成緩沖氧化膜1005表面露出的柵溝1106。而且，如圖8M，圖9M所示，除去柵溝1106內(nèi)露出的緩沖氧化膜1005。
如圖8N、圖9N所示，將柵溝1106內(nèi)露出的硅有源層1003表面進行氧化，形成柵絕緣膜1006。為防止柵電極材料的擴散，例如淀積了由TiN組成的阻擋金屬1008后，淀積W等柵電極1009。而且，用CMP法研磨柵電極材料和阻擋金屬材料，只在溝內(nèi)形成阻擋金屬1008和柵電極1009。
如圖80、圖90所示，用熱磷酸處理除去虛設接觸1103，形成在側面硅有源層1003下部構造1003a露出的接觸溝1107。接著如圖8P、圖9P所示，在形成了阻擋金屬1011和Al等的接觸電極1012后，通過用CMP法等進行平坦，形成電連接柵電極1009和硅有源層1003下部構造1003a的接觸電極1012。
然后，同通常形成晶體管工序一樣，進行層間絕緣膜的淀積，形成與柵電極連接的接觸孔。進而在淀積TiN作為反應防止層之后，淀積成為柵布線的鋁，通過制成圖形而形成柵布線。
在本實施例中，除上述第1實施例說過的效果外，由于接觸電極1012和硅有源層1013之間的接觸在硅有源層1013四周圍都有，所以能夠獲得穩(wěn)定低電阻電連接。另外，在圖7中雖然圖示出源極接觸1014和漏極觸1014，但由于這些接觸可以用公知的方法形成，所以沒有對該制造方法進行特別說明。[第4實施例]
在本實施例中，就作為柵絕緣膜使用氧化鉭這種淀積膜的DTMISFET進行說明。使用淀積膜作為柵絕緣膜的場合下，為了除去虛設柵在所形成柵溝的整個面上淀積絕緣膜，用柵絕緣膜絕緣電連接柵電極和硅有源層的接觸和柵電極。
因此，如圖10所示，形成連接接觸電極1012和柵電極1009的電極1902、1903。另外，在圖10中，對與圖7同樣的部位附以相同的標號，并省去其詳細說明。
接著，說明有關本裝置的制造方法。圖11A～11D，圖12A～12D表示本發(fā)明第4實施例的DTMISFET制造工序的工序剖視圖。圖11A～11D是相當于圖10的A—A’部分剖面的工序剖視圖；圖12A～12D是相當于圖10的B—B’部分剖面的工序剖視圖。
圖11A，圖12A所示的構造，由第2實施例的DTMISFET制造方法所示的工序剖視圖中的圖8A～8M，圖9A～9M的構造來形成，因而省去說明。
而且，如圖11B，圖12B所示，在依次淀積作為柵絕緣膜的氧化鉭等高介電膜、阻擋金屬和柵電極后，通過用CMP法等使之平坦，僅在柵溝1106內(nèi)殘留柵絕緣膜1901、阻擋金屬1008和柵電極1009。然后，如圖11C，圖12C所示，用熱磷酸除去虛設接觸1103形成接觸溝1107。而且，在淀積阻擋金屬1011和接觸電極1012后，通過進行CMP，僅在接觸溝1107內(nèi)殘留阻擋金屬1011和接觸電極1012。
接著，如圖11D，圖12D所示，在依次淀積阻擋電極1902和金屬電極1903后，用光刻技術作成圖形，形成連接柵電極1009和接觸電極1012的金屬電極1903。
根據(jù)本實施例，即使以淀積膜用作柵絕緣膜，通過金屬電極，也能作成柵電極和接觸電極電連接。從而讓柵電極和硅有源層電連接。[第5實施例]在本實施例中，同第2實施例同樣，說明用淀積高介電膜形成柵絕緣膜的DTMISFET。
本實施例的構造，如圖13所示，除去接觸電極1012側部的柵絕緣膜1901，電連接接觸電極1012和柵電極1009。另外，在圖13中，與圖10同樣的部分附以相同的標號，其詳細說明從略。
下面，參照圖14A～14B，圖15A～15B，說明本裝置的制造方法。實施例圖14A～14B是相當于圖13的A—A’部分剖開的工序剖視圖。實施例圖15A～15B是相當于圖13的B—B’部分剖開的工序剖視圖。
在圖11A～11B，圖12A～12B前進行同第4實施例同樣的制造工序后，如圖14A和圖15A所示，除去虛設接觸1103之前，用CDE法等選擇性地蝕刻與虛設接觸1103連接的由氧化鉭等高介電膜構成的柵絕緣膜1901并切凹槽。
接著，如圖14B和圖15B所示，除去虛設接觸1103之后，淀積阻擋金屬1011和接觸電極1012，進行由CMP法產(chǎn)生的平坦化，形成同柵電極1009和硅有源層1003電連接的接觸電極1012。
不用第4實施例的電極1903，因而有能夠電連接柵電極1009和接觸電極1012的優(yōu)點。[第6實施例]在第3～第5實施例中，用硅氮化物作為虛設接觸，而在本實施例中，說明把多晶硅用于虛設接觸的實施方式。
圖16A～16O是相當于圖13的A—A’部分剖開的工序剖視圖。圖17A～17O是相當于圖13的B—B’部分剖開的工序剖視圖。
本實施例首先如圖16A，圖17A所示，在膜厚300nm左右的硅有源層1003上形成緩沖氧化膜1005后，再淀積氮化硅膜2401。
然后，如圖16B，圖17B所示，用光刻技術形成圖中未示出的光刻膠圖形，以該光刻膠圖形為掩模，對氮化硅膜2401和緩沖氧化膜1005進行RIE。而且，除去光刻膠圖形后，對硅有源層1003進行RIE。在該RIE工序中，不在深度方向全面蝕刻硅有源層1003，而是蝕刻深度為15nm～20nm左右，形成上部構造1003b。
接著，如圖16C，圖17C所示，在整個面上形成氧化硅膜后通過進行RIE，在硅有源層1003的上部構造1003b、緩沖氧化膜1005和氮化硅膜2401的側部形成器件側壁絕緣膜1010。
如圖16D，圖17D所示，以氮化硅膜2401和器件側壁絕緣膜1010為掩模，對硅有源層1003進行RIE，直至埋入氧化膜1002露出。在該RIE工序中，器件側壁絕緣膜1010下部的硅有源層1003露出，形成連接于同柵電極電連接的接觸電極的下部構造1003a。而且，最好通過用傾斜離子注入法等將硅有源層露出部位的雜質(zhì)濃度作成高濃度，降低之后與柵電極的接觸電阻。
如圖16E,圖17E所示，露出的硅有源層1003的下部構造1003a表面熱氧化后，淀積多晶硅膜以覆蓋氮化硅膜2401和器件側壁絕緣膜1010之后，通過進行RIE，在器件區(qū)域周圍形成同硅有源層連接的虛設接觸2402。
如圖16F，圖17F所示，在整個面上淀積氧化硅膜后，用CMP法等平坦化形成器件隔離絕緣膜1013。而且，通過用選擇性蝕刻氧化硅膜的條件，使器件隔離絕緣膜1013表面后退。另外，由硅氧化物組成的器件側壁絕緣膜1010表面也同時后退。
如圖16G,圖17G所示，在整個面上淀積氮化硅膜2403。接著，如圖16H，圖17H所示，用光刻技術在柵電極區(qū)域的氮化硅膜2403上形成圖中未示出的光刻膠圖形后，以該光刻膠圖形為掩模，對氮化硅膜2403、2401進行RIE，僅在柵電極形成區(qū)域上殘留氮化硅膜2401、2403，并除去光刻膠圖形。另外，將該殘留的氮化硅膜2401、2403稱為一次性柵2401、2403。
如圖16I，圖17I所示，進行以一次性柵2401、2403為掩模的離子注入和激活，形成源和漏1004。而且，如圖16J，圖17J所示，在整個面上淀積層間絕緣膜1007。接著，如圖16K,圖17K所示，用CMP法等把層間絕緣膜1007平坦化并露出一次性柵2401和2403的表面。接著，如圖16L，圖17L所示，選擇性除去硅氮化物組成的一次性柵2401和2403，形成柵溝1106。接著，如圖16M，圖17M所示，氧化露出于柵溝1106底面的硅有源層1003表面形成柵絕緣膜1006。并且，依次淀積構成阻擋金屬1008和柵電極1009的材料后，通過進行CMP在柵溝1106內(nèi)選擇性地形成阻擋金屬1008和柵電極1009。
如圖16N，圖17N所示，用多晶—CDE處理法，除去多晶硅組成的虛設接觸2402后，用稀氫氟酸處理，除去晶體管體表面的氧化膜，形成露出下部構造1003a的接觸溝1107。
如圖160，圖170所示，淀積阻擋金屬1011和Al組成的接觸電極1012，進行CMP法的平坦化，形成柵電極1009和硅有源層1003的下部構造1003a電連接的接觸電極1012。[第7實施例]下面，在本實施例中，不是對SOI襯底，而是對在通常的多晶硅襯底上形成DTMISFET的場合進行說明。
圖18A～18E是相當于圖13的A—A’部分剖開的工序剖視圖。圖19A～19E是相當于圖13的B—B’部分剖開的工序剖視圖。
首先，如圖18A，圖19A所示，在硅單晶襯底3201上形成緩沖氧化膜1005后，依次淀積多晶硅膜1101和氮化硅膜1102。
接著，如圖18B，圖19B所示，用光刻技術描繪器件區(qū)域的圖形，形成圖中未示出的光刻膠圖形后，對緩沖氧化膜1005和硅單晶襯底3201進行RIE。這時，不對深度方向全體進行蝕刻，而蝕刻深度15nm～20nm左右的硅單晶襯底3201并限定出上部構造3201b。
如圖18C，圖19C所示，淀積氧化硅膜后通過進行RIE，形成器件側壁絕緣膜1010，使之無切縫地包圍上部構造3201b的側部。
如圖18D，圖19D所示，以氮化硅膜1102和器件側壁絕緣膜1010用作掩模，對硅單晶襯底3201進行RIE，在上部構造3201b的器件側壁絕緣膜1010下部形成下部構造3201a。最好通過對該露出的下部構造3201a，以傾斜離子注入法等注入雜質(zhì)作成高濃度，降低之后與柵電極的接觸電阻。
如圖18E，圖19E所示，在整個面上除去氮化硅膜后，通過進行RIE，在器件側壁絕緣膜1010和下部構造3201a的側部形成虛設接觸1103。
以后的工序同參照圖8F～8P和圖9F～9P說明的工序同樣，因而說明從略。
自此以下為追加實施例。[第8實施例]圖20A是表示本發(fā)明第8實施例的DTMISFET結構立體圖，圖20B表示圖20A部分剖開的剖視圖。本裝置就是在臺面型器件隔離的基礎上形成金屬柵N溝MOSFET。
如圖20A，圖20B所示，在本實施例中，采用依次淀積了作為半導體襯底的硅單晶襯底12、氧化硅膜13和島狀的硅主體(阱區(qū))14的SOI襯底11。島狀的硅主體14由下部構造14a和在下部構造14a上形成并相對襯底主表面平行的剖面面積比下部構造14a小的上部構造14b構成。另外，在上部構造14b的周圍，露出了下部構造14a的上表面。
形成同島狀的硅主體的上部構造14b側面和下部構造14a上面連接的側壁絕緣膜17。而且，沿硅主體14和側壁絕緣膜17的下表面形成Ta2O5膜3801。硅主體的上部構造14b上形成的Ta2O5膜3801為DTMISFET的柵絕緣膜3802。并且，硅主體的下部構造14a側面形成的Ta2O5膜3801成為電容器絕緣膜3803。
沿著Ta2O5膜3801的表面形成金屬電極3804。介以硅主體的上部構造14b上的Ta2O5膜3801(柵絕緣膜3802)形成的金屬電極3804就變?yōu)闁烹姌O3805。并且，介以硅主體的下部構造14a側面的Ta2O5膜3801(電容器絕緣膜3803)形成的金屬電極3804就變?yōu)殡娙萜麟姌O3806。要從左右夾著金屬柵電極19，在硅主體14的表面層形成源和漏16。因而，在硅主體的下部構造14a側面形成電容器3807，在硅主體的上部構造14b上形成MISFET。
MISFET的柵電極3805和電容器3807的電容器電極3806由同一金屬電極3804來形成。因此，MISFET的電容器絕緣膜3803，介以電容器3807同硅主體的下部構造14a電連接。
硅主體的下部構造14a上面和硅主體的上部構造14b側面形成側壁絕緣膜17，進行柵、源和漏之間的絕緣隔離和電容器的減低。
本裝置中金屬柵電極19與硅主體之間的電連接是在硅主體的下部構造14a側面的一部分上來進行的，所以能夠解決以往器件面積增大的問題。并且，介以形成于硅主體下部構造14a側面的電容器進行柵電極與硅主體的電連接，不僅可減少面積，而且能大幅度降低源和漏及硅主體之間的漏電流。進而，根據(jù)本實施例，還可以用自對準法進行柵與硅主體的連接，達到縮小面積、簡化工序的效果。
下面，參照

本裝置的制造方法。圖21A～21J，圖22A～22J表示在圖20A，20B所示的DTMISFET制造工序的工序剖視圖。還有，圖21A～21J是相當于圖20A的A—A’部分剖開的工序剖視圖，圖22A～22J是相當于圖20A的B—B’部分剖開的工序剖視圖。
首先，如圖21A，圖22A所示，準備淀積了硅單晶襯底12、氧化硅膜13和硅半導體層14的SOI襯底11。
其次，如圖21B，圖22B所示，在硅半導體層14表面上形成膜厚5nm左右的熱氧化膜21后，用LPCVD法淀積膜厚1OOnm左右的Si3N4膜3811。在器件區(qū)域的Si3N4膜3811上形成圖中未示出的光刻膠圖形后，依次對Si3N4膜3811、熱氧化膜21和硅半導體層14進行RIE，在硅半導體層14上形成深度1OOnm左右的溝，并形成硅主體的上部構造14b。并且，除去了光刻膠圖形后，對硅主體14表面進行薄(～5nm)氧化，形成圖中未示出的SiO2層。為了以后電連接所形成的柵與硅層，需要用離子注入法形成p+擴散層。
如圖21C，圖22C所示，在整個面上淀積Si3N4膜后，通過進行RIE，在硅主體的上部構造14b側面形成由厚度30nm左右的Si3N4膜組成的側壁絕緣膜17。以該側壁絕緣膜17和Si3N4膜3811為掩模，蝕刻硅半導體層14直到露出氧化硅層13。這時，由于Si3N4膜3811也同時被蝕刻，膜厚減少了。
如圖21D，圖22D所示，為了除去位于硅主體的上部構造14b上面的Si3N4膜3811，進行少量的RIE或熱磷酸處理。氧化硅主體的上部構造14b側面，形成氧化硅膜3812。
如圖21E，圖22E所示，在整個面上淀積400nm以后作為除去用的可棄式柵(稱為一次性柵)材料的多晶硅膜25。形成用來形成一次性柵的圖中未示出的光刻膠圖形，蝕刻加工多晶硅膜25。另外，如有需要，用CMP法削平多晶硅膜25的凸出部后，蝕刻加工多晶硅膜25也行。之后，除去光刻膠，淀積Si3N4膜，進行RIE，在多晶硅膜25側面形成Si3N4膜3813(膜厚20nm左右)。
如圖21F，圖22F所示，以多晶硅膜25為掩模，進行擴大或深結用的離子注入，由此形成源和漏16。擴大結n—注入條件是，例如As，15KeV，3×1014cm—2。深結n+擴散層注入條件是，例如As，45keV，3×1015cm—2。因此也進行源和漏的活化(～1000℃)。
在已經(jīng)形成了源和漏以后，之后就沒有600℃以上的高溫熱處理工序。因此在柵絕緣膜上，不僅可以使用SiO2膜，而且可以使用Ta2O5膜，TiO2膜，HfO2膜，ZrO2膜，或(Ba，Sr)TiO3等的高介電膜(高k膜)，并且柵電極可使用金屬材料。柵絕緣膜使用高介電膜的場合下，需要根據(jù)所用的柵絕緣膜選擇柵電極材料，可能使用多晶硅、TiN、Al、W、Ru等。并且，多數(shù)場合，在柵絕緣膜與柵電極材料之間形成TiN或WN等作為阻擋金屬是理想的。
如圖21G，圖22G所示，全面淀積TEOS—SiO2膜3814后，用CMP法使TEOS—SiO2膜3814平坦化，露出多晶硅膜25上表面。
如圖21H，圖22H所示，用CDE法等除去多晶硅膜25，在預定形成柵極的區(qū)域，形成用于埋入柵極材料的溝3815。此時，采用不除去由Si3N4膜3813和Si3N4膜組成的側壁絕緣膜17的工藝條件。
如圖21I，圖22I所示，通過HF系濕式蝕刻法除去氧化硅膜21、3812后，用CVD法形成Ta2O5膜3801。Ta2O5膜3801，在硅主體的下部構造14a上成為電容器絕緣膜3803，在硅主體的上部構造14b上成為柵絕緣膜3802。
如圖21J，圖22J所示，用CVD或濺射法形成象W／TiN(膜厚400nm／5nm)那樣的疊層金屬，以CMP法平坦化，并退火，向溝內(nèi)埋入形成金屬電極3804。介以硅主體的上部構造14b上的Ta2O5膜3801(柵絕緣膜3802)形成的金屬電極3804成為柵電極3805。另外還介以硅主體的下部構造14a側面的Ta2O5膜3801(電容器絕緣膜3803)而形成的金屬電極3804就成為電容器電極3806。
通過以上說明的制造工序，在硅主體的上部構造14b上形成MISFET，同時柵電極3805和島狀硅主體的下部構造14a，介以電容器3807自對準地進行連接。
金屬柵電極的形成以后，都與通常的LSI制造過程同樣。以CVD法淀積層間絕緣膜TEOS，在源和漏及柵電極上開接觸孔，形成上層金屬布線(圖中未示出)。
象以上一樣，倘若采用本實施例，在器件區(qū)域硅的一部分側面上進行柵極和硅主體的電連接，因而能夠解決以往成為器件面積增大的問題，并且，介以形成于硅主體下部構造側面的電容器進行柵電極與硅主體的電連接，不僅可減少面積，而且能大幅度降低源和漏及硅主體之間的漏電流。進而，根據(jù)本實施例，還可以用自對準法進行柵與硅主體的連接，達到縮小面積、簡化工序的效果。[第9實施例]圖23A是表示本發(fā)明第9實施例的DTMISFET結構的立體圖，圖24B是表示圖23A的A—A’部分剖開的剖視圖。本裝置就是在臺面型器件隔離的基礎上形成金屬柵N溝MOSFET。
如圖23A，圖23B所示，在本實施例中，采用依次淀積作為半導體襯底的硅單晶襯底12、氧化硅膜13和島狀的硅主體(阱區(qū))14的SOI襯底11。島狀的硅主體14由下部構造14a和在下部構造14a上形成并相對襯底主表面平行的剖面面積比下部構造14a小的上部構造14b構成。另外，在上部構造14b的周圍，露出了下部構造14a的上表面。
形成與硅主體的上部構造14b側面和下部構造14a上面連接的側壁絕緣膜17，并實現(xiàn)柵與源和漏之間的電容器減低。而且，在硅主體的下部構造14a側面形成柵絕緣膜18。柵絕緣膜18上形成金屬柵電極19，且要同側壁絕緣膜17和硅主體的上部構造14b上面連接。形成源和漏區(qū)，使其夾著在硅主體下部構造14a的相對側面形成的1個柵電極。
倘若采用本裝置，由于在硅主體的下部構造14a兩側面形成MOSFET，同時在硅主體的上部構造14b上面進行柵極與硅主體的電連接，因而能夠大幅度減低器件占用面積，制造也容易。進而還有，倘若采用本實施例，島狀硅主體兩側面形成的源和漏區(qū)由于是構成硅主體下部構造14a的對向側面上形成的MOS晶體管源和漏區(qū)的同一擴散層，因而減少了各自pn結面積，同現(xiàn)有的DTMISFET比較，能夠大幅度降低源和漏及硅主體之間的漏電流。
下面，參照

本裝置的制造方法。圖24A～24K，圖25A～25K是表示在圖23A，23B中所示的DTMISFET制造工序的工序剖視圖。還有，圖24A～24K是相當于圖23A的A—A’部分剖開的工序剖視圖，圖25A～25K是相當于圖23A的B—B’部分剖開的工序剖視圖。
首先，如圖24A，圖25A所示，準備淀積了硅單晶襯底12、氧化硅膜13和硅半導體層14的SOI襯底11。
其次，如圖24B，圖25B所示，在硅半導體層14表面上形成膜厚5nm左右的熱氧化膜21后，用LPCVD法淀積膜厚100nm左右的Si3N4膜3811。在器件區(qū)域的Si3N4膜3811上，形成圖中未示出的光刻膠圖形后，依次對Si3N4膜3811、熱氧化膜21和硅主體14進行RIE，在硅主體14上形成深度100nm左右的溝，并形成硅主體的上部構造14b。并且，除去了光刻膠圖形后，對硅主體14表面進行薄(～5nm)氧化，形成圖中未示出的SiO2層。
如圖24C，圖25C所示，在硅主體的上部構造14b側面，形成由厚度30nm左右的Si3N4膜組成的側壁絕緣膜17。以該Si3N4膜組成的側壁絕緣膜17和Si3N4膜3811為掩模，蝕刻硅半導體層14直到露出埋入的絕緣膜，在硅主體的上部構造14b下，形成下部構造14a。
如圖24D，圖25D所示，氧化硅主體的下部構造14a側面，形成氧化膜4301后，在整個面上淀積400nm左右以后作為除去用的可棄式柵(稱為一次性柵)材料的多晶硅膜25。形成用于形成一次性柵的光刻膠圖形(圖中未示出)，蝕刻加工多晶硅膜25。另外，如有需要，用CMP法削平凸出部后，蝕刻加工多晶硅膜25也行。之后，除去光刻膠，在多晶硅膜25側壁上，形成膜厚20nm左右的Si3N4膜3813。
如圖24E，圖25E所示，以多晶硅膜25為掩模，用傾斜離子注入法，在硅主體的下部構造14a側面形成擴大結或深結，并夾著硅主體下部構造14a的相對側面形成的二個柵電極來形成源和漏16。
另外，通過調(diào)整硅主體14的寬度和傾斜離子注入法的注入條件，在硅主體的下部構造14a相對側面上分別注入雜質(zhì)離子后，就進行激活，使構成源和漏的擴散層成為以沒有覆蓋著多晶硅膜25的區(qū)域進行連接。
擴大結的n—注入條件是，例如As，15KeV，3×1014cm—2。深結n+擴散層的注入條件是，例如As，45keV，3×1015cm—2。因此也進行源和漏的活化(～1000℃)。
在形成源和漏之后，以下的工序中就沒有600℃以上的高溫熱處理工序。因此在MISFET的柵絕緣膜上，不僅SiO2膜，而且可以使用Ta2O5膜，TiO2膜，HfO2膜，ZrO2膜，或(Ba，Sr)TiO3等的高介電膜(高—k膜)，并且MISFET的柵電極可使用金屬材料。柵絕緣膜使用高介電膜的場合下，需要根據(jù)所用的柵絕緣膜選擇柵電極材料，可以使用多晶硅、TiN、Al、W、Ru等。并且，多數(shù)情況下，理想的是柵絕緣膜與柵電極材料之間要形成作為阻擋金屬的TiN或WN等。
如圖24F，25F所示，在整個面上淀積TEOS—SiO2膜3814后，用CMP進行平坦化，露出多晶硅膜25的頂部。
如圖24G,圖25G所示，用CDE法等除去多晶硅膜25，在預定形成柵極的區(qū)域，形成用于埋入柵極材料的溝4302。進而，用RIE法除去溝4302底部的Si3N4膜3811。此時，采用不除去由Si3N4膜組成的側壁絕緣膜17、3813的工藝條件。并且，通過HF系濕式蝕刻法，除去溝4302底部的SiO2膜21和4301。
如圖24H,圖25H所示，用CVD法形成Ta2O5膜3802作為柵絕緣膜。如圖24I，圖25I所示，作為金屬柵電極，首先用CVD法形成膜厚15nm左右的TiN膜4303。該TiN膜4303，在后工序中，將成為抑制所形成的W膜進行擴散的阻擋金屬膜。接著，如圖24J,圖25J所示，對TiN膜4303和Ta2O5膜3802進行RIE，只在溝4302的側壁上留下Ta2O5膜3802和TiN膜4303。因此，露出硅主體上部構造14b的上表面。在這里，為了對柵極和硅主體14進行電連接，進行離子注入，在硅主體的上部構造14b上表面形成p+擴散層(圖中未示出)。
如圖24K，圖25K所示，用CVD形成400nm左右的W膜4304，并以CMP法進行平坦化。這樣一來，就在硅主體上部構造14b的一部分上面，自對準地連接金屬柵4303、4304和硅主體14，并在硅主體下部構造14a的一部分側面上形成MOS晶體管。
金屬柵極4303、4304的形成后，工序都與通常的LSI制造過程同樣。以CVD法淀積層間絕緣膜TEOS，在源和漏及柵電極上打開接觸孔，形成上層金屬布線(圖中未示出)。
象以上那樣，倘若采用本實施例，在硅主體下部構造14a的兩側面形成MOS晶體管，同時在硅主體的上部構造上面進行柵極和硅主體的電連接，因而能夠大幅度減少器件占用面積，制造也容易。進而，若采用本實施例，島(壁)狀的硅主體兩側面上形成的源和漏，由于與在硅主體下部構造的相對側面上形成的MOS晶體管的源和漏是一樣的，因而能夠減少各自的pn結面積，同現(xiàn)有的DTMISFET比較，能大幅度降低源和漏及硅主體之間的漏電流。
進而還有，倘若采用本實施例，可以用自對準法進行柵與硅主體的連接，獲得縮小面積、簡化工序的效果。另外，又因為DTMISFET，可以實現(xiàn)在使用中間電容器工作作用的MISFET中難以實現(xiàn)的低閾值電壓Vth(～0．2V)。
另外，在本實施例中，雖然源和漏區(qū)要這樣形成，使其夾著在下部構造側部形成的二個柵電極，但是也可以在各個柵電極分別形成源和漏區(qū)。這時，不可能降低漏電流，然而可以達到作為本發(fā)明目的的器件的面積縮小，并可使工序簡化。
另外，本發(fā)明不限于上述實施例，在不脫離其宗旨的范圍內(nèi)，本發(fā)明還可能有種種變形和實施。
權利要求
1.一種半導體裝置，電連接有半導體襯底上形成的MISFET的柵電極和所述MISFET的溝道下方的阱區(qū)，其中，所述MISFET形成在所述半導體襯底上形成為島狀的器件區(qū)域上，以及所述MISFET的柵電極和所述半導體襯底的阱區(qū)之間的電連接，在所述島狀器件區(qū)域側面上進行。
2.根據(jù)權利要求1所述的半導體裝置，其特征是所述柵電極由金屬材料構成。
3.根據(jù)權利要求1所述的半導體裝置，其特征是所述柵電極和所述阱區(qū)之間的電連接通過在所述島狀器件區(qū)域的一部分側面上形成的電容器來進行。
4.一種半導體裝置，包括具有由下部構造和在該下部構造上形成并相對襯底主表面平行的剖面面積比下部構造要小的上部構造組成的島狀器件區(qū)域的半導體襯底；在所述器件區(qū)域的上部構造上面形成的柵絕緣膜；在所述器件區(qū)域的下部構造上和上部構造側面形成的側壁絕緣膜；以及同所述柵絕緣膜上、所述側壁絕緣膜表面、和所述器件區(qū)域的下部構造側面連接形成的柵電極。
5.根據(jù)權利要求4所述的半導體裝置，其特征是所述柵電極由金屬材料構成。
6.一種半導體裝置，包括具有由下部構造和在該下部構造上形成并相對襯底主表面平行的剖面面積比下部構造要小的上部構造組成的島狀器件區(qū)域的半導體襯底；在所述器件區(qū)域的上部構造上面形成的柵絕緣膜；在該柵絕緣膜上形成的柵電極；在該所述器件區(qū)域的上部構造側面和柵電極側面，形成表面比該柵電極表面低的器件側壁絕緣膜；以及在所述器件區(qū)域的下部構造側面和所述器件側壁絕緣膜側面上形成同所述柵電極和所述器件區(qū)域的下部構造側面電連接的接觸。
7.根據(jù)權利要求6所述的半導體裝置，其特征是所述柵電極由金屬材料構成。
8.一種半導體裝置，包括具備由下部構造，和在該下部構造上形成并相對襯底主表面平行的剖面面積比下部構造要小的上部構造組成的島狀器件區(qū)域的半導體襯底；在所述器件區(qū)域的上部構造上面形成的柵絕緣膜；在所述器件區(qū)域的上部構造側面上形成的側壁絕緣膜；在所述器件區(qū)域下部構造的相對側面形成的電容器絕緣膜；在所述柵絕緣膜上形成的柵電極；以及在所述電容器絕緣膜上形成同所述柵電極電連接的電容器電極構成。
9.根據(jù)權利要求8所述的半導體裝置，其特征是所述柵電極和所述電容器電極由連續(xù)形成的電極材料構成。
10.根據(jù)權利要求8所述的半導體裝置，其特征是所述柵電極由金屬材料構成。
11.一種半導體裝置，電連接有在半導體襯底上形成的MISFET的柵電極和所述MISFET的溝道下方的阱區(qū)，其中，所述MISFET在所述半導體襯底上形成島狀器件區(qū)域的一部分側面上形成，以及所述MISFET的柵電極和所述半導體襯底的阱區(qū)之間的電連接在所述島狀器件區(qū)域上面進行。
12.根據(jù)權利要求11所述的半導體裝置，其特征是在所述島狀器件區(qū)域的相對側面上形成電連接的兩個柵電極。
13.根據(jù)權利要求12所述的半導體裝置，其特征是形成源和漏區(qū)，使其夾著在所述島狀器件區(qū)域的相對側面形成的所述二個柵電極。
14.一種半導體裝置，包括具有由下部構造和在該下部構造上形成相對襯底主表面平行的剖面面積比下部構造要小的上部構造組成的島狀器件區(qū)域的半導體襯底。在所述器件區(qū)域下部構造的相對側面上分別形成1對柵絕緣膜；在所述器件區(qū)域的上部構造側面形成的側壁絕緣膜；在所述1對柵絕緣膜上、所述側壁絕緣膜的表面和所述器件區(qū)域的上部構造上形成的柵電極；以及在該所述器件區(qū)域的下部構造上形成源和漏區(qū)，使其夾著所述1對柵絕緣膜。
15.一種半導體裝置的制造方法，包括下列步驟在半導體襯底上形成MOS晶體管的源、漏和溝道區(qū)的區(qū)域上形成掩模材料的工序；將所述掩模材料用作為蝕刻掩模，蝕刻所述半導體襯底至規(guī)定深度，在該半導體襯底上形成凸部的工序；在所述掩模材料和所述凸部側面，形成器件側壁絕緣膜的工序；將所述掩模材料和所述器件側壁絕緣膜用作掩模，蝕刻所述半導體層，形成由所述凸部構成的上部構造和由在該上部構造的下部形成的下部構造構成的島狀器件區(qū)域的工序；在所述半導體襯底上形成柵電極的區(qū)域上，形成一次性柵的工序；在所述器件區(qū)域的上部構造上，形成源和漏的工序；在所述半導體襯底上，同該一次性柵的側部連接，形成露出該一次性柵上面的層間絕緣膜的工序；除去該一次性柵，形成露出所述器件區(qū)域的柵溝的工序；在露出柵溝底面的所述器件區(qū)域的上部構造上面，形成柵絕緣膜的工序；以及在所述柵溝內(nèi)，埋入并形成形成同所述器件區(qū)域的下部構造側面電連接的柵電極的工序。
16.一種半導體裝置的制造方法，包括下列步驟在半導體襯底上介以絕緣層而形成的半導體層上面形成MIS晶體管的源、漏和柵電極的區(qū)域上形成掩模材料的工序；將所述掩模材料用作掩模，蝕刻所述半導體層，并使該半導體層形成凸部的工序；在所述半導體層的凸部側面形成第1側壁絕緣膜的工序；將所述掩模材料和第1側壁絕緣膜用作掩模，蝕刻所述半導體層使所述絕緣層露出，并形成由所述凸部構成的上部構造和由在該上部構造的下部形成的下部構造構成的島狀器件區(qū)域的工序；在所述器件區(qū)域的下部構造側面和第1側壁絕緣膜側面上，形成第2側壁絕緣膜的工序；覆蓋所述絕緣層、第2側壁絕緣膜、第1側壁絕緣膜、和所述器件區(qū)域的上部構造上面的柵所形成的區(qū)域而形成一次性柵的工序；在所述器件區(qū)域的上部構造上面，形成源和漏的工序；在形成絕緣膜以覆蓋該一次性柵之后，使該絕緣膜表面平坦化并露出一次性柵的工序；除去該一次性柵，露出所述器件區(qū)域下部構造側面，形成柵溝的工序；在所述柵溝底面的所述器件區(qū)域的上部構造上面，形成柵絕緣膜的工序；以及在所述柵溝內(nèi)，埋入并形成柵電極的工序。
17.一種半導體裝置的制造方法，包括下列步驟在半導體襯底上的半導體層上面形成MOS晶體管的源、漏和柵電極的區(qū)域形成掩模材料的工序；將掩模材料用作掩模，蝕刻所述半導體層，并在該半導體襯底上形成凸部的工序；在所述半導體襯底的凸部側面，形成第1側壁絕緣膜的工序；將所述第1掩模材料和第1側壁絕緣膜用作掩模，蝕刻所述半導體層，形成由所述凸部構成的上部構造和由在該上部構造的下部形成的下部構造構成的島狀器件區(qū)域的工序；形成覆蓋所述器件區(qū)域以外的所述半導體襯底表面的絕緣層，以露出所述器件區(qū)域的下部構造側面的上端部的工序；在所述器件區(qū)域的下部構造側面和第1側壁絕緣膜側面上，形成第2側壁絕緣膜的工序；覆蓋所述絕緣層、第2側壁絕緣膜，第1側壁絕緣膜、和所述器件區(qū)域的上部構造上面的柵極形成區(qū)域而形成一次性柵的工序；在所述器件區(qū)域的上部構造上面，形成源和漏的工序；在形成絕緣膜以覆蓋該一次性柵之后，使該絕緣膜表面平坦化并露出一次性柵的工序；除去該一次性柵，形成與該器件區(qū)域的下部構造側面連接的柵溝的工序；在所述柵溝底面的所述器件區(qū)域的上部構造上面形成柵絕緣膜的工序；以及在所述柵溝內(nèi)，埋入并形成柵電極的工序。
18.一種半導體裝置的制造方法，包括下列步驟在半導體襯底上介以絕緣層而形成的半導體層上面形成MOS晶體管的源、漏和溝道區(qū)的區(qū)域上形成掩模材料的工序；將所述掩模材料用作為蝕刻掩模，蝕刻所述半導體層至規(guī)定深度，在該半導體層上形成凸部的工序；在所述掩模材料和所述半導體層的凸部側面，形成器件側壁絕緣膜的工序；將所述掩模材料和所述器件側壁絕緣膜用作掩模，蝕刻所述半導體層使所述絕緣層露出，并形成由所述凸部構成的上部構造和由在該上部構造的下部形成的下部構造構成的島狀器件區(qū)域的工序；在所述器件區(qū)域的下部構造側面和所述器件側壁絕緣膜側面上，形成虛設接觸的工序；在所述虛設接觸的周圍形成第1絕緣膜的工序；使所述器件側壁絕緣膜的表面后退的工序；除去所述掩模材料的一部分或全部的工序；在包括所述器件區(qū)域的上部構造的所述溝道區(qū)的形成所述柵電極的區(qū)域上面，形成同所述虛設接觸連接的一次性柵的工序；將該一次性柵用作掩模，在所述器件區(qū)域的上部構造上形成源和漏的工序；在所述半導體襯底上覆蓋該一次性柵的側面，同時露出該一次性柵的表面而形成第2絕緣膜的工序；除去該一次性柵，露出所述虛設接觸形成柵溝的工序；在所述柵溝的內(nèi)部形成柵絕緣膜的工序；在所述柵溝內(nèi)埋入形成所述柵電極的工序；使所述虛設接觸的上面露出的工序；除去所述虛設接觸，露出所述器件區(qū)域的下部構造側面而形成接觸溝的工序；以及在所述接觸溝內(nèi)埋入形成接觸電極的工序。
19.一種半導體裝置的制造方法，包括下列步驟在半導體襯底上形成MOS晶體管的源、漏和溝道區(qū)的區(qū)域上形成掩模材料的工序；將所述掩模材料用作為蝕刻掩模，蝕刻所述半導體襯底至規(guī)定深度，在該半導體襯底上形成凸部的工序；在所述掩模材料和所述凸部側面，形成側壁絕緣膜的工序；將所述掩模材料和所述器件側壁絕緣膜用作掩模，蝕刻所述半導體層，形成由所述凸部構成的上部構造和由在該上部構造的下部形成的下部構造構成的島狀器件區(qū)域的工序；在所述器件區(qū)域的下部構造側面和所述器件側壁絕緣膜側面上，形成虛設接觸的工序；在所述虛設接觸的周圍形成第1絕緣膜的工序；使所述器件側壁絕緣膜的表面后退的工序；除去所述掩模材料的一部分或全部的工序；在包括所述器件區(qū)域的上部構造的溝道區(qū)的形成所述柵電極的區(qū)域上面，形成與所述虛設接觸連接的一次性柵的工序；將該一次性柵用作掩模，在所述器件區(qū)域的上部構造上形成源和漏的工序；在所述半導體襯底上覆蓋該一次性柵的側面，同時露出該一次性柵的表面而形成第2絕緣膜的工序；除去該一次性柵，形成露出所述虛設接觸的柵溝的工序；在所述柵溝的內(nèi)部形成柵絕緣膜的工序；在所述柵溝內(nèi)埋入形成柵電極的工序；使所述虛設接觸上面露出的工序；除去所述虛設接觸，形成同側壁的一部分和所述器件區(qū)域的下部構造側面連接的接觸溝的工序；以及在所述接觸溝內(nèi)埋入形成接觸電極的工序。
20.一種半導體裝置的制造方法，包括下列步驟在半導體襯底上形成MOS晶體管的源、漏和溝道區(qū)的區(qū)域上形成掩模材料的工序；將所述掩模材料用作為蝕刻掩模，蝕刻所述半導體襯底至規(guī)定深度，在該半導體襯底上形成凸部的工序；在所述掩模材料和所述凸部側面，形成側壁絕緣膜的工序；將所述掩模材料和所述器件側壁絕緣膜用作掩模，蝕刻所述半導體層，形成由所述凸部構成的上部構造和由在該上部構造的下部形成的下部構造構成的島狀器件區(qū)域的工序；在所述半導體襯底上形成柵電極的區(qū)域上，形成一次性柵的工序；在所述器件區(qū)域的上部構造上，形成源和漏的工序；在所述半導體襯底上，同該一次性柵的側部連接，形成露出該一次性柵上面的層間絕緣膜的工序；除去該一次性柵，形成露出所述器件區(qū)域一部分的柵溝的工序；在露出柵溝底面的所述器件區(qū)域表面淀積絕緣膜，在該器件區(qū)域的上部構造上形成柵絕緣膜，并在所述器件區(qū)域的下部構造側面形成柵絕緣膜的工序；以及在所述柵溝內(nèi)埋入形成電極材料，形成柵電極和電容器電極的工序。
21.一種半導體裝置的制造方法，包括下列步驟在半導體襯底上形成MOS晶體管的源、漏和溝道區(qū)的區(qū)域上形成掩模材料的工序；將所述掩模材料用作為蝕刻掩模，蝕刻所述半導體襯底至規(guī)定深度，在該半導體襯底上形成凸部的工序；在所述掩模材料和所述凸部側面，形成側壁絕緣膜的工序；將所述掩模材料和所述器件側壁絕緣膜用作掩模，蝕刻所述半導體層，形成由所述凸部構成的上部構造和由在該上部構造的下部形成的下部構造構成的島狀器件區(qū)域的工序；在所述半導體襯底上形成柵電極的區(qū)域上，形成一次性柵的工序；在所述器件區(qū)域的下部構造側部，形成源和漏的工序；在所述半導體襯底上，同該一次性柵的側部連接，形成露出該一次性柵上面的層間絕緣膜的工序；除去該一次性柵，形成露出所述器件區(qū)域一部分的柵溝的工序；在露出柵溝底面的所述器件區(qū)域的下部構造側面，形成柵絕緣膜的工序；以及在所述柵溝內(nèi)，埋入形成柵電極的工序。
全文摘要
在半導體襯底上形成的MISFET的柵電極和所述MISFET的溝道下方阱區(qū)電連接的半導體裝置中,將所述MISFET形成在所述半導體襯底上形成島狀的器件區(qū)域上,所述MISFET的柵電極與所述半導體襯底的阱區(qū)之間的電連接在所述島狀的器件區(qū)域側面上實行。
文檔編號H01L21/822GK1279516SQ0012413
公開日2001年1月10日 申請日期2000年6月30日 優(yōu)先權日1999年6月30日
發(fā)明者八木下淳史, 齋藤友博, 飯沼俊彥 申請人:株式會社東芝