專利名稱：：半導(dǎo)體裝置的制造方法和半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及在DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)中使用的MOS晶體管等的半導(dǎo)體裝置的制造方法。DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)由作為蓄積存儲(chǔ)信息用的存儲(chǔ)區(qū)的存儲(chǔ)單元陣列和相對(duì)于該存儲(chǔ)單元陣列進(jìn)行預(yù)定的輸入輸出工作用的外圍電路構(gòu)成。配置多個(gè)相當(dāng)于最小存儲(chǔ)單位的存儲(chǔ)單元而構(gòu)成存儲(chǔ)單元陣列。DRAM中的存儲(chǔ)單元基本上由1個(gè)電容器和與其連接的1個(gè)MOS(金屬氧化物半導(dǎo)體)晶體管構(gòu)成。而且，在工作中，判定在電容器中是否蓄積了預(yù)定的電荷，通過將其與數(shù)據(jù)“0”、“1”相對(duì)應(yīng)來進(jìn)行信息存儲(chǔ)。圖34是典型的DRAM的存儲(chǔ)單元的等效電路。如該圖中所示，存儲(chǔ)單元200由電容器201和單元晶體管202構(gòu)成，單元晶體管202的源／漏電極中的一個(gè)電極與電容器201的一個(gè)電極連接，單元晶體管202的另一個(gè)電極與位線203連接。此外，單元晶體管202的的柵電極與字線204連接，位線203與讀出放大器205連接。再有，之所以使用「源／漏」這樣的表述，是因?yàn)槔眯畔⒌淖x出或?qū)懭?，該電極起到載流子的供給源(源)的功能，或起到將載流子向外取出(漏)的功能。圖35是示出現(xiàn)有的存儲(chǔ)單元的結(jié)構(gòu)的剖面圖。在該圖中，用虛線示出了一部分被隱蔽的部分。如該圖中所示，在p型的半導(dǎo)體襯底101上形成用分離氧化膜構(gòu)成的STI(淺槽隔離)102，在導(dǎo)電性方面將元件間絕緣分離開。由柵絕緣膜103、柵電極104、n型的源／漏區(qū)105、106、側(cè)壁107和絕緣膜108以n型來構(gòu)成MOS晶體管，柵電極104也起到字線204的功能。源／漏區(qū)105和106夾住柵電極104，在半導(dǎo)體襯底101的表面上有選擇地被形成，側(cè)壁107是覆蓋柵電極104的絕緣膜，在與柵絕緣膜103鄰接的側(cè)壁107的下部，形成絕緣膜108。多晶硅襯墊110a的底面與源／漏區(qū)106連接，上表面與下述的存儲(chǔ)節(jié)點(diǎn)111連接。另一方面，多晶硅襯墊110b的底面與源／漏區(qū)105連接，上表面通過圖35中未示出的區(qū)域與圖中用虛線示出的位線113連接。在包含MOS晶體管和多晶硅襯墊110a及110b的半導(dǎo)體襯底101的整個(gè)面上形成層間絕緣膜112，在層間絕緣膜112上形成氮化硅膜114。然后，在氮化硅膜114的上部區(qū)域上形成存儲(chǔ)單元電容器118。存儲(chǔ)單元電容器118由下部電極115、粗面化的多晶硅120、電容器電介質(zhì)膜116和單元板117構(gòu)成。下部電極115的材料為摻磷的非晶硅或摻雜多晶硅。電容器電介質(zhì)膜116由氧化硅膜、氮化硅膜或高介電常數(shù)的膜等構(gòu)成。單元板117由包含n型雜質(zhì)的多晶硅構(gòu)成。存儲(chǔ)單元電容器118的下部電極115通過貫通層間絕緣膜112被形成的存儲(chǔ)節(jié)點(diǎn)111與多晶硅襯墊110a導(dǎo)電性地連接。由于作為存儲(chǔ)信息在存儲(chǔ)單元電容器118中被蓄積的電荷因源／漏區(qū)105、106與半導(dǎo)體襯底101的n-p結(jié)部分、或電容器電介質(zhì)膜116等中的漏泄電流等而逐漸地放電，故為了在DRAM中繼續(xù)保持存儲(chǔ)，必須有適時(shí)地注入電荷的操作。將該操作稱為刷新。以下，簡單地說明刷新操作。首先，利用讀出放大器205讀出并判斷被寫入到電容器201中的信息內(nèi)容。然后，根據(jù)已判斷的信息內(nèi)容，在判斷為已在電容器201中注入了電荷的情況下，補(bǔ)充新的電荷，在判斷為沒有注入電荷的情況下，通過寫入操作以消除電容器201中的電荷。再有，對(duì)被選擇的柵電極104和源／漏區(qū)105施加電壓，如上所述，通過進(jìn)行該存儲(chǔ)單元電容器中被蓄積的信息的讀出和寫入，來進(jìn)行刷新操作。但是，在現(xiàn)有的半導(dǎo)體存儲(chǔ)器中，除了因讀出操作引起的信息的消失之外，還有從存儲(chǔ)節(jié)點(diǎn)和MOS晶體管源／漏區(qū)與半導(dǎo)體襯底的n-p結(jié)部分發(fā)生漏泄電流，信息消失了。為了防止因該漏泄電流引起的信息的消失，必須以1msec～約幾百msec的比較短的周期，對(duì)于在全部的存儲(chǔ)單元中被蓄積的信息進(jìn)行刷新操作，由于頻繁地進(jìn)行刷新操作，故存在半導(dǎo)體存儲(chǔ)器的功耗增大的問題。此外，由于在進(jìn)行刷新操作的期間內(nèi)不能讀出存儲(chǔ)單元中被蓄積的信息，故存在刷新時(shí)間的間隔(暫停刷新時(shí)間)變短的問題。如果該暫停刷新時(shí)間短，則產(chǎn)生對(duì)于操作的數(shù)據(jù)使用效率下降的問題。本發(fā)明是為了解決上述問題而進(jìn)行的，其目的在于提供一種可得到謀求降低漏泄電流而不把集成度損害到必要程度以上的MOS晶體管的半導(dǎo)體裝置的制造方法。與本發(fā)明有關(guān)的第1方面的半導(dǎo)體裝置的制造方法是在第1導(dǎo)電型的半導(dǎo)體襯底的上層部中形成的第1區(qū)域和第2區(qū)域中分別形成第2導(dǎo)電型的第1和第2MOS晶體管的方法，該方法具備下述步驟(a)在上述第1和第2區(qū)域中分別形成第2導(dǎo)電型的第1源／漏區(qū)對(duì)、位于上述第1源／漏區(qū)對(duì)間的第1導(dǎo)電型的溝道區(qū)和位于上述溝道區(qū)上的柵電極區(qū)的步驟；(b)在上述第1和第2區(qū)域各自的柵電極區(qū)的側(cè)面上形成第1側(cè)壁的步驟；(c)在整個(gè)面上形成層間絕緣膜，只在上述第1區(qū)域中貫通上述層間絕緣膜并形成槽以使上述第1側(cè)壁的側(cè)面露出的步驟；以及(d)在包含上述槽內(nèi)部的上述第1側(cè)壁的側(cè)面上的整個(gè)面上形成了第2側(cè)壁形成用絕緣膜之后，通過除去上述槽內(nèi)部以外的上述第2側(cè)壁用絕緣膜在上述第1側(cè)壁的側(cè)面上形成第2側(cè)壁的步驟，在上述第1區(qū)域中，利用上述第1和第2側(cè)壁、上述第1源／漏區(qū)對(duì)、上述溝道區(qū)和上述柵電極區(qū)構(gòu)成上述第1MOS晶體管，在上述第2區(qū)域中，利用上述第1側(cè)壁、上述第1源／漏區(qū)對(duì)、上述溝道區(qū)和上述柵電極區(qū)構(gòu)成上述第2MOS晶體管。此外，本發(fā)明的第2方面的發(fā)明是本發(fā)明的第1方面中所述的半導(dǎo)體裝置的制造方法，還具備(e)在上述步驟(c)之后且在上述步驟(d)之前執(zhí)行的、從上述槽導(dǎo)入第2導(dǎo)電型的雜質(zhì)、與上述第1源／漏區(qū)對(duì)分別相鄰接地形成第2導(dǎo)電型的第2源／漏區(qū)對(duì)的步驟。此外，本發(fā)明的第3方面的發(fā)明是本發(fā)明的第2方面中所述的半導(dǎo)體裝置的制造方法，還具備(f)在上述步驟(d)之后執(zhí)行的、以上述第2側(cè)壁作為掩模從上述槽導(dǎo)入第2導(dǎo)電型的雜質(zhì)、與上述第2源／漏區(qū)對(duì)分別相鄰接地形成第3源／漏區(qū)對(duì)的步驟。此外，本發(fā)明的第4方面的發(fā)明是本發(fā)明的第3方面中所述的半導(dǎo)體裝置的制造方法，上述第2和第3源／漏區(qū)對(duì)的至少一方，與上述第1源／漏區(qū)對(duì)相比，其形成深度較深。此外，本發(fā)明的第5方面的半導(dǎo)體裝置的制造方法是本發(fā)明的第1至第4方面的任一方面中所述的半導(dǎo)體裝置的制造方法，上述第1區(qū)域包含半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元形成區(qū)，上述第2區(qū)域包含上述半導(dǎo)體存儲(chǔ)器的外圍電路形成區(qū)。與本發(fā)明有關(guān)的第7方面的半導(dǎo)體裝置的制造方法是在第1導(dǎo)電型的半導(dǎo)體襯底中形成第2導(dǎo)電型的MOS晶體管的半導(dǎo)體裝置的制造方法，該方法具備下述步驟(a)在上述半導(dǎo)體襯底的表面中形成第2導(dǎo)電型的源／漏區(qū)對(duì)、位于上述源／漏區(qū)對(duì)間的第1導(dǎo)電型的溝道區(qū)和位于上述溝道區(qū)上的柵電極區(qū)的步驟；(b)在整個(gè)面上形成側(cè)壁用絕緣膜的步驟；(c)在不露出上述半導(dǎo)體襯底的情況下，部分地除去上述柵電極區(qū)的一方側(cè)面一側(cè)的上述側(cè)壁用絕緣膜的步驟；以及(d)對(duì)于上述側(cè)壁用絕緣膜進(jìn)行刻蝕處理、通過除去柵電極區(qū)側(cè)面以外的上述側(cè)壁用絕緣膜、利用殘存的上述側(cè)壁用絕緣膜在上述柵電極區(qū)的側(cè)面上形成側(cè)壁的步驟，將上述第1區(qū)域中的上述側(cè)壁的另一方側(cè)面一側(cè)的形成寬度形成得比上述一方側(cè)面一側(cè)的形成寬度寬，利用上述側(cè)壁、上述源／漏區(qū)對(duì)、上述溝道區(qū)和上述柵電極區(qū)構(gòu)成上述MOS晶體管。此外，本發(fā)明的第8方面的發(fā)明是本發(fā)明的第7方面中所述的半導(dǎo)體裝置的制造方法，還具備(e)在上述步驟(d)之后執(zhí)行的、在上述半導(dǎo)體襯底上形成存儲(chǔ)單元電容器的步驟，上述存儲(chǔ)單元電容器的一方電極與上述MOS晶體管的上述源／漏區(qū)對(duì)中的上述另一方側(cè)面一側(cè)的源／漏區(qū)導(dǎo)電性地連接。與本發(fā)明有關(guān)的第10方面所述的半導(dǎo)體裝置具備具有存儲(chǔ)單元形成區(qū)和外圍電路形成區(qū)的第1導(dǎo)電型的半導(dǎo)體襯底；在上述存儲(chǔ)單元形成區(qū)和外圍電路形成區(qū)中分別形成的第2導(dǎo)電型的第1和第2MOS晶體管；以及在上述存儲(chǔ)單元形成區(qū)中形成的、一方電極與上述第1MOS晶體管的一方電極區(qū)導(dǎo)電性地連接的存儲(chǔ)單元電容器，將在上述第1MOS晶體管的柵電極區(qū)的側(cè)面上被設(shè)置的側(cè)壁的形成寬度設(shè)定得比在上述第2MOS晶體管的柵電極區(qū)的側(cè)面上被設(shè)置的側(cè)壁的形成寬度寬。圖1是示出用實(shí)施例1的DRAM的制造方法制造的DRAM的存儲(chǔ)單元區(qū)的結(jié)構(gòu)的剖面圖。圖2是示出用實(shí)施例1的DRAM的制造方法制造的DRAM的外圍電路區(qū)的結(jié)構(gòu)的剖面圖。圖3是示出實(shí)施例1的DRAM(存儲(chǔ)單元區(qū))的制造方法的剖面圖。圖4是示出實(shí)施例1的DRAM(外圍電路區(qū))的制造方法的剖面圖。圖5是示出實(shí)施例1的DRAM(存儲(chǔ)單元區(qū))的制造方法的剖面圖。圖6是示出實(shí)施例1的DRAM(外圍電路區(qū))的制造方法的剖面圖。圖7是示出實(shí)施例1的DRAM(存儲(chǔ)單元區(qū))的制造方法的剖面圖。圖8是示出實(shí)施例1的DRAM(外圍電路區(qū))的制造方法的剖面圖。圖9是示出實(shí)施例1的DRAM(存儲(chǔ)單元區(qū))的制造方法的剖面圖。圖10是示出實(shí)施例1的DRAM(外圍電路區(qū))的制造方法的剖面圖。圖11是示出實(shí)施例1的DRAM(存儲(chǔ)單元區(qū))的制造方法的剖面圖。圖12是示出實(shí)施例1的DRAM(外圍電路區(qū))的制造方法的剖面圖。圖13是示出實(shí)施例1的DRAM(存儲(chǔ)單元區(qū))的制造方法的剖面圖。圖14是示出實(shí)施例1的DRAM(外圍電路區(qū))的制造方法的剖面圖。圖15是示出實(shí)施例1的DRAM(存儲(chǔ)單元區(qū))的制造方法的剖面圖。圖16是示出實(shí)施例1的DRAM(外圍電路區(qū))的制造方法的剖面圖。圖17是示出了在中途工序中柵電極露出的狀況的剖面圖。圖18是實(shí)施例1的效果說明用的剖面圖。圖19是示出第2、第3源／漏區(qū)的形成方法的第1例的剖面圖。圖20是示出第2、第3源／漏區(qū)的形成方法的第1例的剖面圖。圖21是示出第2、第3源／漏區(qū)的形成方法的第2例的剖面圖。圖22是示出第2、第3源／漏區(qū)的形成方法的第2例的剖面圖。圖23是示出源／漏區(qū)為非對(duì)稱的存儲(chǔ)單元區(qū)的剖面圖。圖24是示出實(shí)施例1的存儲(chǔ)單元區(qū)的布局結(jié)構(gòu)的平面圖。圖25是示出存儲(chǔ)節(jié)點(diǎn)一側(cè)的源／漏區(qū)的濃度變化的說明圖。圖26是示出用本發(fā)明的實(shí)施例2的DRAM的制造方法制造的DRAM的存儲(chǔ)單元區(qū)MA的剖面圖。圖27是示出本發(fā)明的實(shí)施例2的DRAM的制造方法的剖面圖。圖28是示出本發(fā)明的實(shí)施例2的DRAM的制造方法的剖面圖。圖29是示出本發(fā)明的實(shí)施例2的DRAM的制造方法的剖面圖。圖30是示出本發(fā)明的實(shí)施例2的DRAM的制造方法的剖面圖。圖31是表1的各指標(biāo)說明用的剖面圖。圖32是示出實(shí)施例2的存儲(chǔ)單元區(qū)的布局結(jié)構(gòu)的平面圖。圖33是示出實(shí)施例2的存儲(chǔ)單元區(qū)的另一布局結(jié)構(gòu)的平面圖。圖34是示出DRAM的存儲(chǔ)單元的等效電路的電路圖。圖35是示出現(xiàn)有的存儲(chǔ)單元的結(jié)構(gòu)的剖面圖?！秾?shí)施例1》<原理>作為延長DRAM的暫停刷新時(shí)間的方法，除了增加存儲(chǔ)單元電容器的電容外，可考慮降低從通過存儲(chǔ)節(jié)點(diǎn)與存儲(chǔ)單元電容器連接的MOS晶體管的源／漏區(qū)產(chǎn)生的漏泄電流。該漏泄電流主要由(1)因經(jīng)半導(dǎo)體襯底中的微小缺陷的SRH(Shockley-Read-Hall)過程引起的生成電流；以及(2)因借助于陷阱的隧道(TAT)或能帶至能帶的隧道效應(yīng)(BTBT)現(xiàn)象引起的漏泄電流這2種構(gòu)成。前者(1)隨耗盡層寬度的增加而增加，后者(2)隨耗盡層中的電場(chǎng)強(qiáng)度提高而增加。因而，因TAT引起的漏泄電流隨耗盡層寬度減小而增加，隨耗盡層中的電場(chǎng)強(qiáng)度提高而增加。再有，關(guān)于BTBT，例如在「E．O．Kane，“在半導(dǎo)體中的齊納(Zener)隧道效應(yīng)，”J．Phys．Chem．Solids，Vol．12，pp．181-188，(1959)」中已公開了，關(guān)于TAT，例如在「G．A．M．Hurkx，D．B．M．Klaassen，andM．P．G．Knuver，“一種新的包含隧道效應(yīng)的用于器件模擬復(fù)合模型，”IEEETrans．onElectronDevices，Vol．39，No．2，pp．331-338，(1992)」中已公開了，關(guān)于SRH，例如在「R．N．Hall，“在鍺中的電子-空穴復(fù)合”，Phys．Rev．Vol87，p．387(1952)」和「W．ShockleyandW．T．Read，“復(fù)合空穴和電子的統(tǒng)計(jì)，”Phys．Rev．Vol．87，p．835(1952)」中已公開了。隨著微細(xì)化的進(jìn)展，在存儲(chǔ)單元晶體管的源／漏區(qū)與溝道區(qū)之間的電場(chǎng)強(qiáng)度變高。這是因?yàn)?，與存儲(chǔ)單元晶體管的按比例縮小(scaling)相比，電源電壓的低電壓化的進(jìn)展遲緩。在該背景下，如果將電源電壓過分下降到必要的程度以上，則利用讀出放大器判定存儲(chǔ)單元電容器中的電荷的有無的微小的信號(hào)被掩埋于噪聲中，存在S／N比下降的問題。如果存儲(chǔ)單元晶體管的內(nèi)部的電場(chǎng)強(qiáng)度變高，則因TAT引起的漏泄電流占支配地位。因而。為了延長暫停刷新時(shí)間，有必要降低暫停時(shí)(暫停刷新時(shí)間內(nèi))的存儲(chǔ)單元晶體管的內(nèi)部電場(chǎng)強(qiáng)度。作為降低存儲(chǔ)單元晶體管的內(nèi)部電場(chǎng)強(qiáng)度的一種方法，有增加存儲(chǔ)單元晶體管的側(cè)壁寬度的方法。這是因?yàn)?，由于一般來說在源／漏區(qū)上且與側(cè)壁相鄰接地形成接點(diǎn)，故作為粗略的近似，暫停時(shí)的存儲(chǔ)節(jié)點(diǎn)一側(cè)的源／漏區(qū)與溝道區(qū)的結(jié)附近、即柵端區(qū)域的電場(chǎng)強(qiáng)度為用側(cè)壁寬度除電容器的電壓與柵電壓的差的值。例如，如果將暫停時(shí)的電容器的電壓定為2V、柵電壓定為0V、側(cè)壁寬度定為40nm，則結(jié)附近的電場(chǎng)強(qiáng)度約為5×105V／cm。如果能將側(cè)壁寬度定為100nm，則結(jié)附近的電場(chǎng)強(qiáng)度約為2×105V／cm，電場(chǎng)強(qiáng)度降低。但是，由于如果側(cè)壁寬度增大則存儲(chǔ)單元的面積增加，芯片面積增加，從每一晶片得到的理論芯片數(shù)目減少，故產(chǎn)生每一芯片的制造單價(jià)增加這樣的問題。考慮到上述問題，用以下說明的本發(fā)明的實(shí)施例1的DRAM的制造方法制造的MOS晶體管是這樣來制造的，即，使DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)存儲(chǔ)單元區(qū)MA的NMOS的側(cè)壁寬度比外圍電路區(qū)的NMOS的側(cè)壁寬度大。如上所述，用側(cè)壁寬度除暫停刷新時(shí)的存儲(chǔ)節(jié)點(diǎn)與單元晶體管的柵電極的電位差的值接近于柵端區(qū)域處的電場(chǎng)強(qiáng)度的值。因而，側(cè)壁寬度越大，則柵端區(qū)域處的電場(chǎng)強(qiáng)度越低。由于如果柵端區(qū)域處的電場(chǎng)強(qiáng)度變低，則因TAT(借助于陷阱的隧道效應(yīng))引起的漏泄電流減少，故暫停刷新時(shí)間變長。其結(jié)果，利用本發(fā)明的實(shí)施例1的DRAM的制造方法，可得到暫停刷新時(shí)間長的DRAM。以下說明的本發(fā)明的實(shí)施例1的MOS晶體管，在此關(guān)于特別好地顯現(xiàn)出本發(fā)明的效果的情況、即關(guān)于在硅襯底中形成MOS晶體管的情況進(jìn)行說明。<結(jié)構(gòu)>圖1是示出用本發(fā)明的實(shí)施例1的DRAM的制造方法制造的DRAM的存儲(chǔ)單元區(qū)的存儲(chǔ)單元的結(jié)構(gòu)的剖面圖。圖2是示出用實(shí)施例1的DRAM的制造方法制造的DRAM的外圍電路區(qū)的晶體管的結(jié)構(gòu)的剖面圖。首先，說明圖1中示出的存儲(chǔ)單元區(qū)MA。如圖1中所示，在p型的半導(dǎo)體襯底1的中層部中形成p型的溝道中止層3，在半導(dǎo)體襯底1的上層部中有選擇地形成STI2，該STI2的下層部分與溝道中止層3的上層部相接。在被STI2分離的半導(dǎo)體襯底1的上層部中形成起到存儲(chǔ)單元晶體管的功能的NMOS晶體管，在其上層部中形成存儲(chǔ)單元電容器51，由該NMOS晶體管和存儲(chǔ)單元電容器51構(gòu)成存儲(chǔ)單元。NMOS晶體管由柵絕緣膜4、摻雜多晶硅5、WSix層6、n型的源／漏區(qū)7、溝道摻雜層8、絕緣膜9和側(cè)壁10、34構(gòu)成，摻雜多晶硅5和WSix層6構(gòu)成柵電極。源／漏區(qū)7、7夾住柵電極5、6，在半導(dǎo)體襯底1的表面中被形成，源／漏區(qū)7、7間的半導(dǎo)體襯底1的表面成為溝道摻雜層8。形成以氧化硅膜或氧化氮化硅膜為形成成分的絕緣膜9，以覆蓋柵絕緣膜4、柵電極5、6，形成由氮化硅膜構(gòu)成的第1側(cè)壁、即側(cè)壁10，以覆蓋絕緣膜9。再者，與側(cè)壁10的外側(cè)鄰接地形成由氮化硅膜構(gòu)成的第2側(cè)壁、即側(cè)壁34。因而，存儲(chǔ)單元區(qū)MA的晶體管的側(cè)壁10、34的側(cè)壁寬度27a比側(cè)壁10單獨(dú)的側(cè)壁寬度27b寬了側(cè)壁34的膜厚t這部分。多晶硅襯墊13a的底面與源／漏區(qū)7連接，上表面與下述的存儲(chǔ)節(jié)點(diǎn)16連接。另一方面，多晶硅襯墊13b的底面與源／漏區(qū)7連接，上表面通過鎢層23、24(鎢栓)與位線21連接。在包含MOS晶體管和多晶硅襯墊13a及13b的半導(dǎo)體襯底1的整個(gè)面上形成以TEOS為形成成分的層間絕緣膜11和14(14a、14b)，在層間絕緣膜11和14a間形成氮化硅膜12a，在層間絕緣膜14a、14b間形成氮化硅膜12b，在層間絕緣膜14b上形成氮化硅膜15。再有，貫通層間絕緣膜11形成多晶硅襯墊13a及13b和側(cè)壁34。然后，在氮化硅膜15的上部區(qū)域中形成存儲(chǔ)單元電容器51。存儲(chǔ)單元電容器51由下部電極17、電容器電介質(zhì)膜18和單元板19構(gòu)成。下部電極17的材料為摻磷的非晶硅或摻雜多晶硅。電容器電介質(zhì)膜18由氧化硅膜、氮化硅膜、Al2O3、Ta2O5等構(gòu)成。單元板19由包含n型雜質(zhì)的多晶硅構(gòu)成。存儲(chǔ)單元電容器51的下部電極17通過貫通層間絕緣膜14a及14b被形成的存儲(chǔ)節(jié)點(diǎn)16與多晶硅襯墊13a導(dǎo)電性地連接。在包含存儲(chǔ)單元電容器51的氮化硅膜15的整個(gè)面上形成以TEOS為形成成分的層間絕緣膜20，在層間絕緣膜20上形成由鎢或銅構(gòu)成的位線21，在位線21上形成以TEOS為形成成分的層間絕緣膜22。而且，位線21與鎢層23通過貫通層間絕緣膜20、氮化硅膜15和層間絕緣膜14b形成的鎢層24，導(dǎo)電性地連接。接著，說明圖2中示出的外圍電路區(qū)PA．NMOS晶體管由柵絕緣膜4、摻雜多晶硅5、WSix層6、n型的源／漏區(qū)7P、溝道摻雜層8、絕緣膜9和側(cè)壁10構(gòu)成，側(cè)壁10由氮化硅膜構(gòu)成，由摻雜多晶硅5和WSix層6構(gòu)成柵電極。由于外圍電路區(qū)PA的晶體管的側(cè)壁10的側(cè)壁寬度28與側(cè)壁寬度27b相同，故比存儲(chǔ)單元區(qū)MA的側(cè)壁寬度27a窄了側(cè)壁34的膜厚t這部分。與源／漏區(qū)7P鄰接地形成第2源／漏區(qū)60。在包含MOS晶體管的半導(dǎo)體襯底1的整個(gè)面上形成層間絕緣膜11和14a，在層間絕緣膜11和14a間形成氮化硅膜12a，在層間絕緣膜14a上形成氮化硅膜12b。在氮化硅膜12b的一部分上形成由鎢或銅構(gòu)成的金屬布線26，在包含金屬布線26的氮化硅膜12b的整個(gè)面上形成層間絕緣膜14b，在層間絕緣膜14b上形成氮化硅膜15，在氮化硅膜15上形成層間絕緣膜20。金屬布線26通過貫通氮化硅膜12a、12b、層間絕緣膜11和層間絕緣膜14a形成的鎢層25與第2源／漏區(qū)60的一方電極一側(cè)(在圖中是右側(cè))導(dǎo)電性地連接。在層間絕緣膜20上形成位線21，在位線21上形成層間絕緣膜22。而且，位線21與第2源／漏區(qū)60的另一方電極一側(cè)(在圖2中是左側(cè))的鎢層23通過貫通層間絕緣膜20、14b和氮化硅膜15形成的鎢層24和貫通層間絕緣膜11、14a和氮化硅膜12a、12b形成的鎢層23，導(dǎo)電性地連接。<特征>在這樣的結(jié)構(gòu)中，在寫入時(shí)從存儲(chǔ)單元電容器51的下部電極17抽出電子。此時(shí)的下部電極17的電位VSC是電源電壓Vdd。在暫停刷新時(shí)，例如，對(duì)柵電極施加VGS=0V，對(duì)襯底施加-1V，對(duì)位線施加Vdd／2。如果Vdd=2V，則在暫停刷新時(shí)，在半導(dǎo)體襯底1表面的柵電極端的電場(chǎng)強(qiáng)度Egate可由下述的(1)式來近似。Egate=(VSC-VGS)／LSW…(1)其中，LSW是存儲(chǔ)單元的MOS晶體管的側(cè)壁寬度27。從該(1)式可知，例如，在LSW=40nm的情況下，柵端區(qū)附近的電場(chǎng)強(qiáng)度Egate約5×105V／cm。在該電場(chǎng)強(qiáng)度下，與SRH(Shockley-Read-Hall)過程引起的生成電流相比，因TFT引起的漏泄電流占支配地位。另一方面，在LSW=80nm的情況下，柵端區(qū)附近的的電場(chǎng)強(qiáng)度約2．5×105V／cm。由于TAT對(duì)于電場(chǎng)強(qiáng)度的靈敏度較高，故如果電場(chǎng)強(qiáng)度減半，則漏泄電流減少約1個(gè)數(shù)量級(jí)～2個(gè)數(shù)量級(jí)。由于暫停刷新時(shí)間是漏泄電子電流進(jìn)入下部電極17、下部電極17的電位下降到Vdd／2的時(shí)間，故希望漏泄電流小。但是，通過減小存儲(chǔ)單元的尺寸，芯片尺寸減小，如果不增加從每一晶片得到的理論芯片數(shù)目，則存在不與生產(chǎn)成本相一致的問題。因此，雖然存儲(chǔ)單元縮小了，但為了提高位線上的S／N，還沒有進(jìn)行與尺寸的縮小相一致的電源電壓Vdd的降低。為了了解在預(yù)定的電容中被蓄積的電荷的有無，利用讀出放大器比較預(yù)定的電容器的電位與參照的電容器的電位，但如果電源電壓Vdd下降，則判斷電荷的有無的信號(hào)的S／N變小，故不能過分降低電源電壓。于是，存儲(chǔ)單元及晶體管內(nèi)部的電場(chǎng)強(qiáng)度變高，其結(jié)果，存在因TAT引起的漏泄電流增大、暫停刷新時(shí)間變短的問題，這一點(diǎn)與上述相同。按照用該實(shí)施例1的DRAM的制造方法制造的半導(dǎo)體裝置的圖1和圖2的結(jié)構(gòu)，由于將在存儲(chǔ)單元區(qū)MA中形成的晶體管的側(cè)壁寬度27a形成得比在外圍電路區(qū)PA中形成的晶體管的側(cè)壁寬度28寬，故可緩和晶體管的內(nèi)部電場(chǎng)(柵端區(qū)域中的電場(chǎng))，可實(shí)現(xiàn)暫停刷新時(shí)間長的DRAM。<制造方法>圖3～圖16是示出本發(fā)明的實(shí)施例1的DRAM的制造方法的剖面圖。圖3、圖5、圖7、圖11、圖13和圖15是示出DRAM的存儲(chǔ)單元區(qū)MA的存儲(chǔ)單元的結(jié)構(gòu)的剖面圖。圖4、圖6、圖8、圖10、圖12、圖14和圖16是示出DRAM的外圍區(qū)的晶體管的結(jié)構(gòu)的剖面圖。以下，使用圖3～圖16說明本發(fā)明的實(shí)施例1的DRAM的制造方法。首先，說明圖3和圖4中示出的工序。存儲(chǔ)單元區(qū)MA和外圍電路區(qū)PA中，都在n型的半導(dǎo)體襯底1的上層部中有選擇地形成STI2之后，在半導(dǎo)體襯底1的表面上形成下敷氧化膜(圖中未示出)，越過下敷氧化膜以p型雜質(zhì)的3次離子注入依次形成阱層(圖中未示出)、溝道中止層3和溝道摻雜層8之后，利用刻蝕除去下敷氧化膜。然后，在氧化氣氛中在半導(dǎo)體襯底1的表面上形成例如約4nm的膜厚的柵絕緣膜4。其次，在整個(gè)面上淀積氮化硅膜，利用抗蝕劑掩模進(jìn)行構(gòu)圖，使其只覆蓋外圍電路區(qū)PA的氮化硅膜29。另一方面，在存儲(chǔ)單元區(qū)MA中，利用刻蝕除去氮化硅膜，以露出柵絕緣膜4。其次，在利用刻蝕除去抗蝕劑之后，再次進(jìn)行熱氧化。此時(shí)，由于存儲(chǔ)單元區(qū)MA的柵絕緣膜4已露出，故氧化增強(qiáng)，如圖3中所示，存儲(chǔ)單元區(qū)MA的柵絕緣膜4的膜厚最終厚到約7nm。另一方面，由于外圍電路區(qū)PA被氮化硅膜29覆蓋，故不進(jìn)行氧化，柵氧化膜的膜厚為原有的4nm。為了使寫入時(shí)的電流增加，在從位線向電容元件存儲(chǔ)單元由容器的電位的傳送時(shí)，電壓降了閾值電壓這部分，但為了補(bǔ)償該降壓部分，將寫入時(shí)的MOS晶體管的柵電壓升壓到比電源電壓高的電位。之所以使存儲(chǔ)單元區(qū)MA的柵絕緣膜4的膜厚比在外圍電路區(qū)PA中形成的柵絕緣膜4的膜厚厚，是因?yàn)榇鎯?chǔ)單元晶體管的柵絕緣膜的應(yīng)力大，故增加這部分膜厚來維持存儲(chǔ)單元晶體管的柵絕緣膜的可靠性。再有，由于加厚存儲(chǔ)單元區(qū)MA的柵絕緣膜4的膜厚這一點(diǎn)與本申請(qǐng)發(fā)明的相關(guān)性較弱，故在圖5以后的附圖中，以同等程度的膜厚來圖示存儲(chǔ)單元區(qū)MA和外圍電路區(qū)PA中的柵絕緣膜4。其次，說明圖5和圖6中示出的工序。在除去外圍電路區(qū)PA中形成的氮化硅膜29后，在整個(gè)面上淀積不摻雜的非晶硅(未圖示)。其次，用抗蝕劑掩模(未圖示)交替地覆蓋N溝道晶體管形成區(qū)域、P溝道晶體管(未圖示)形成區(qū)域，對(duì)N溝道晶體管形成區(qū)域的非晶硅注入磷離子，對(duì)P型晶體管形成區(qū)域的非晶硅注入硼離子。其后，利用熱處理進(jìn)行再結(jié)晶化，可得到摻雜多晶硅。其次，在整個(gè)面上淀積WSix層6。然后，在淀積絕緣膜30后，對(duì)抗蝕劑掩模進(jìn)行構(gòu)圖，利用摻雜多晶硅和反應(yīng)性離子刻蝕，形成由摻雜多晶硅5和WSix層6構(gòu)成的柵電極。然后，用抗蝕劑掩模交替地覆蓋N溝道、P溝道晶體管形成區(qū)域，以柵電極為掩模，通過自對(duì)準(zhǔn)地以離子注入方式注入硼、磷或砷等摻雜劑的至少某一種的離子，形成源／漏區(qū)7。其次，說明圖7和圖8中示出的工序。在氮化氧化氣氛中對(duì)柵電極表面進(jìn)行氮化氧化。關(guān)于氮化氧化工序，可在例如N2O／O2氣氛中進(jìn)行熱氧化，也可在N2氣氛中進(jìn)行熱處理后，在干O2氣氛中進(jìn)行熱氧化。然后，在例如淀積50nm的膜厚的氮化硅膜后，利用反應(yīng)性離子刻蝕進(jìn)行刻蝕，同時(shí)形成絕緣膜9(由絕緣膜30和在上述氮化氧化工序中形成的氮化氧化膜構(gòu)成)和側(cè)壁10。此時(shí)，存儲(chǔ)單元區(qū)MA的晶體管和外圍電路區(qū)PA的晶體管的側(cè)壁寬度都約為40nm。然后，只在外圍電路區(qū)PA中利用以側(cè)壁10為掩模的離子注入等，形成與源／漏區(qū)7的一部分重疊的第2源／漏區(qū)60。其次，說明圖9和圖10中示出的工序。在整個(gè)面上淀積了層間絕緣膜(氧化硅膜、或TEOS)11之后，在層間絕緣膜11上淀積氮化硅膜12a。其次，在掩模構(gòu)圖后，利用反應(yīng)性離子刻蝕，只在存儲(chǔ)單元區(qū)MA中貫通側(cè)壁10和氮化硅膜12a，形成槽31、32，以便露出側(cè)壁10的側(cè)面。由于在上述反應(yīng)性刻蝕中，側(cè)壁10和層間絕緣膜11的刻蝕的選擇比較大，故側(cè)壁10幾乎不被除去。在槽31、32的底面上，半導(dǎo)體襯底1的表面露出了。此時(shí)，例如以10keV～100keV的注入能量，以離子注入方式注入磷或砷，可在存儲(chǔ)單元區(qū)MA中形成與源／漏區(qū)7鄰接的第2源／漏區(qū)(未圖示)。其次，說明圖11和圖12中示出的工序。在除去槽31、32形成用的抗蝕劑后，在整個(gè)面上形成氮化硅膜33。此時(shí)，沿槽31、32的內(nèi)壁淀積氮化硅膜33。在此，說明淀積氮化硅膜33的其它原因。如圖17中所示，有下述情況在形成槽31、32時(shí)，因某種原因以刻蝕方式除去第1側(cè)壁、即側(cè)壁10的一部分，產(chǎn)生柵電極的露出部分40。在該狀態(tài)下，如果對(duì)非晶硅進(jìn)行摻雜，則柵電極與非晶硅短路，產(chǎn)生存儲(chǔ)單元不正常地工作的問題。為了避免該問題，如圖18中所示，在槽31、32的內(nèi)壁上淀積氮化硅膜33后，利用反應(yīng)性離子刻蝕形成第2側(cè)壁，淀積多晶硅襯墊13用的摻雜非晶硅。即使形成柵電極的露出部分40，由于第2側(cè)壁用的氮化硅膜33是絕緣膜，故可避免非晶硅與柵電極短路的問題。其次，說明圖13和圖14中示出的工序。如果利用反應(yīng)性離子刻蝕對(duì)氮化硅膜33進(jìn)行刻蝕，則主要以刻蝕方式除去氮化硅膜12a上的氮化硅膜33和位于槽31、32的底面上的氮化硅膜33。此時(shí)，也除去在槽31、32的內(nèi)壁上形成的氮化硅膜的一部分，在存儲(chǔ)單元區(qū)MA中形成第2側(cè)壁、即側(cè)壁34。此時(shí)。例如，也可以10keV～100keV的注入能量，以離子注入方式注入磷或砷，可在存儲(chǔ)單元區(qū)MA中與第2源／漏區(qū)鄰接地形成第3源／漏區(qū)(未圖示)。再有，作為第2側(cè)壁的材料，可使用TEOS膜、硅氮化氧化膜、氧化硅膜的任一種，來代替氮化硅膜。其次，說明圖15和圖16中示出的工序。在淀積摻了磷的非晶硅以便埋入接觸孔后，將氮化硅膜12a作為中止層，用CMP對(duì)非晶硅的上表面進(jìn)行平坦化，形成非晶硅層72。其后，在整個(gè)面上淀積層間絕緣膜14a，在層間絕緣膜14a上淀積氮化硅膜12b后，進(jìn)行掩模構(gòu)圖，形成接觸孔。在接觸孔的內(nèi)壁和底部上淀積TiN后，用W埋入接觸孔。再有，TiN起到阻擋金屬的作用。其次，將氮化硅膜12b作為中止層，用CMP進(jìn)行平坦化，由此，形成鎢層23。其次，在整個(gè)面上淀積層間絕緣膜14b，在層間絕緣膜14b上淀積氮化硅膜15。其次，在形成接觸孔后，淀積摻了磷的非晶硅以便埋入接觸孔，如果將氮化硅膜15作為中止層，用CMP進(jìn)行平坦化，則形成存儲(chǔ)節(jié)點(diǎn)16。非晶硅72及存儲(chǔ)節(jié)點(diǎn)16利用熱處理引起再結(jié)晶化，變成多晶硅或硅單晶。在此，假定非晶硅72進(jìn)行再結(jié)晶化形成多晶硅襯墊13a和13b。此外，在多晶硅襯墊13(非晶硅72)、存儲(chǔ)節(jié)點(diǎn)16中已摻雜的摻雜劑也被電激活。另一方面，利用現(xiàn)有的方法，在外圍電路區(qū)PA中，也在一方電極一側(cè)的第2源／漏區(qū)60上形成鎢層23，在另一方電極一側(cè)的第2源／漏區(qū)60上形成鎢層25，形成與鎢層25導(dǎo)電性地連接的鎢層24。其次，如果利用現(xiàn)有的方法形成包含與存儲(chǔ)節(jié)點(diǎn)16接觸的下部電極17的存儲(chǔ)單元電容器51、層間絕緣膜20、位線21和層間絕緣膜22，則完成圖1和圖2中示出的結(jié)構(gòu)。由于在用實(shí)施例1的DRAM的制造方法制造的存儲(chǔ)單元晶體管的結(jié)構(gòu)中，與現(xiàn)有的結(jié)構(gòu)的存儲(chǔ)單元晶體管的側(cè)壁寬度27b相比，存儲(chǔ)單元區(qū)MA的晶體管的側(cè)壁寬度27a較寬，故可緩和源／漏區(qū)與溝道區(qū)的pn結(jié)界面存在的柵電極的端部附近的區(qū)域、即柵端區(qū)域的電場(chǎng)強(qiáng)度。于是，可降低暫停時(shí)的漏泄電流，可實(shí)現(xiàn)暫停刷新時(shí)間長的DRAM。按照本申請(qǐng)發(fā)明的實(shí)施例1的DRAM的制造方法，只在存儲(chǔ)單元區(qū)MA中，在側(cè)面已露出的第1側(cè)壁的側(cè)面上形成了第2側(cè)壁用絕緣膜之后除去其一部分，以自對(duì)準(zhǔn)的方式形成第2側(cè)壁，使得存儲(chǔ)單元晶體管的側(cè)壁寬度比外圍電路區(qū)PA的晶體管的側(cè)壁寬度大。因而，由于以自對(duì)準(zhǔn)的方式同樣地形成在存儲(chǔ)單元區(qū)MA中形成的晶體管的側(cè)壁寬度，故沒有圖形依存性(側(cè)壁寬度不受與外圍結(jié)構(gòu)部的位置關(guān)系的影響)。例如，在柵電極上淀積形成側(cè)壁用的絕緣膜的情況下，在柵電極上淀積的絕緣膜的厚度與周圍的柵電極的高度及其位置有關(guān)。即，由于被淀積的絕緣膜的厚度隨周圍的柵電極的位置而變化，故在側(cè)壁寬度中呈現(xiàn)圖形依存性。在實(shí)施例1的DRAM的制造方法的第2側(cè)壁形成方法中，沒有這樣的圖形依存性。<第2、第3源／漏區(qū)的形成>如果與第1源／漏區(qū)、即源／漏區(qū)7鄰接地形成第2、第3源／漏區(qū)，則由于從作為源／漏區(qū)的接點(diǎn)部的多晶硅襯墊13朝向柵電極，橫方向的源／漏區(qū)的摻雜劑的分布平緩地變化，故具有柵端區(qū)域的電場(chǎng)被緩和、漏泄電流降低的效果。此外，由于多晶硅襯墊13與半導(dǎo)體襯底1之間的接觸電阻下降，源／漏區(qū)的濃度上升，該電阻值下降，故也有存儲(chǔ)單元晶體管的電流驅(qū)動(dòng)力提高的效果。圖19和圖20是示出第2、第3源／漏區(qū)的形成方法的第1例的剖面圖。如圖19中所示，在存儲(chǔ)單元區(qū)MA中，在形成了槽31、32(圖9中示出的工序)后，以自對(duì)準(zhǔn)的方式注入磷離子，比源／漏區(qū)7淺地形成第2源／漏區(qū)35，以使作為第1側(cè)壁的側(cè)壁10的側(cè)面露出。由于不對(duì)側(cè)壁10下的源／漏區(qū)7進(jìn)行離子注入，故第2源／漏區(qū)35在作為第1源／漏區(qū)的源／漏區(qū)7的內(nèi)部被形成。其次，如圖20中所示，在形成作為第2側(cè)壁的側(cè)壁34后，以自對(duì)準(zhǔn)的方式注入磷離子，與第2源／漏區(qū)35鄰接地形成第3源／漏區(qū)36。此時(shí)，這樣來形成第3源／漏區(qū)36，使其比源／漏區(qū)7深，達(dá)到溝道中止層3。如果從半導(dǎo)體襯底1的表面附近的源／漏區(qū)朝向溝道來看濃度分布，則由于濃度按第3、第2、第1源／漏區(qū)36、35、7的順序平緩地降低，故在柵端區(qū)域處的電場(chǎng)強(qiáng)度被緩和。此外，由于第3源／漏區(qū)36在半導(dǎo)體襯底1中被形成得較深，故耗盡層容易從第3、第2、第1源／漏區(qū)36、35、7的pn結(jié)面擴(kuò)展，可實(shí)現(xiàn)進(jìn)一步的電場(chǎng)緩和。圖21和圖22是示出第2、第3源／漏區(qū)的形成方法的第2例的剖面圖。如圖21中所示，在形成了槽31、32(圖9中示出的工序)以使作為第1側(cè)壁的側(cè)壁10的側(cè)面露出后，以自對(duì)準(zhǔn)的方式注入磷離子，比源／漏區(qū)7深地形成第2源／漏區(qū)37。即，在比作為第1源／漏區(qū)的源／漏區(qū)7深地形成第2源／漏區(qū)37這一點(diǎn)上與圖19中示出的第1例的結(jié)構(gòu)不同。其次，如圖22中所示，在形成作為第2側(cè)壁的側(cè)壁34后，以自對(duì)準(zhǔn)的方式注入磷離子，形成第3源／漏區(qū)38。這樣來形成第3源／漏層，使其比第2源／漏層深，達(dá)到溝道中止層3。如果從半導(dǎo)體襯底1的表面附近的源／漏區(qū)朝向溝道來看濃度分布，則由于濃度按第3、第2、第1源／漏區(qū)38、37、7的順序平緩地降低，故在柵端區(qū)域的電場(chǎng)強(qiáng)度被緩和。此外，由于第2、第3源／漏區(qū)37、38在半導(dǎo)體襯底1中被形成得較深，故圖22的結(jié)構(gòu)與圖20的結(jié)構(gòu)相比，耗盡層容易從源／漏區(qū)的pn結(jié)面擴(kuò)展，可促進(jìn)電場(chǎng)緩和。在其另一方面，由于在圖22中示出的第2源／漏區(qū)37從半導(dǎo)體襯底1的表面算起形成得較深，故與圖20中示出的結(jié)構(gòu)相比，存在容易引起襯底穿通(punchthrough)的缺點(diǎn)。現(xiàn)有的存儲(chǔ)單元晶體管的源／漏結(jié)構(gòu)，例如如圖23中所示，為了難以引起襯底穿通，作成非對(duì)稱的分布。第2源／漏區(qū)39只在與存儲(chǔ)節(jié)點(diǎn)連接的一側(cè)(槽31下的附近區(qū)域)被形成。在該結(jié)構(gòu)中，由于與位線連接的一側(cè)(槽32下的附近區(qū)域)的源／漏區(qū)的電阻高，故存在寫入時(shí)的電流值下降的問題。此外，由于只在存儲(chǔ)節(jié)點(diǎn)一側(cè)形成第2源／漏區(qū)39，由于進(jìn)行掩模構(gòu)圖分別形成位線一側(cè)和存儲(chǔ)節(jié)點(diǎn)一側(cè)的結(jié)構(gòu)，故存在增加掩模和轉(zhuǎn)移工序的問題。另一方面，在利用本發(fā)明的實(shí)施例1的第2、第3源／漏區(qū)的形成方法得到的圖20、圖22中示出的結(jié)構(gòu)中，由于在位線一側(cè)的源／漏區(qū)中第2、第3源／漏區(qū)也是在襯底中形成得較深，故源／漏區(qū)整體的電阻下降，具有寫入電流增加的優(yōu)點(diǎn)。此外，由于位線一側(cè)與存儲(chǔ)節(jié)點(diǎn)一側(cè)的結(jié)構(gòu)是對(duì)稱的，故能同時(shí)形成，具有能省略在圖23的結(jié)構(gòu)的形成中所必要的掩模和轉(zhuǎn)移工序的優(yōu)點(diǎn)。圖25是示出存儲(chǔ)節(jié)點(diǎn)一側(cè)的源／漏區(qū)的橫方向的濃度變化的說明圖。在圖25中，示出了X-X線上的源／漏區(qū)7、37的磷濃度C(對(duì)數(shù)值)的變化。如圖25中所示，由于圖22的結(jié)構(gòu)的存儲(chǔ)節(jié)點(diǎn)一側(cè)的源／漏區(qū)的濃度變化59與圖23的結(jié)構(gòu)的該濃度變化58相比，向溝道一側(cè)平緩地變化，故具有更能緩和柵端區(qū)域的電場(chǎng)的優(yōu)點(diǎn)。再有，不用說，由于作為第2側(cè)壁的側(cè)壁34的形成寬度這部分的原因，與現(xiàn)有結(jié)構(gòu)相比，可進(jìn)一步緩和電場(chǎng)。此外，除了離子注入外，可使用等離子摻雜或簇離子束來形成第2、第3源／漏區(qū)。<布局結(jié)構(gòu)>其次，說明用實(shí)施例1的DRAM的制造方法制造的DRAM的布局結(jié)構(gòu)。圖24是示出實(shí)施例1的存儲(chǔ)單元區(qū)MA的布局結(jié)構(gòu)的平面圖。再有，省略了位線及電容元件等的布局的標(biāo)記。在圖24中，在由作為元件分離區(qū)的STI52進(jìn)行了元件分離的區(qū)域中有選擇地形成有源區(qū)53，有源區(qū)53的一部分起到電容元件一側(cè)的源／漏區(qū)54的功能，另一部分起到位線一側(cè)的源／漏區(qū)55的功能。在圖中垂直地劃分源／漏區(qū)54、55，設(shè)置字線(柵電極)56，在字線56的兩側(cè)形成側(cè)壁57。在圖1、圖3、圖5、圖7、圖11、圖13和圖15中示意性地示出的存儲(chǔ)單元區(qū)MA的剖面圖相當(dāng)于圖24的A-A剖面。例如，在圖24與圖1的關(guān)系中，STI52相當(dāng)于STI2，源／漏區(qū)54、55相當(dāng)于源／漏區(qū)7，字線56相當(dāng)于柵電極5、6，側(cè)壁57相當(dāng)于側(cè)壁10。如果著眼于圖24的存儲(chǔ)單元的A的存儲(chǔ)單元晶體管(MOS晶體管)，則存儲(chǔ)單元晶體管的兩側(cè)的側(cè)壁寬度w21與w22相同(w21與w22都相當(dāng)于圖1的側(cè)壁寬度27a)。此外，鄰接的字線56(在其它區(qū)域中起到柵電極的功能)的側(cè)壁寬度w23也與w21和w22相同。字線的線和空間(lineandspace)成為圖中的L和S的重復(fù)圖形。《實(shí)施例2》<原理>用以下說明的本發(fā)明的實(shí)施例2的DRAM的制造方法制造的MOS晶體管的特征在于，DRAM存儲(chǔ)單元NMOS的側(cè)壁寬度在電容元件一側(cè)比在位線一側(cè)大。如上所述，用側(cè)壁寬度除暫停時(shí)的電容元件與單元晶體管的柵電極的電位差的值接近于柵電極端處的電場(chǎng)強(qiáng)度的值。因而，側(cè)壁寬度越大，則柵端區(qū)域處的電場(chǎng)強(qiáng)度越低。如果該區(qū)域的電場(chǎng)強(qiáng)度變低，則由于因TAT(借助于陷阱的隧道效應(yīng))引起的漏泄電流減少，故暫停刷新時(shí)間變長。用本發(fā)明的實(shí)施例2制造的DRAM可將暫停刷新時(shí)間設(shè)定得較長。此外，利用實(shí)施例1的DRAM的制造方法制造的存儲(chǔ)單元晶體管的側(cè)壁是左右對(duì)稱的，側(cè)壁寬度較寬。于是，為了確保晶體管的源／漏區(qū)與位線或電容元件的連接用的接點(diǎn)直徑，存在單元面積增大的問題。另一方面，在以下敘述的實(shí)施例2的DRAM的制造方法中，使側(cè)壁寬度為左右非對(duì)稱的，可提供實(shí)現(xiàn)不使單元面積增大而暫停刷新時(shí)間長的DRAM的制造方法。<結(jié)構(gòu)>圖26是示出用本發(fā)明的實(shí)施例2的DRAM的制造方法制造的DRAM的存儲(chǔ)單元區(qū)MA的剖面圖。再有，與圖1同樣的部分附以相同的參照符號(hào)，適當(dāng)?shù)厥÷云湔f明。圖26中示出的結(jié)構(gòu)的特征在于，晶體管的側(cè)壁在一方側(cè)面上形成的側(cè)壁10a與在另一方側(cè)面上形成的側(cè)壁10b是非對(duì)稱的。存儲(chǔ)節(jié)點(diǎn)一側(cè)的側(cè)壁10a的側(cè)壁寬度41a比位線一側(cè)的側(cè)壁10b的側(cè)壁寬度42寬。此外，其特征在于，鄰接的字線43的側(cè)壁10c的側(cè)壁寬度41b也與比側(cè)壁寬度42寬，與側(cè)壁寬度41a為同等程度。在暫停時(shí)，例如考慮對(duì)電容元件施加了2V，對(duì)柵電極6和字線43施加了0V，對(duì)半導(dǎo)體襯底1施加了-1V，對(duì)位線21施加了1V的情況。現(xiàn)有的存儲(chǔ)單元的晶體管的側(cè)壁是左右對(duì)稱的，假定其寬度為50nm。此時(shí)的柵端區(qū)域的電場(chǎng)強(qiáng)度從上述的(1)式可知，為4×105V／cm。另一方面，如果假定實(shí)施例2的存儲(chǔ)單元的晶體管的電容元件一側(cè)的側(cè)壁寬度41a為80nm，位線一側(cè)的側(cè)壁寬度42為20nm，則柵端區(qū)域的電場(chǎng)強(qiáng)度從(1)式可知，為2．5×105V／cm。左右的側(cè)壁寬度的和，在現(xiàn)有的存儲(chǔ)單元中，為50nm+50nm=100nm，在實(shí)施例2的DRAM的存儲(chǔ)單元中，為80nm+20nm=100nm，是相同的。因而，在實(shí)施例2的存儲(chǔ)單元中，一邊維持與現(xiàn)有的存儲(chǔ)單元相同的單元的面積，一邊可降低柵端區(qū)域44的電場(chǎng)強(qiáng)度。因而，由于可降低因TAT及BTBT產(chǎn)生的漏泄電流，故可延長暫停刷新時(shí)間。此外，相鄰的字線43與電容元件51在暫停時(shí)的電位差為2V。因而，從(1)式可知，側(cè)壁10c的側(cè)壁寬度41b越寬，槽端部區(qū)域45的電場(chǎng)越低。由于在槽端部區(qū)域45處的因TAT引起的漏泄電流也是暫停刷新惡化的原因之一，故有必要也降低該處的電場(chǎng)強(qiáng)度。因而，按照實(shí)施例2的存儲(chǔ)單元，與現(xiàn)有的存儲(chǔ)單元相比，可降低槽端部區(qū)域45的電場(chǎng)強(qiáng)度，暫停刷新時(shí)間延長。<制造方法>圖27～圖30是示出本發(fā)明的實(shí)施例2的DRAM的制造方法的剖面圖。再有，實(shí)施例2的制造方法與實(shí)施例1的制造方法相比，由于其特征在于形成存儲(chǔ)單元晶體管的側(cè)壁的工序，故只說明關(guān)于存儲(chǔ)單元晶體管的側(cè)壁的形成工序。由于其它的工序與現(xiàn)有的方法相同，故省略其說明。首先，例如經(jīng)過實(shí)施例1的圖3～圖6中示出的工序，得到了圖5和圖6中示出的結(jié)構(gòu)(柵電極形成)之后，如圖27中所示，在整個(gè)面上形成了絕緣膜9之后，例如淀積80nm的膜厚的氮化硅膜46。其次，如圖28中所示，涂敷抗蝕劑47，在與位線連接的區(qū)域中設(shè)置開口部61，進(jìn)行掩模構(gòu)圖，使氮化硅膜46有選擇地露出。其次，如圖29中所示，以抗蝕劑47為掩模，以各向同性的方式利用刻蝕除去膜厚60nm部分的氮化硅膜46?？涛g的方法，可以是反應(yīng)性離子刻蝕，也可以是濕法刻蝕。由于利用該工序來刻蝕，故存儲(chǔ)單元晶體管的位線一側(cè)(開口部61的下方)的氮化硅膜46的柵電極5、6側(cè)面的形成寬度比包含電容元件一側(cè)的其它氮化硅膜46的柵電極5、6側(cè)面的形成寬度窄。此時(shí)，由于在整個(gè)面上殘存氮化硅膜46的一部分，故半導(dǎo)體襯底1的絕緣膜9不會(huì)露出。其次，如圖30中所示，在除去抗蝕劑47后，如果對(duì)氮化硅膜46進(jìn)行反應(yīng)性離子刻蝕以形成側(cè)壁，則電容元件一側(cè)的側(cè)壁10a的側(cè)壁寬度41a為80nm，位線一側(cè)的側(cè)壁10b的側(cè)壁寬度42約為20nm。此外，成為字線43的部分的側(cè)壁10c的側(cè)壁寬度41b與側(cè)壁寬度41a相同，為80nm。在表1中歸納現(xiàn)有的技術(shù)的單元與實(shí)施例2的單元的比較例。從該表1可知，實(shí)施例2的單元沒有改變現(xiàn)有的存儲(chǔ)單元的尺寸和接點(diǎn)直徑。再有，圖31是表1的各指標(biāo)說明用的剖面圖。(表1)<tablesid="table1"num="001"><table>Lgw1w2c1c2存儲(chǔ)單元的長度現(xiàn)有的存儲(chǔ)單元0．15μm0．05μm0．05μm0．1μm0．12μm0．82μm實(shí)施例2的存儲(chǔ)單元0．15μm0．08μm0．02μm0．1μm0．12μm0．82μm實(shí)施例1的存儲(chǔ)單元0．15μm0．08μm0．08μm0．1μm0．12μm0．94μm</table></tables>在表1中，Lg是存儲(chǔ)單元晶體管的柵長，w1是側(cè)壁10a的側(cè)壁寬度41a，w2是側(cè)壁10b的側(cè)壁寬度42，c1是電容元件一側(cè)的接觸孔直徑48，c2是位線一側(cè)的接觸孔直徑49，存儲(chǔ)單元的長度是圖31的長度50(=2·c1+c2+2·w1+2·w2+Lg)。另一方面，作為實(shí)施例1的存儲(chǔ)單元，如果假定不改變接點(diǎn)直徑，而且與實(shí)施例2相同的側(cè)壁寬度，則由于存儲(chǔ)單元的長度變長，故存儲(chǔ)單元的尺寸變大。實(shí)施例2在這一點(diǎn)上比實(shí)施例1有利。此外，在本申請(qǐng)發(fā)明的實(shí)施例2的DRAM的制造方法中，進(jìn)行半導(dǎo)體襯底露出的各向異性刻蝕只有1次。(在圖30中示出的反應(yīng)性離子刻蝕的工序)。因而，實(shí)施例2的制造方法與進(jìn)行2次以上的各向異性刻蝕的制造方法相比，由于在各向異性刻蝕時(shí)導(dǎo)入到半導(dǎo)體襯底中的陷阱密度少，故具有漏泄電流較小的效果。<布局結(jié)構(gòu)>其次，說明用實(shí)施例2的DRAM的制造方法制造的DRAM的布局結(jié)構(gòu)。圖32是示出實(shí)施例2的存儲(chǔ)單元區(qū)MA的布局結(jié)構(gòu)的平面圖。與圖24同樣的部分附以相同的參照符號(hào)，適當(dāng)?shù)厥÷云湔f明。其中，將形成寬度寬的側(cè)壁57a、57c與形成寬度窄的側(cè)壁57b混在一起來形成側(cè)壁的形成寬度。圖26～圖30示意性地示出的存儲(chǔ)單元區(qū)MA的剖面圖相當(dāng)于圖32的B-B剖面。例如，在圖32和圖26的關(guān)系中，STI52相當(dāng)于STI2，源／漏區(qū)54、55相當(dāng)于源／漏區(qū)7，字線56相當(dāng)于柵電極5、6，側(cè)壁57a、57b、57c相當(dāng)于側(cè)壁10a、10b、10c。再有，在圖32中，以形成寬度w2的直線狀示出了側(cè)壁57b，但也可只以形成寬度w2來形成與有源區(qū)53鄰接的區(qū)域，在除此以外的區(qū)域中以形成寬度w2(=w3)來形成。如果著眼于存儲(chǔ)單元的B的存儲(chǔ)單元晶體管，則電容元件一側(cè)的側(cè)壁57a的側(cè)壁寬度為w1，位線一側(cè)的側(cè)壁57b的側(cè)壁寬度為w2，w1＞w2成立。此外，鄰接的字線的側(cè)壁57c的側(cè)壁寬度w3與側(cè)壁寬度w1相等。字線56的線和空間(lineandspace)成為圖中的L和S1和L和S2的重復(fù)圖形。此外，圖33是示出實(shí)施例2的存儲(chǔ)單元區(qū)MA的另一布局結(jié)構(gòu)的平面圖。與圖24同樣的部分附以相同的參照符號(hào)，適當(dāng)?shù)厥÷云湔f明。該布局的特征在于，變更了STI52的寬度，或進(jìn)行了彎曲STI52、字線56和側(cè)壁57的布線、所謂的鋸齒布線，以使從鄰接的字線57到電容元件一側(cè)的源／漏區(qū)53的距離w4比w3大。再有，在圖33中，以形成寬度w2并以一樣的形狀示出了側(cè)壁57b，但實(shí)際上只以形成寬度w2形成與有源區(qū)53鄰接的區(qū)域，在除此以外的區(qū)域中以形成寬度w2(=w3)來形成。由此，可緩和槽端的電場(chǎng)強(qiáng)度分布。此外，如果需要，則也可擴(kuò)展有源區(qū)53，直到w4與w3相等?！镀渌吩谝陨系膶?shí)施例1和實(shí)施例2中已說明的制造方法中，不限于DRAM的存儲(chǔ)單元，也能適用于SRAM及快速(flash)EEPROM等的存儲(chǔ)單元，通過調(diào)整MOS晶體管的側(cè)壁寬度，可控制起因于電場(chǎng)強(qiáng)度的各種電流。此外，也能實(shí)現(xiàn)存儲(chǔ)單元面積的縮小。此外，在中，即使以上已說明的實(shí)施例1和實(shí)施例2只應(yīng)用于芯片的補(bǔ)救電路或補(bǔ)救存儲(chǔ)單元等輔助的部分，也能不大幅度地改變芯片尺寸而進(jìn)行可靠的芯片的補(bǔ)救。如以上已說明的那樣，利用本發(fā)明中的第1方面所述的半導(dǎo)體裝置的制造方法，在第1區(qū)域中被形成的第1MOS晶體管中，由于第2側(cè)壁與第1側(cè)壁鄰接地被形成，故側(cè)壁整體的形成寬度可靠地比第2MOS晶體管的側(cè)壁的形成寬度展寬。因而，第1區(qū)域中被形成的第1MOS晶體管中，利用第1和第2側(cè)壁得到的側(cè)壁寬度，與第2區(qū)域中被形成的第2MOS晶體管相比，可更大地降低施加到柵電極區(qū)附近的第1源／漏區(qū)對(duì)與溝道區(qū)的pn結(jié)界面、即柵端區(qū)域的電場(chǎng)。除此之外，由于在步驟(d)中在包含槽內(nèi)部的第1側(cè)壁的側(cè)面上的整個(gè)面上形成了第2側(cè)壁形成用絕緣膜之后，通過除去槽內(nèi)部以外的第2側(cè)壁用絕緣膜，在第1側(cè)壁的側(cè)面上形成第2側(cè)壁，故可在不受其它結(jié)構(gòu)部的配置的影響的情況下以自對(duì)準(zhǔn)的方式與第1側(cè)壁鄰接地高精度地形成第2側(cè)壁。在本發(fā)明的第2方面所述的半導(dǎo)體裝置的制造方法中，由于利用步驟(e)形成與第1源／漏區(qū)對(duì)鄰接的第2源／漏區(qū)對(duì)，故可比較平緩地使從柵電極區(qū)附近到在第1和第2源／漏區(qū)對(duì)上被設(shè)置的接點(diǎn)的橫方向的第1和第2源／漏區(qū)對(duì)中的雜質(zhì)分布變化，其結(jié)果，可進(jìn)一步緩和上述柵端區(qū)域處的電場(chǎng)。在本發(fā)明的第3方面所述的半導(dǎo)體裝置的制造方法中，由于利用步驟(f)形成與第2源／漏區(qū)對(duì)鄰接的第3源／漏區(qū)對(duì)，故可使上述橫方向的雜質(zhì)分布進(jìn)一步平緩地變化，其結(jié)果，可謀求進(jìn)一步的柵端區(qū)域的電場(chǎng)的緩和。由于用本發(fā)明的第4方面所述的半導(dǎo)體裝置的制造方法制造的第2和第3源／漏區(qū)對(duì)的至少一方，與第1源／漏區(qū)對(duì)相比，其形成深度較深，由于促進(jìn)來自第1～第3源／漏區(qū)對(duì)的pn結(jié)界面的耗盡層的延伸，故可實(shí)現(xiàn)包含上述柵端區(qū)域的pn結(jié)部分的電場(chǎng)緩和。在用本發(fā)明的第5方面所述的半導(dǎo)體裝置的制造方法制造的半導(dǎo)體裝置中，通過使在存儲(chǔ)單元形成區(qū)域中被形成的第1MOS晶體管的側(cè)壁形成寬度比在外圍電路形成區(qū)域的第2MOS晶體管的側(cè)壁形成寬度大，與在外圍電路形成區(qū)域中被形成的第2MOS晶體管相比，可更為緩和施加到在存儲(chǔ)單元形成區(qū)域中被形成的第1MOS晶體管的柵端區(qū)域中的電場(chǎng)。在本發(fā)明的第7方面所述的半導(dǎo)體裝置的制造方法中，由于利用步驟(c)和步驟(d)將第1區(qū)域中的側(cè)壁的另一方側(cè)面一側(cè)的形成寬度形成得比一方側(cè)面一側(cè)的形成寬度寬，故利用另一方側(cè)面一側(cè)的的側(cè)壁寬度，與一方側(cè)面一側(cè)的柵端區(qū)域相比，可更大地降低施加到柵電極區(qū)附近的另一方側(cè)面一側(cè)的源／漏區(qū)與溝道區(qū)的pn結(jié)界面、即另一方側(cè)面一側(cè)的柵端區(qū)域的電場(chǎng)。除此之外，由于半導(dǎo)體襯底表面露出的刻蝕處理只是步驟(d)的除去柵電極區(qū)側(cè)面以外的側(cè)壁用絕緣膜的步驟，故可將刻蝕處理時(shí)導(dǎo)入到半導(dǎo)體襯底中的陷阱密度抑制到必要的最低限度，可得到漏泄電流小的半導(dǎo)體裝置。在本發(fā)明的第8方面所述的半導(dǎo)體裝置的制造方法中，由于通過利用步驟(e)形成具有與側(cè)壁寬度比一方側(cè)面一側(cè)寬的另一方的側(cè)面一側(cè)的源／漏區(qū)導(dǎo)電性地連接的一方電極的存儲(chǔ)單元電容器，故伴隨施加到另一方的側(cè)面一側(cè)的柵端區(qū)域的電場(chǎng)的降低，可抑制來自存儲(chǔ)單元電容器的漏泄電流。在本發(fā)明的第10方面所述的半導(dǎo)體裝置中，將在第1MOS晶體管的柵電極區(qū)的側(cè)面上被設(shè)置的側(cè)壁的形成寬度設(shè)定得比在第2MOS晶體管的柵電極區(qū)的側(cè)面上被設(shè)置的側(cè)壁的形成寬度寬。因而，在存儲(chǔ)單元形成區(qū)域中被形成的第1MOS晶體管，與在外圍電路形成區(qū)域中被形成的第2MOS晶體管相比，可更大地降低施加到柵電極區(qū)附近的一方電極區(qū)和另一方電極區(qū)與溝道區(qū)的pn結(jié)界面、即柵端區(qū)域的電場(chǎng)。其結(jié)果，伴隨施加到與存儲(chǔ)單元電容器的一方電極連接的一方電極區(qū)一側(cè)的柵端區(qū)域的電場(chǎng)的降低，可抑制來自存儲(chǔ)單元電容器的漏泄電流。此時(shí)，通過使外圍電路形成區(qū)域中的第2MOS晶體管的側(cè)壁的形成寬度比較窄，可將集成度增加抑制到必要的最小限度。權(quán)利要求1．一種半導(dǎo)體裝置的制造方法，該方法是在第1導(dǎo)電型的半導(dǎo)體襯底的上層部中形成的第1區(qū)域和第2區(qū)域中分別形成第2導(dǎo)電型的第1和第2MOS晶體管的方法，其特征在于，具備下述步驟(a)在上述第1和第2區(qū)域中分別形成第2導(dǎo)電型的第1源／漏區(qū)對(duì)、位于上述第1源／漏區(qū)對(duì)間的第1導(dǎo)電型的溝道區(qū)和位于上述溝道區(qū)上的柵電極區(qū)的步驟；(b)在上述第1和第2區(qū)域各自的柵電極區(qū)的側(cè)面上形成第1側(cè)壁的步驟；(c)在整個(gè)面上形成層間絕緣膜，只在上述第1區(qū)域中貫通上述層間絕緣膜并形成槽以使上述第1側(cè)壁的側(cè)面露出的步驟；以及(d)在包含上述槽內(nèi)部的上述第1側(cè)壁的側(cè)面上的整個(gè)面上形成了第2側(cè)壁形成用絕緣膜之后，通過除去上述槽內(nèi)部以外的上述第2側(cè)壁用絕緣膜在上述第1側(cè)壁的側(cè)面上形成第2側(cè)壁的步驟，在上述第1區(qū)域中，利用上述第1和第2側(cè)壁、上述第1源／漏區(qū)對(duì)、上述溝道區(qū)和上述柵電極區(qū)構(gòu)成上述第1MOS晶體管，在上述第2區(qū)域中，利用上述第1側(cè)壁、上述第1源／漏區(qū)對(duì)、上述溝道區(qū)和上述柵電極區(qū)構(gòu)成上述第2MOS晶體管。2．如權(quán)利要求1中所述的半導(dǎo)體裝置的制造方法，其特征在于，還具備(e)在上述步驟(c)之后且在上述步驟(d)之前執(zhí)行的、從上述槽導(dǎo)入第2導(dǎo)電型的雜質(zhì)、與上述第1源／漏區(qū)對(duì)分別相鄰接地形成第2導(dǎo)電型的第2源／漏區(qū)對(duì)的步驟。3．如權(quán)利要求2中所述的半導(dǎo)體裝置的制造方法，其特征在于，還具備(f)在上述步驟(d)之后執(zhí)行的、以上述第2側(cè)壁作為掩模從上述槽導(dǎo)入第2導(dǎo)電型的雜質(zhì)、與上述第2源／漏區(qū)對(duì)分別相鄰接地形成第3源／漏區(qū)對(duì)的步驟。4．如權(quán)利要求3中所述的半導(dǎo)體裝置的制造方法，其特征在于上述第2和第3源／漏區(qū)對(duì)的至少一方，與上述第1源／漏區(qū)對(duì)相比，其形成深度較深。5．如權(quán)利要求1至4的任一項(xiàng)中所述的半導(dǎo)體裝置的制造方法，其特征在于上述第1區(qū)域包含半導(dǎo)體存儲(chǔ)器的存儲(chǔ)單元形成區(qū)，上述第2區(qū)域包含上述半導(dǎo)體存儲(chǔ)器的外圍電路形成區(qū)。6．如權(quán)利要求5中所述的半導(dǎo)體裝置的制造方法，其特征在于上述半導(dǎo)體存儲(chǔ)器包含DRAM。7．一種半導(dǎo)體裝置的制造方法，該方法是在第1導(dǎo)電型的半導(dǎo)體襯底中形成第2導(dǎo)電型的MOS晶體管的方法，其特征在于，具備下述步驟(a)在上述半導(dǎo)體襯底的表面中形成第2導(dǎo)電型的源／漏區(qū)對(duì)、位于上述源／漏區(qū)對(duì)間的第1導(dǎo)電型的溝道區(qū)和位于上述溝道區(qū)上的柵電極區(qū)的步驟；(b)在整個(gè)面上形成側(cè)壁用絕緣膜的步驟；(c)在不露出上述半導(dǎo)體襯底的情況下，部分地除去上述柵電極區(qū)的一方側(cè)面一側(cè)的上述側(cè)壁用絕緣膜的步驟；以及(d)對(duì)于上述側(cè)壁用絕緣膜進(jìn)行刻蝕處理、通過除去柵電極區(qū)側(cè)面以外的上述側(cè)壁用絕緣膜、利用殘存的上述側(cè)壁用絕緣膜在上述柵電極區(qū)的側(cè)面上形成側(cè)壁的步驟，將上述第1區(qū)域中的上述側(cè)壁的另一方側(cè)面一側(cè)的形成寬度形成得比上述一方側(cè)面一側(cè)的形成寬度寬，利用上述側(cè)壁、上述源／漏區(qū)對(duì)、上述溝道區(qū)和上述柵電極區(qū)構(gòu)成上述MOS晶體管。8．如權(quán)利要求7中所述的半導(dǎo)體裝置的制造方法，其特征在于，還具備(e)在上述步驟(d)之后執(zhí)行的、在上述半導(dǎo)體襯底上形成存儲(chǔ)單元電容器的步驟，上述存儲(chǔ)單元電容器的一方電極與上述MOS晶體管的上述源／漏區(qū)對(duì)中的上述另一方側(cè)面一側(cè)的源／漏區(qū)導(dǎo)電性地連接。9．如權(quán)利要求8中所述的半導(dǎo)體裝置的制造方法，其特征在于上述半導(dǎo)體存儲(chǔ)器包含DRAM。10．一種半導(dǎo)體裝置，其特征在于具備具有存儲(chǔ)單元形成區(qū)和外圍電路形成區(qū)的第1導(dǎo)電型的半導(dǎo)體襯底；在上述存儲(chǔ)單元形成區(qū)和外圍電路形成區(qū)中分別形成的第2導(dǎo)電型的第1和第2MOS晶體管；以及在上述存儲(chǔ)單元形成區(qū)中形成的、一方電極與上述第1MOS晶體管的一方電極區(qū)導(dǎo)電性地連接的存儲(chǔ)單元電容器，將在上述第1MOS晶體管的柵電極區(qū)的側(cè)面上被設(shè)置的側(cè)壁的形成寬度設(shè)定得比在上述第2MOS晶體管的柵電極區(qū)的側(cè)面上被設(shè)置的側(cè)壁的形成寬度寬。全文摘要提供一種制造半導(dǎo)體裝置的方法,其中,可得到謀求減少漏泄電流而不將集成度損害到必要程度以上的MOS晶體管。在形成具有第1側(cè)壁10的MOS晶體管結(jié)構(gòu)4～10后,在整個(gè)面上形成層間絕緣膜11。在該層間絕緣膜11上淀積氮化硅膜12a。其次,只在存儲(chǔ)單元區(qū)MA中貫通層間絕緣膜11和氮化硅膜12a形成槽31和32,使側(cè)壁10的側(cè)面露出。然后,在存儲(chǔ)單元區(qū)MA中與側(cè)壁10鄰接地形成作為第2側(cè)壁的側(cè)壁34。文檔編號(hào)H01L21/02GK1282104SQ0010897公開日2001年1月31日申請(qǐng)日期2000年5月24日優(yōu)先權(quán)日1999年7月22日發(fā)明者國清辰也申請(qǐng)人:三菱電機(jī)株式會(huì)社