隨機(jī)存取記憶體與記憶體存取方法
【專利摘要】本發(fā)明揭露了一種隨機(jī)存取記憶體與記憶體存取方法，能夠避免讀取干擾，并且提升讀取數(shù)據(jù)的速度。所述隨機(jī)存取記憶體的一實(shí)施例包含：一字元線；一字元線驅(qū)動(dòng)單元，耦接于該字元線，用于接收一存取控制信號(hào)以據(jù)以產(chǎn)生一第一字元線致能電壓；一電壓調(diào)整單元，包含一開(kāi)關(guān)模塊以及一電容，該開(kāi)關(guān)模塊耦接于該字元線，用于接收一控制信號(hào)以據(jù)以呈現(xiàn)導(dǎo)通或不導(dǎo)通，該電容，耦接于該開(kāi)關(guān)模塊，用于依據(jù)該開(kāi)關(guān)模塊的導(dǎo)通情形以調(diào)整該字元線致能電壓的電壓準(zhǔn)位；以及一記憶體單元，耦接于該字元線，用于依據(jù)該字元線致能電壓而被致能。
【專利說(shuō)明】
隨機(jī)存取記憶體與記憶體存取方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種隨機(jī)存取記憶體與記憶體存取方法，尤其涉及一種利用一開(kāi)關(guān)模塊以及一電容來(lái)彈性調(diào)整字元線的字元線致能電壓以實(shí)現(xiàn)字元線驅(qū)動(dòng)抑制機(jī)制的隨機(jī)存取記憶體與方法。【背景技術(shù)】
[0002]—般而言，現(xiàn)有隨機(jī)存取記憶體包括一個(gè)具有多列的記憶體單元陣列，每一列上有多個(gè)記憶體單元，每個(gè)記憶體單元對(duì)應(yīng)并耦接于一字元線；各字元線的電壓由對(duì)應(yīng)字元線的字元線驅(qū)動(dòng)器所控制；每一記憶體單元中則設(shè)有閂鎖模塊及作為開(kāi)關(guān)的用的閘通晶體管；閂鎖模塊具有兩個(gè)儲(chǔ)存節(jié)點(diǎn)，閘通晶體管的柵極、源極、與漏極分別耦合至對(duì)應(yīng)的字元線、儲(chǔ)存節(jié)點(diǎn)的其中之一、以及對(duì)應(yīng)的位元線。
[0003]欲從記憶體單元讀取數(shù)據(jù)時(shí)，該位元線會(huì)被預(yù)充電至代表邏輯1的高電壓準(zhǔn)位， 經(jīng)由對(duì)應(yīng)的字元線，記憶體單元的閘通晶體管會(huì)被致能，使儲(chǔ)存節(jié)點(diǎn)導(dǎo)通至位元線。若該儲(chǔ)存節(jié)點(diǎn)儲(chǔ)存的是代表邏輯〇的低電壓，則位元線會(huì)由原先的高電壓準(zhǔn)位放電至邏輯〇的低電壓準(zhǔn)位。但是，閘通晶體管和閂鎖模塊中用于拉低電壓的反相器晶體管會(huì)形成一分壓電路或一耦合路徑，其中分壓電路可能使使儲(chǔ)存邏輯0的儲(chǔ)存節(jié)點(diǎn)的電壓升高而成為一讀取干擾電壓，例如若閘通晶體管的導(dǎo)通電阻相對(duì)于記憶體單元閂鎖模塊中用于拉低電壓的反相器晶體管為較低，則儲(chǔ)存節(jié)點(diǎn)的讀取干擾電壓易于上升至超過(guò)閂鎖模塊中另一反相器的翻轉(zhuǎn)電壓，導(dǎo)致該閂鎖模塊所閂鎖儲(chǔ)存的數(shù)據(jù)被錯(cuò)誤地翻轉(zhuǎn)，也就是將該儲(chǔ)存節(jié)點(diǎn)中原本儲(chǔ)存代表邏輯0的低電壓錯(cuò)誤地翻轉(zhuǎn)為代表邏輯1的高電壓；而字元線驅(qū)動(dòng)器的電壓變化則可能經(jīng)由對(duì)應(yīng)的字元線、閘通晶體管、及閂鎖模塊晶體管的雜散電容耦合路徑在對(duì)應(yīng)的儲(chǔ)存節(jié)點(diǎn)耦合而形成干擾電壓；上述情形稱為讀取干擾。
[0004]在已知技術(shù)中，減少讀取干擾的解決方案的一是降低字元線致能電壓。但是，已知技術(shù)的缺點(diǎn)在于:從記憶體單元讀取數(shù)據(jù)的速度會(huì)隨著字元線致能電壓的降低而明顯變慢，且無(wú)法調(diào)整致能電壓或讀取速度。
【發(fā)明內(nèi)容】

[0005]鑒于現(xiàn)有技術(shù)的不足，本發(fā)明的一目的在于提供一種隨機(jī)存取記憶體與一種記憶體存取方法，以避免讀取干擾，并且提升讀取數(shù)據(jù)的速度。
[0006]本發(fā)明提出一種隨機(jī)存取記憶體，該隨機(jī)存取記憶體的一實(shí)施例包含:一第一字元線；一第一字元線驅(qū)動(dòng)單元，耦接于該第一字元線，用于接收一第一存取控制信號(hào)以據(jù)以產(chǎn)生一第一字元線致能電壓；一第一電壓調(diào)整單元，包含:一第一開(kāi)關(guān)模塊以及一電容，其中該第一開(kāi)關(guān)模塊耦接于該第一字元線，用于接收一第一控制信號(hào)以據(jù)以呈現(xiàn)導(dǎo)通或不導(dǎo)通，該電容耦接于該第一開(kāi)關(guān)模塊，用于依據(jù)該第一開(kāi)關(guān)模塊的導(dǎo)通情形以調(diào)整該第一字元線致能電壓的電壓準(zhǔn)位；以及一第一記憶體單元，耦接于該第一字元線，用于依據(jù)該第一字元線致能電壓而被致能。
[0007]本發(fā)明提出一種記憶體存取方法，由一隨機(jī)存取記憶體來(lái)執(zhí)行，其特征在于，包含下列步驟:接收一第一存取控制信號(hào)以據(jù)以產(chǎn)生一第一字元線致能電壓；接收一第一控制信號(hào)以據(jù)以控制一第一開(kāi)關(guān)模塊，其中該第一開(kāi)關(guān)模塊耦接于一電容；依據(jù)該第一開(kāi)關(guān)模塊的導(dǎo)通情形使用該電容調(diào)整該第一字元線致能電壓的電壓準(zhǔn)位；以及依據(jù)該第一字元線致能電壓以致能一第一記憶體單元；其中該第一字元線致能電壓、該第一開(kāi)關(guān)模塊、以及該第一記憶體單元對(duì)應(yīng)于一第一字元線。
[0008]本發(fā)明提出一種隨機(jī)存取記憶體，其特征在于，包含:一字元線；一字元線驅(qū)動(dòng)單元，耦接于該字元線，用于接收一存取控制信號(hào)以據(jù)以產(chǎn)生一字元線致能電壓，包含:多個(gè)并聯(lián)的第一 P通道金氧半場(chǎng)效晶體管，其中該多個(gè)P通道金氧半場(chǎng)效晶體管其中之一接收該存取控制信號(hào)，該多個(gè)P通道金氧半場(chǎng)效晶體管的其他分別接收多個(gè)控制信號(hào)并依據(jù)該多個(gè)控制信號(hào)而分別導(dǎo)通或不導(dǎo)通以控制該字元線致能電壓的一斜率；以及一記憶體單元，耦接于該字元線，用于依據(jù)該字元線致能電壓而被致能。
[0009]本發(fā)明的隨機(jī)存取記憶體與記憶體存取方法利用字元線驅(qū)動(dòng)抑制機(jī)制來(lái)分段或彈性調(diào)整致能閘通晶體管所需的字元線致能電壓，以達(dá)到減少讀取干擾的功效。相較于現(xiàn)有技術(shù)，本發(fā)明可分段或彈性調(diào)整字元線致能電壓，不但能夠達(dá)到減少讀取干擾的目的，亦可以維持從記憶體讀取數(shù)據(jù)的速度，避免讀取速度隨著字元線致能電壓降低而減緩。
[0010]以下結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)描述，但不作為對(duì)本發(fā)明的限定。【附圖說(shuō)明】
[0011]圖1是本發(fā)明的隨機(jī)存取記憶體的一實(shí)施例的示意圖；
[0012]圖2a是本發(fā)明的隨機(jī)存取記憶體的一實(shí)施例的示意圖；
[0013]圖2b是本發(fā)明的隨機(jī)存取記憶體的一實(shí)施例的時(shí)序圖；
[0014]圖3是本發(fā)明的隨機(jī)存取記憶體的又一實(shí)施例的示意圖；
[0015]圖4是本發(fā)明的隨機(jī)存取記憶體的再一實(shí)施例的示意圖；
[0016]圖5是本發(fā)明的隨機(jī)存取記憶體的再一實(shí)施例的不意圖；
[0017]圖6a是本發(fā)明的隨機(jī)存取記憶體的再一實(shí)施例的示意圖；
[0018]圖6b是本發(fā)明的隨機(jī)存取記憶體的再一實(shí)施例的電壓波形圖；
[0019]圖7是本發(fā)明的隨機(jī)存取記憶體的再一實(shí)施例的示意圖；以及
[0020]圖8是本發(fā)明的記憶體存取方法的一實(shí)施例的示意圖。
[0021]附圖標(biāo)記
[0022]100隨機(jī)存取記憶體
[0023]110、140、610字元線驅(qū)動(dòng)單元
[0024]111、631 相反器
[0025]1111、1211、1511、1122?1124、6131、6141?6144、6211卩通道金氧半場(chǎng)效晶體管
[0026]1112、1121、6132 n通道金氧半場(chǎng)效晶體管
[0027]120、150、620電壓調(diào)整單元
[0028]121、151、621 開(kāi)關(guān)模塊
[0029]122、622 電容
[0030]130、160、630 記憶體單元
[0031]131、161、631 閂鎖模塊
[0032]132、162、632 閘通晶體管
[0033]WL0、WL1 字元線
[0034]BL、BLB 位元線
[0035]A0、A1存取控制信號(hào)
[0036]VM、VWU字元線致能電壓
[0037]CTLO、CTL1、CTL1122 ?CTL1124、CTL6141 ?CTL6144 控制信號(hào)
[0038]VDD、VSS 電壓源
[0039]P1、P2 期間
[0040]S810 ?S840 步驟【具體實(shí)施方式】
[0041]下面結(jié)合附圖對(duì)本發(fā)明的結(jié)構(gòu)原理和工作原理作具體的描述:
[0042]本發(fā)明的揭露內(nèi)容包含隨機(jī)存取記憶體與記憶體存取方法，能夠減少讀取干擾， 并維持從記憶體讀取數(shù)據(jù)的速度，避免讀取速度隨著字元線致能電壓降低而減緩。
[0043]在實(shí)施為可能的前提下，本技術(shù)領(lǐng)域具有通常知識(shí)者能夠依本說(shuō)明書的揭露內(nèi)容來(lái)選擇等效的元件或步驟來(lái)實(shí)現(xiàn)本發(fā)明，亦即本發(fā)明的實(shí)施并不限于后敘的實(shí)施例。
[0044]請(qǐng)參閱圖1，其是本發(fā)明的隨機(jī)存取記憶體100的一實(shí)施例的示意圖。本實(shí)施例的隨機(jī)存取記憶體100包含:一字元線WL0、一字元線驅(qū)動(dòng)單元110、一電壓調(diào)整單元120、與一記憶體單元130。電壓調(diào)整單元120進(jìn)一步包含一開(kāi)關(guān)模塊121以及一電容122,其中任二或全部上述電路可整合在一集成電路中或?yàn)閭€(gè)別電路。
[0045]當(dāng)對(duì)應(yīng)于字元線WL0的一記憶體單元130將被存取時(shí)，所述字元線驅(qū)動(dòng)單元110 接收一存取控制信號(hào)A0,存取控制信號(hào)A0會(huì)觸發(fā)字元線驅(qū)動(dòng)單元110以產(chǎn)生一字元線致能電壓VM，所述字元線致能電壓即為所述字元線WL0的電壓，且字元線驅(qū)動(dòng)單元110耦接于字元線WL0,因此，字元線驅(qū)動(dòng)單元110產(chǎn)生的字元線致能電壓VWU]得以由字元線WL0加以傳遞。在一實(shí)施例中，所述存取控制信號(hào)A0為一字元位址預(yù)解碼器產(chǎn)生的一解碼信號(hào)。 電壓調(diào)整單元120亦耦接于所述字元線WL0,且電壓調(diào)整單元120包含相耦接的開(kāi)關(guān)模塊 121與電容122,所述開(kāi)關(guān)模塊121接收一控制信號(hào)CTL0以據(jù)以導(dǎo)通或不導(dǎo)通，并藉由開(kāi)關(guān)模塊121的導(dǎo)通或不導(dǎo)通以及電容122的充放電以調(diào)整所述字元線致能電壓的電壓準(zhǔn)位。記憶體單元130耦接于所述字元線WL0,且記憶體單元130依據(jù)電壓調(diào)整單元120所調(diào)整的字元線致能電壓而被致能。
[0046]請(qǐng)參閱圖2a，其是圖1的隨機(jī)存取記憶體100的一詳細(xì)實(shí)施方式的電路圖，如圖所示，隨機(jī)存取記憶體100進(jìn)一步包含位元線BL及位元線BLB ;字元線驅(qū)動(dòng)單元110包含一相反器111 ;開(kāi)關(guān)模塊121包含一 p通道金氧半場(chǎng)效晶體管1211 ;記憶體單元130則包含一閂鎖模塊131與多個(gè)閘通晶體管132 ;以上字元線驅(qū)動(dòng)單元110、開(kāi)關(guān)模塊121、與記憶體單元 130皆耦接于字元線WL0,其中任二或全部上述電路可整合在一集成電路中或?yàn)閭€(gè)別電路。
[0047]請(qǐng)?jiān)賲㈤唸D2a，以下以一實(shí)施例說(shuō)明本發(fā)明隨機(jī)存取記憶體100的運(yùn)作。在此實(shí)施例中，當(dāng)要讀取對(duì)應(yīng)于字元線WL0、位元線BL及位元線BLB的記憶體單元130時(shí)，位元線 BL及位元線BLB被預(yù)充電至代表邏輯值為1的一高電壓準(zhǔn)位，字元線驅(qū)動(dòng)單元110所包含的相反器111的一輸入端接收所述存取控制信號(hào)A0,存取控制信號(hào)AO觸發(fā)相反器111以產(chǎn)生所述字元線致能電壓V_，相反器111的一輸出端輸出所述字元線致能電壓VM，且字元線致能電壓VWU]由字元線WL0加以傳遞。在一實(shí)施例中，相反器111包含一 p通道金氧半場(chǎng)效晶體管1111以及一 n通道金氧半場(chǎng)效晶體管1112(如圖3所示)，p通道金氧半場(chǎng)效晶體管1111的源極耦接于一電壓源VDD，n通道金氧半場(chǎng)效晶體管1112的源極耦接于一電壓源VSS，其中電壓源VDD的電壓準(zhǔn)位高于電壓源VSS的電壓準(zhǔn)位。p通道金氧半場(chǎng)效晶體管1111的柵極與n通道金氧半場(chǎng)效晶體管1112的柵極相接為一輸入端并接收存取控制信號(hào)A0,該p通道金氧半場(chǎng)效晶體管1111的漏極與該n通道金氧半場(chǎng)效晶體管1112的漏極相接為一輸出〗而并輸出字兀線致能電壓VWU)。
[0048]請(qǐng)?jiān)賲㈤唸D2a以及圖2b，圖2b為圖2a的隨機(jī)存取記憶體100 —實(shí)施例的時(shí)序圖。如圖所示，所述開(kāi)關(guān)模塊121所包含的p通道金氧半場(chǎng)效晶體管1211自柵極接收控制信號(hào)CTL0,當(dāng)控制信號(hào)CTL0為一低電壓信號(hào)時(shí)，p通道金氧半場(chǎng)效晶體管1211導(dǎo)通，電容 122耦接于p通道金氧半場(chǎng)效晶體管1211的漏極，電容122得以藉由p通道金氧半場(chǎng)效晶體管121導(dǎo)通而耦接于字元線WL0,而字元線致能電壓與其電壓準(zhǔn)位的上升速度得以被電容122與開(kāi)關(guān)模塊121箝制，并可進(jìn)一步通過(guò)控制存取控制信號(hào)A0或控制字元線驅(qū)動(dòng)單元 110與字元線WL0的耦接使得所述字元線致能電壓的電壓準(zhǔn)位被降低一特定電壓(如圖2b的一期間P1所示)。前述字元線致能電壓V_的電壓準(zhǔn)位的上升速度與其電壓準(zhǔn)位被降低的一幅度％ WLUD (即所述特定電壓)可依據(jù)電容122的面積或容值大小及/或p通道金氧半場(chǎng)效晶體管1211的面積或阻值大小而設(shè)計(jì)或調(diào)整。在一實(shí)施例中，，字元線致能電壓VWU]的電壓準(zhǔn)位被降低的幅度％ WLUD在一實(shí)施例中較佳約為10%以下。請(qǐng)注意，本發(fā)明中的晶體管型式僅為例示，其亦可以為其他型式的晶體管或其組合，不以此為限。請(qǐng)?jiān)賲㈤唸D2a以及圖2b，被降低或箝制的字元線致能電壓Vwt。會(huì)致能記憶體單元130所包含的閘通晶體管132而使其導(dǎo)通，所述閘通晶體管132耦接于記憶體單元130所包含的閂鎖模塊 131，假設(shè)閂鎖模塊131的一儲(chǔ)存節(jié)點(diǎn)所儲(chǔ)存者為一低電壓準(zhǔn)位，亦即其邏輯值為0,閘通晶體管132的導(dǎo)通使得所述儲(chǔ)存節(jié)點(diǎn)藉由閘通晶體管132耦接于位元線BL，則位元線BL的電壓準(zhǔn)位會(huì)經(jīng)由閘通晶體管132被閂鎖模塊131拉至低電壓準(zhǔn)位，被預(yù)充電的位元線BL由代表邏輯值為1的高電壓準(zhǔn)位放電至代表邏輯值為〇的低電壓準(zhǔn)位，又，由于字元線致能電壓已被電壓調(diào)整單元120調(diào)整而降低，閘通晶體管132的導(dǎo)通程度也隨著降低，亦即閘通晶體管132的等效電阻增加，而壓抑所述儲(chǔ)存節(jié)點(diǎn)的電壓，又，由于字元線致能電壓的電壓準(zhǔn)位的上升速度已被電壓調(diào)整單元120調(diào)整而降低或變緩，于閘通晶體管132的柵極與閂鎖模塊131的儲(chǔ)存節(jié)點(diǎn)之間的一雜散電容耦合路徑在閂鎖模塊131的儲(chǔ)存節(jié)點(diǎn)所產(chǎn)生的耦合干擾電壓將被壓抑，上述兩機(jī)制皆可避免儲(chǔ)存節(jié)點(diǎn)的電壓升高成為讀取干擾電壓而導(dǎo)致閂鎖模塊131的儲(chǔ)存節(jié)點(diǎn)所儲(chǔ)存的邏輯值0被錯(cuò)誤地翻轉(zhuǎn)為邏輯1，而達(dá)到實(shí)現(xiàn)字元線驅(qū)動(dòng)抑制機(jī)制的目的。在達(dá)到減少讀取干擾的目的之余，為避免從記憶體單元130讀取數(shù)據(jù)的速度因字元線致能電壓V_的降低或上升速度的減緩而變慢，可藉由控制信號(hào)CTL0將開(kāi)關(guān)模塊121包含的p通道金氧半場(chǎng)效晶體管1211關(guān)閉，則電容122停止耦接于字元線致能電壓VM，字元線致能電壓不再被電容122所箝制，或進(jìn)一步通過(guò)控制存取控制信號(hào) A0或控制字元線驅(qū)動(dòng)單元110與字元線WL0的耦接，使字元線致能電壓Vww回升(如圖2b 的一期間P2所示)，以提高讀取數(shù)據(jù)的速度。由前述可知，本發(fā)明的隨機(jī)存取記憶體100可藉由電壓調(diào)整單元120來(lái)調(diào)整字元線WLO的電壓準(zhǔn)位，實(shí)現(xiàn)字元線驅(qū)動(dòng)抑制的機(jī)制，亦兼顧讀取數(shù)據(jù)的速度。
[0049]此外，開(kāi)關(guān)模塊121可以為一可變電阻或由多個(gè)開(kāi)關(guān)組成以選擇電阻值，電容122 可以為一可變電容或由多個(gè)電容組成以選擇電容值；隨機(jī)存取記憶體1〇〇可以另包含一檢測(cè)單元(未圖式)，用以檢測(cè)讀取干擾造成的記憶體單元130數(shù)據(jù)翻轉(zhuǎn)以產(chǎn)生一檢測(cè)結(jié)果， 隨機(jī)存取記憶體100并根據(jù)該檢測(cè)結(jié)果經(jīng)由控制信號(hào)來(lái)選擇或調(diào)整開(kāi)關(guān)模塊121的電阻值或電容122的電容值，或根據(jù)該檢測(cè)結(jié)果來(lái)決定字元線致能電壓VWU]的電壓降低區(qū)間P1的時(shí)間寬度與字元線致能電壓的電壓準(zhǔn)位的上升速度。
[0050]請(qǐng)參閱圖4,其是圖1的隨機(jī)存取記憶體100的另一詳細(xì)實(shí)施方式的電路圖，如圖所示，隨機(jī)存取記憶體100進(jìn)一步包含:一字元線驅(qū)動(dòng)單元140、一電壓調(diào)整單元150、與一記憶體單元160,所述電壓調(diào)整單元150進(jìn)一步包含一開(kāi)關(guān)模塊151，以上字元線驅(qū)動(dòng)單元 140、電壓調(diào)整單元150、與記憶體單元160皆耦接于字元線WL1，其中任二或全部上述電路可整合在一集成電路中或?yàn)閭€(gè)別電路。
[0051]請(qǐng)?jiān)賲㈤唸D4,由于本技術(shù)領(lǐng)域具有通常知識(shí)者可藉由圖1及圖3的揭露內(nèi)容來(lái)了解圖4中相同或相似部分的實(shí)施細(xì)節(jié)與變化，因此重復(fù)及冗余的說(shuō)明在此予以省略。在電壓調(diào)整單元150中，所述開(kāi)關(guān)模塊151包含一 p通道金氧半場(chǎng)效晶體管1511，其耦接于電壓調(diào)整單元120所包含的電容122,并自柵極接收控制信號(hào)CTL1，當(dāng)控制信號(hào)CTL1為一低電壓信號(hào)時(shí)，P通道金氧半場(chǎng)效晶體管1511導(dǎo)通，則字元線致能電壓Vwu與其電壓準(zhǔn)位的上升速度得以被與電容122與晶體管1511箝制，而能夠避免記憶體單元160所儲(chǔ)存的數(shù)據(jù)因?yàn)殄e(cuò)誤地翻轉(zhuǎn)而造成讀取干擾，達(dá)到實(shí)現(xiàn)字元線驅(qū)動(dòng)抑制機(jī)制的目的；類似地，為避免從記憶體單元160讀取數(shù)據(jù)的速度因字元線致能電壓Vwu的電壓降低或其電壓準(zhǔn)位的上升速度變慢而減緩，可藉由控制信號(hào)CTL1將開(kāi)關(guān)模塊151包含的p通道金氧半場(chǎng)效晶體管1511 關(guān)閉，則電容122停止耦接于字元線致能電壓Vwu，字元線致能電壓Vwu不再被電容122所箝制，進(jìn)而使字元線致能電壓Vwu回升，以提升讀取數(shù)據(jù)的速度。由前述可知，電容122可被對(duì)應(yīng)于字元線WL1的電壓調(diào)整單元150以及對(duì)應(yīng)于字元線WL0的電壓調(diào)整單元120所共用。在一實(shí)施例中，電容122可被多個(gè)字元線的多個(gè)電壓調(diào)整單元所共用，其中每個(gè)電壓調(diào)整單元分別對(duì)應(yīng)于每條字元線。隨機(jī)存取記憶體100可以包含如前述的檢測(cè)單元(未圖式)，用以檢測(cè)讀取干擾造成的記憶體單元130及/或記憶體單元160數(shù)據(jù)翻轉(zhuǎn)以產(chǎn)生檢測(cè)結(jié)果，隨機(jī)存取記憶體100并根據(jù)該檢測(cè)結(jié)果經(jīng)由控制信號(hào)來(lái)選擇或調(diào)整開(kāi)關(guān)模塊121及/ 或開(kāi)關(guān)模塊151的電阻值或電容122的電容值，或根據(jù)該檢測(cè)結(jié)果來(lái)決定字元線致能電壓及/或字元線致能電壓V wu的電壓降低區(qū)間P1的時(shí)間寬度與字元線致能電壓V 1。及/ 或字元線致能電壓Vwu的電壓準(zhǔn)位的上升速度。
[0052]請(qǐng)參閱圖5,其是圖1的隨機(jī)存取記憶體100的又一詳細(xì)實(shí)施方式的電路圖，如圖所示，字元線驅(qū)動(dòng)單元110包含相反器111，且進(jìn)一步包含:一 n通道金氧半場(chǎng)效晶體管 1121以及多個(gè)p通道金氧半場(chǎng)效晶體管1122、1123、及1124,其中任二或全部上述電路可整合在一集成電路中或?yàn)閭€(gè)別電路。
[0053]請(qǐng)?jiān)賲㈤唸D5,由于本技術(shù)領(lǐng)域具有通常知識(shí)者可藉由圖1至圖4的揭露內(nèi)容來(lái)了解圖5中相同或相似部分的實(shí)施細(xì)節(jié)與變化，因此重復(fù)及冗余的說(shuō)明在此予以省略。字元線驅(qū)動(dòng)單元110包含的n通道金氧半場(chǎng)效晶體管1121的漏極耦接于電壓源VDD，其源極耦接于其柵極為一節(jié)點(diǎn)N1 ;字元線驅(qū)動(dòng)單元110包含的p通道金氧半場(chǎng)效晶體管1122、 1123、及1124的源極耦接于電壓源VDD，其漏極耦接于節(jié)點(diǎn)N1，亦即n通道金氧半場(chǎng)效晶體管1121與p通道金氧半場(chǎng)效晶體管1122、1123、及1124是并聯(lián)于電壓源VDD及節(jié)點(diǎn)N1之間，其中節(jié)點(diǎn)N1又耦接于相反器111的一電源端，用于提供相反器111 一工作電壓，且多個(gè)口通道金氧半場(chǎng)效晶體管1122、1123、及1124分別接收多個(gè)控制信號(hào)(:111122、(:111123、及 CTL1124，該多個(gè)控制信號(hào)CTL1122、CTL1123、及CTL1124分別控制p通道金氧半場(chǎng)效晶體管1122、 1123、及1124的導(dǎo)通情形，以調(diào)整工作電壓以及字元線致能電壓的準(zhǔn)位。在一實(shí)施例中，相反器111的輸入端接收存取控制信號(hào)A0,且p通道金氧半場(chǎng)效晶體管1122接收為低電壓的控制信號(hào)CTL1122,則p通道金氧半場(chǎng)效晶體管1122導(dǎo)通，n通道金氧半場(chǎng)效晶體管1121亦導(dǎo)通，此時(shí)使該多個(gè)控制信號(hào)CTL1123及CTL1124為高電壓信號(hào)，則p通道金氧半場(chǎng)效晶體管1123及1124不導(dǎo)通，節(jié)點(diǎn)N1上用以提供相反器111的工作電壓亦降低，進(jìn)而使字元線驅(qū)動(dòng)單元110產(chǎn)生的字元線致能電壓的準(zhǔn)位降低，實(shí)現(xiàn)字元線驅(qū)動(dòng)抑制的機(jī)制；接著，再使控制信號(hào)CTL1123及CTL1124轉(zhuǎn)為低電壓信號(hào)，則p通道金氧半場(chǎng)效晶體管1123及1124導(dǎo)通，節(jié)點(diǎn)N1上用以提供相反器111的工作電壓提升，進(jìn)而使字元線驅(qū)動(dòng)單元110產(chǎn)生的字元線致能電壓的準(zhǔn)位亦提升，可知，越多個(gè)p通道金氧半場(chǎng)效晶體管導(dǎo)通，則字元線致能電壓的電壓準(zhǔn)位越提升，讀取數(shù)據(jù)的速度提高，并達(dá)到彈性調(diào)整字元線致能電壓VWU]的電壓準(zhǔn)位的效果。在一實(shí)施例中，控制信號(hào)CTL1123及CTL1124為逐一轉(zhuǎn)為低電壓信號(hào)，使P通道金氧半場(chǎng)效晶體管逐一導(dǎo)通，則字元線致能電壓逐漸提升； 在另一實(shí)施例中，控制信號(hào)CTL1123及CTL1124為同時(shí)轉(zhuǎn)為低電壓信號(hào)，使p通道金氧半場(chǎng)效晶體管同時(shí)導(dǎo)通，則字元線致能電壓較快提升。另請(qǐng)注意，本實(shí)施例所揭露的n通道金氧半場(chǎng)效晶體管與P通道金氧半場(chǎng)效晶體管的數(shù)目?jī)H為示例，本發(fā)明的范圍不以實(shí)施例所揭露者為限。于一實(shí)施例中，隨機(jī)存取記憶體100可以另包含一檢測(cè)單元(未圖式)，用以檢測(cè)讀取干擾造成的記憶體單元數(shù)據(jù)翻轉(zhuǎn)以產(chǎn)生一檢測(cè)結(jié)果，隨機(jī)存取記憶體100并根據(jù)該檢測(cè)結(jié)果經(jīng)由多個(gè)控制信號(hào)CTL1122、CTL1123、及CTL1124來(lái)控制或調(diào)整晶體管1122、1123、 及1124的導(dǎo)通以調(diào)整字元線致能電壓的電壓準(zhǔn)位與其上升速度。
[0054]請(qǐng)參閱圖6a，其是隨機(jī)存取記憶體600的另一實(shí)施例的示意圖，如圖所示，隨機(jī)存取記憶體600包含:字元線WL0、一字元線驅(qū)動(dòng)單元610、以及一記憶體單元630,且字元線驅(qū)動(dòng)單元610進(jìn)一步包含:一 p通道金氧半場(chǎng)效晶體管6131、一 n通道金氧半場(chǎng)效晶體管 6132、以及多個(gè)p通道金氧半場(chǎng)效晶體管6141、6142、6143及6144,其中任二或全部上述電路可整合在一集成電路中或?yàn)閭€(gè)別電路。
[0055]請(qǐng)?jiān)賲㈤唸D6a，字元線驅(qū)動(dòng)單元610包含的p通道金氧半場(chǎng)效晶體管6131的源極耦接于電壓源VDD，字元線驅(qū)動(dòng)單元610包含的n通道金氧半場(chǎng)效晶體管6132的源極耦接于電壓源VSS，其中電壓源VDD的電壓準(zhǔn)位高于電壓源VSS的電壓準(zhǔn)位；字元線驅(qū)動(dòng)單元 610包含的多個(gè)p通道金氧半場(chǎng)效晶體管6141、6142、6143及6144的源極耦接于p通道金氧半場(chǎng)效晶體管6131的漏極，且p通道金氧半場(chǎng)效晶體管6141、6142、6143及6144的漏極耦接于n通道金氧半場(chǎng)效晶體管6132的漏極，亦即p通道金氧半場(chǎng)效晶體管6141、6142、 6143及6144是并聯(lián)于p通道金氧半場(chǎng)效晶體管6131與n通道金氧半場(chǎng)效晶體管6132之間。所述P通道金氧半場(chǎng)效晶體管6141接收存取控制信號(hào)A0, p通道金氧半場(chǎng)效晶體管 6142、6143 及 6144 分別接收控制信號(hào) CTL6142、CTL6143 及 CTL6144,控制信號(hào) CTL6142、CTL6143及CTL6144分別控制p通道金氧半場(chǎng)效晶體管6142、6143及6144的導(dǎo)通情形以調(diào)整字元線致能電壓VWU)的上升速度或斜率(slew rate)。在一實(shí)施例中，所述p通道金氧半場(chǎng)效晶體管6141接收存取控制信號(hào)AO, p通道金氧半場(chǎng)效晶體管6141導(dǎo)通，且字元線驅(qū)動(dòng)單元610產(chǎn)生字元線致能電壓VWU]，此時(shí)，可藉由該多個(gè)控制信號(hào)CTL6142、CTL6143及 CTL6144分別控制p通道金氧半場(chǎng)效晶體管6142、6143及6144中導(dǎo)通的晶體管數(shù)目，多個(gè) P通道金氧半場(chǎng)效晶體管6142、6143及6144中導(dǎo)通的晶體管數(shù)目越少，則字元線致能電壓 Vi。的電壓波形的上升斜率越小，且字元線致能電壓VWU)的電壓波形的全振幅(full swing) 受到壓抑；若多個(gè)P通道金氧半場(chǎng)效晶體管6141、6142、及6143中導(dǎo)通的晶體管數(shù)目越多， 則字元線致能電壓的電壓波形的上升斜率越大，而藉由使適當(dāng)個(gè)數(shù)的p通道金氧半場(chǎng)效晶體管導(dǎo)通，可得出一適當(dāng)斜率，當(dāng)字元線致能電壓所呈現(xiàn)的電壓波形以及電壓的上升斜率為該適當(dāng)斜率時(shí)，可壓抑讀取干擾，而實(shí)現(xiàn)字元線驅(qū)動(dòng)抑制的機(jī)制。于一實(shí)施例中， 隨機(jī)存取記憶體600可以另包含一檢測(cè)單元(未圖式)，用以檢測(cè)讀取干擾造成的記憶體單元630數(shù)據(jù)翻轉(zhuǎn)以產(chǎn)生一檢測(cè)結(jié)果，隨機(jī)存取記憶體100并根據(jù)該檢測(cè)結(jié)果經(jīng)由多個(gè)控制信號(hào)CTL6142、CTL6143及CTL6144來(lái)控制晶體管6142、6143及6144的導(dǎo)通以控制字元線致能電壓的電壓準(zhǔn)位與其上升速度或斜率。
[0056]請(qǐng)參考圖6b，圖6b為對(duì)應(yīng)于圖6a的實(shí)施例的電壓波形示意圖，如圖所示，當(dāng)p通道金氧半場(chǎng)效晶體管6142、6143及6144皆未導(dǎo)通，只有p通道金氧半場(chǎng)效晶體管6141導(dǎo)通時(shí)，電壓波形為Vwt。(1)，其斜率較??；當(dāng)p通道金氧半場(chǎng)效晶體管6141及6142導(dǎo)通時(shí)，電壓波形為Vww(2)，其斜率增加；而當(dāng)p通道金氧半場(chǎng)效晶體管614U6142及6143導(dǎo)通時(shí)， 電壓波形為V_ (3)，其斜率更大，依此類推。又，在另一實(shí)施例中，亦可先使p通道金氧半場(chǎng)效晶體管6141導(dǎo)通，以實(shí)現(xiàn)字元線驅(qū)動(dòng)抑制的機(jī)制，再漸進(jìn)地使p通道金氧半場(chǎng)效晶體管 6142、6143及6144導(dǎo)通，以加快讀取數(shù)據(jù)的速度。另請(qǐng)注意，本實(shí)施例所揭露的多個(gè)p通道金氧半場(chǎng)效晶體管的數(shù)目?jī)H為示例，本發(fā)明的范圍不以實(shí)施例所揭露者為限。此外，在另一實(shí)施例中(如圖7所示)，隨機(jī)存取記憶體600進(jìn)一步包含:一電壓調(diào)整單元620,所述電壓調(diào)整單元620如圖1至圖5的揭露內(nèi)容，由于本技術(shù)領(lǐng)域具有通常知識(shí)者可前揭內(nèi)容來(lái)了解圖7中相同或相似部分的實(shí)施細(xì)節(jié)與變化，因此重復(fù)及冗余的說(shuō)明在此予以省略。以上所述的開(kāi)關(guān)模塊的晶體管實(shí)作，但不以此為限。
[0057]另外，本發(fā)明也提出一種記憶體存取方法，是由圖1?7中的隨機(jī)存取記憶體或其等效電路來(lái)執(zhí)行，因此重復(fù)及冗余的說(shuō)明在此予以省略。如圖8所示，該方法的一實(shí)施例例如可包含下列步驟:
[0058]St印S810:接收存取控制信號(hào)A0以據(jù)以產(chǎn)生字元線致能電壓Vww;
[0059]Step S820:接收控制信號(hào)CTL0以據(jù)以控制開(kāi)關(guān)模塊121，其中開(kāi)關(guān)模塊121是耦接于電容122 ;
[0060]St印S830:依據(jù)開(kāi)關(guān)模塊121的導(dǎo)通情形使用電容122以調(diào)整字元線致能電壓的電壓準(zhǔn)位；以及
[0061]Step S840:依據(jù)字元線致能電壓VWU)以致能記憶體單元130 ;其中字元線致能電壓VM、開(kāi)關(guān)模塊121、以及記憶體單元130是對(duì)應(yīng)于字元線WL0。在一實(shí)施例中，該方法尚包含:接收存取控制信號(hào)A1以據(jù)以產(chǎn)生字元線致能電壓Vwu;接收控制信號(hào)CTL1以據(jù)以控制開(kāi)關(guān)模塊151，其中開(kāi)關(guān)模塊151是耦接于該電容122 ;以及依據(jù)開(kāi)關(guān)模塊151的導(dǎo)通情形以使用電容122以調(diào)整字元線致能電壓Vwu的電壓準(zhǔn)位；依據(jù)字元線致能電壓Vwu以致能記憶體單元160 ;其中字元線致能電壓Vwu、開(kāi)關(guān)模塊151、以及記憶體單元160是對(duì)應(yīng)于字元線WL1。
[0062]承前所述，在本發(fā)明隨機(jī)存取記憶體與記憶體存取方法的實(shí)施例中，是利用電壓調(diào)整單元以及字元線驅(qū)動(dòng)單元來(lái)調(diào)整使記憶體單元致能所需的字元線致能電壓，以實(shí)現(xiàn)字元線驅(qū)動(dòng)抑制機(jī)制，達(dá)到減少讀取干擾的功效。相較于現(xiàn)有技術(shù)，本發(fā)明可彈性調(diào)整字元線致能電壓，在達(dá)到減少讀取干擾的目的之余，亦維持從記憶體讀取數(shù)據(jù)的速度，避免讀取速度隨著字元線致能電壓降低而減緩。
[0063]當(dāng)然，本發(fā)明還可有其他多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
【主權(quán)項(xiàng)】
1.一種隨機(jī)存取記憶體，其特征在于，包含:一第一字元線；一第一字元線驅(qū)動(dòng)單元，耦接于該第一字元線，用于接收一第一存取控制信號(hào)以據(jù)以 產(chǎn)生一第一字元線致能電壓；一第一電壓調(diào)整單元，包含:一第一開(kāi)關(guān)模塊，耦接于該第一字元線，用于接收一第一控制信號(hào)以據(jù)以而呈現(xiàn)導(dǎo)通 或不導(dǎo)通；及一電容，耦接于該第一開(kāi)關(guān)模塊，用于依據(jù)該第一開(kāi)關(guān)模塊的導(dǎo)通情形以調(diào)整該第一 字元線致能電壓的電壓準(zhǔn)位；以及一第一記憶體單元，耦接于該第一字元線，用于依據(jù)該第一字元線致能電壓而被致能。2.根據(jù)權(quán)利要求1所述的隨機(jī)存取記憶體，其特征在于，包含:一第二字元線；一第二字元線驅(qū)動(dòng)單元，耦接于該第二字元線，用于接收一第二存取控制信號(hào)以據(jù)以 產(chǎn)生一第二字元線致能電壓；一第二電壓調(diào)整單元，包含:一第二開(kāi)關(guān)模塊，耦接于該第二字元線以及該電容，用于接收一第二控制信號(hào)以據(jù)以 呈現(xiàn)導(dǎo)通或不導(dǎo)通，其中該電容依據(jù)該第二開(kāi)關(guān)模塊的導(dǎo)通情形以調(diào)整該第二字元線致能 電壓的電壓準(zhǔn)位；以及一第二記憶體單元，耦接于該第二字元線，用于依據(jù)該第二字元線致能電壓而被致能。3.根據(jù)權(quán)利要求3所述的隨機(jī)存取記憶體，其特征在于，該第一開(kāi)關(guān)模塊包含一第一 金氧半場(chǎng)效晶體管，其中當(dāng)該第一控制信號(hào)為一第一電壓準(zhǔn)位信號(hào)時(shí)，該第一金氧半場(chǎng)效 晶體管導(dǎo)通，該電容耦接于該第一字元線并使該字元線致能電壓降低；當(dāng)該第一控制信號(hào) 為一第二電壓準(zhǔn)位信號(hào)時(shí)，該第一金氧半場(chǎng)效晶體管關(guān)閉，該電容停止耦接于該第一字元 線并使該字元線致能電壓提高。4.根據(jù)權(quán)利要求1所述的隨機(jī)存取記憶體，其特征在于，該第一字元線驅(qū)動(dòng)單元包含:一相反器，其一輸入端接收該第一存取控制信號(hào)，其一輸出端輸出該第一字元線致能電壓，其包含:一 P通道金氧半場(chǎng)效晶體管，其源極耦接于一第一電壓源；及一 n通道金氧半場(chǎng)效晶體管，其源極耦接于一第二電壓源；其中該P(yáng)通道金氧半場(chǎng)效晶體管的柵極與該n通道金氧半場(chǎng)效晶體管的柵極相接成為 該輸入端，該P(yáng)通道金氧半場(chǎng)效晶體管的漏極與該n通道金氧半場(chǎng)效晶體管的漏極相接成 為該輸出端，且該第一電壓源的電壓準(zhǔn)位高于該第二電壓源的電壓準(zhǔn)位。5.根據(jù)權(quán)利要求4所述的隨機(jī)存取記憶體，其特征在于，該第一字元線驅(qū)動(dòng)單元更包 含:至少一 n通道金氧半場(chǎng)效晶體管，其漏極耦接于一高電壓源，其源極耦接于其柵極為 一節(jié)點(diǎn)；以及多個(gè)P通道金氧半場(chǎng)效晶體管，與該n通道金氧半場(chǎng)效晶體管并聯(lián)于該高電壓源及該 節(jié)點(diǎn)之間；其中該節(jié)點(diǎn)耦接于該相反器的一電源端，用于提供該相反器一工作電壓，且該多個(gè)P通道金氧半場(chǎng)效晶體管分別接收多個(gè)控制信號(hào)并依據(jù)該多個(gè)控制信號(hào)而分別導(dǎo)通或不導(dǎo) 通以控制該工作電壓的電壓準(zhǔn)位以間接控制該第一字元線致能電壓。6.根據(jù)權(quán)利要求5所述的隨機(jī)存取記憶體，其特征在于，另包含:一檢測(cè)單元，用以檢測(cè)讀取干擾造成的該第一記憶體單元的數(shù)據(jù)翻轉(zhuǎn)以產(chǎn)生一檢測(cè)結(jié) 果，并根據(jù)該檢測(cè)結(jié)果經(jīng)由該多個(gè)控制信號(hào)來(lái)控制或調(diào)整該多個(gè)P通道金氧半場(chǎng)效晶體管 的導(dǎo)通以調(diào)整該第一字元線致能電壓的電壓準(zhǔn)位與其上升速度。7.根據(jù)權(quán)利要求1所述的隨機(jī)存取記憶體，其特征在于，該第一字元線驅(qū)動(dòng)單元包含:一第一 P通道金氧半場(chǎng)效晶體管，其源極耦接于一第一電壓源；一 n通道金氧半場(chǎng)效晶體管，其源極耦接于一第二電壓源；以及多個(gè)P通道金氧半場(chǎng)效晶體管，并聯(lián)于該第一 P通道金氧半場(chǎng)效晶體管的漏極與該n 通道金氧半場(chǎng)效晶體管的漏極之間；其中該多個(gè)P通道金氧半場(chǎng)效晶體管其中之一接收該第一存取控制信號(hào)，該多個(gè)P通 道金氧半場(chǎng)效晶體管的其他分別接收多個(gè)控制信號(hào)并依據(jù)該多個(gè)控制信號(hào)而分別導(dǎo)通或 不導(dǎo)通以控制該第一字元線致能電壓的一斜率，且該第一電壓源的電壓準(zhǔn)位高于該第二電 壓源的電壓準(zhǔn)位。8.根據(jù)權(quán)利要求7所述的隨機(jī)存取記憶體，其特征在于，另包含:一檢測(cè)單元，用以檢測(cè)讀取干擾造成的該第一記憶體單元的數(shù)據(jù)翻轉(zhuǎn)以產(chǎn)生一檢測(cè)結(jié) 果，并根據(jù)該檢測(cè)結(jié)果經(jīng)由該多個(gè)控制信號(hào)以調(diào)整該多個(gè)P通道金氧半場(chǎng)效晶體管的導(dǎo)通 以調(diào)整該第一字元線致能電壓的電壓準(zhǔn)位與其上升速度。9.根據(jù)權(quán)利要求1所述的隨機(jī)存取記憶體，其特征在于，該第一字元線致能電壓的一 調(diào)整幅度依據(jù)該電容的電容值以及該第一開(kāi)關(guān)模塊的電阻值的至少其中之一而決定。10.根據(jù)權(quán)利要求1所述的隨機(jī)存取記憶體，其特征在于，另包含:一檢測(cè)單元，用以檢測(cè)讀取干擾造成的該第一記憶體單元的數(shù)據(jù)翻轉(zhuǎn)以產(chǎn)生一檢測(cè)結(jié) 果，并根據(jù)該檢測(cè)結(jié)果來(lái)調(diào)整該第一開(kāi)關(guān)模塊的電阻值或該電容的電容值。11.一種記憶體存取方法，由一隨機(jī)存取記憶體來(lái)執(zhí)行，其特征在于，包含下列步驟:接收一第一存取控制信號(hào)以據(jù)以產(chǎn)生一第一字元線致能電壓；接收一第一控制信號(hào)以據(jù)以控制一第一開(kāi)關(guān)模塊，其中該第一開(kāi)關(guān)模塊耦接于一電 容；依據(jù)該第一開(kāi)關(guān)模塊的導(dǎo)通情形使用該電容調(diào)整該第一字元線致能電壓的電壓準(zhǔn)位；以及依據(jù)該第一字元線致能電壓以致能一第一記憶體單元；其中該第一字元線致能電壓、該第一開(kāi)關(guān)模塊、以及該第一記憶體單元對(duì)應(yīng)于一第一 字元線。12.根據(jù)權(quán)利要求11所述的記憶體存取方法，其特征在于，包含:接收一第二存取控制信號(hào)以據(jù)以產(chǎn)生一第二字元線致能電壓；接收一第二控制信號(hào)以據(jù)以控制一第二開(kāi)關(guān)模塊，其中該第二開(kāi)關(guān)模塊耦接于該電 容；以及依據(jù)該第二開(kāi)關(guān)模塊的導(dǎo)通情形使用該電容調(diào)整該第二字元線致能電壓的電壓準(zhǔn) 位；依據(jù)該第二字元線致能電壓以致能一第二記憶體單元；其中該第二字元線致能電壓、該第二開(kāi)關(guān)模塊、以及該第二記憶體單元對(duì)應(yīng)于一第二 字元線。13.根據(jù)權(quán)利要求11所述的記憶體存取方法，其特征在于，調(diào)整該第一字元線致能電 壓的電壓準(zhǔn)位的步驟包含:依據(jù)該電容的電容值以及該第一開(kāi)關(guān)模塊的電阻值的至少其中之一來(lái)決定該第一字 元線致能電壓的一調(diào)整幅度。14.根據(jù)權(quán)利要求11所述的記憶體存取方法，其特征在于，包含:檢測(cè)讀取干擾造成的該第一記憶體單元的數(shù)據(jù)翻轉(zhuǎn)以產(chǎn)生一檢測(cè)結(jié)果，并根據(jù)該檢測(cè) 結(jié)果來(lái)調(diào)整該第一開(kāi)關(guān)模塊的電阻值或該電容的電容值。15.—種隨機(jī)存取記憶體，其特征在于，包含:一字元線；一字元線驅(qū)動(dòng)單元，耦接于該字元線，用于接收一存取控制信號(hào)以據(jù)以產(chǎn)生一字元線 致能電壓，包含:多個(gè)并聯(lián)的第一 P通道金氧半場(chǎng)效晶體管，其中該多個(gè)P通道金氧半場(chǎng)效晶體管其中 之一接收該存取控制信號(hào)，該多個(gè)P通道金氧半場(chǎng)效晶體管的其他分別接收多個(gè)控制信號(hào) 并依據(jù)該多個(gè)控制信號(hào)而分別導(dǎo)通或不導(dǎo)通以控制該字元線致能電壓的一斜率；以及一記憶體單元，親接于該字元線，用于依據(jù)該字元線致能電壓而被致能。16.根據(jù)權(quán)利要求15所述的隨機(jī)存取記憶體，其特征在于，字元線驅(qū)動(dòng)單元包含:一第二P通道金氧半場(chǎng)效晶體管，其源極耦接于一第一電壓源；以及一 n通道金氧半場(chǎng)效晶體管，其源極耦接于一第二電壓源；其中該多個(gè)第一 P通道金氧半場(chǎng)效晶體管并聯(lián)于該第二P通道金氧半場(chǎng)效晶體管的漏 極與該n通道金氧半場(chǎng)效晶體管的漏極之間，且該第一電壓源的電壓準(zhǔn)位高于該第二電壓 源的電壓準(zhǔn)位。17.根據(jù)權(quán)利要求15所述的隨機(jī)存取記憶體，其特征在于，另包含:一電壓調(diào)整單元，包含:一開(kāi)關(guān)模塊，耦接于該字元線，用于接收一控制信號(hào)以據(jù)以呈現(xiàn)導(dǎo)通或不導(dǎo)通；以及一電容，耦接于該開(kāi)關(guān)模塊，用于依據(jù)該開(kāi)關(guān)模塊的導(dǎo)通情形以調(diào)整該字元線致能電 壓的電壓準(zhǔn)位。18.根據(jù)權(quán)利要求15所述的隨機(jī)存取記憶體，其特征在于，另包含:一檢測(cè)單元，用以檢測(cè)讀取干擾造成的該記憶體單元的數(shù)據(jù)翻轉(zhuǎn)以產(chǎn)生一檢測(cè)結(jié)果， 并根據(jù)該檢測(cè)結(jié)果來(lái)經(jīng)由該多個(gè)控制信號(hào)來(lái)控制該字元線致能電壓的一斜率。
【文檔編號(hào)】G11C11/417GK105989871SQ201510078573
【公開(kāi)日】2016年10月5日
【申請(qǐng)日】2015年2月13日
【發(fā)明人】連南鈞, 游江成
【申請(qǐng)人】?jī)倚强萍脊煞萦邢薰?br>