Rom存儲單元、存儲陣列、存儲器及讀取方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路，特別涉及一種ROM存儲單元、存儲陣列、存儲器及讀取方法。
【背景技術(shù)】
[0002]在集成電路設(shè)計中，對于存儲器而言，提高存儲密度，降低單位信息的存儲成本，減少芯片面積是其趨勢。在如40nm及以下工藝條件下，由于工藝規(guī)則的限制，ROM存儲單元的面積無法做到隨工藝尺寸成比例縮小，單位信息的存儲面積也不盡如人意。
[0003]傳統(tǒng)的ROM存儲單元中的晶體管共用源極且源極共同連接至對地電壓VSS，如圖1所示的為傳統(tǒng)ROM存儲單元的電路結(jié)構(gòu)示意圖。其包括:NM0S晶體管M0S11，以及，NMOS晶體管M0S12。這兩個NMOS晶體管的源極連接至對地電壓VSS，NMOS晶體管MOSll及NMOS晶體管M0S12的漏極連接至位線BLl，NMOS晶體管MOSll的柵極連接至字線WLl I，NMOS晶體管M0S12的柵極連接至字線WLlO。若字線WLlO選中，則可通過位線BLl讀取NMOS晶體管MOS12中的存儲信息，若字線WLll選中，則可通過位線BLl讀取NMOS晶體管MOSll的存儲信息。
[0004]基于上述實例，現(xiàn)有技術(shù)的ROM存儲單元由單個MOS晶體管構(gòu)成，根據(jù)編程時使用的節(jié)點不同還可分為字線編程ROM存儲單元和位線編程ROM存儲單元。不論是字線編程還是位線編程，由單個MOS晶體管構(gòu)成的ROM存儲單元中存儲的邏輯值只可能為O或I。
[0005]以NMOS晶體管構(gòu)成的ROM存儲單元為例:
[0006]圖2示意了一種字線編程ROM存儲單元在存儲邏輯值O及邏輯值I時的電路連接結(jié)構(gòu):
[0007]在ROM存儲單元存儲的狀態(tài)為邏輯值O時，NMOS晶體管MROMl的源極連接至對地電壓VSS，漏極連接至位線BL，柵極連接至字線WL，若字線WL被選中(充電至高電壓，如電源電壓VDD，下同)，則可通過位線BL上的電壓讀取NMOS晶體管MROMl的存儲邏輯值O。位線BL上的電壓是通過將位線BL充電至高電壓實現(xiàn)讀取的(下同)，如電源電壓VDD ;若位線BL上的電壓在讀取時被下拉至對地電壓VSS，則可判斷存儲于ROM存儲單元的邏輯值為O0
[0008]在ROM存儲單元存儲的狀態(tài)為邏輯值I時，NMOS晶體管MR0M2的源極連接至對地電壓VSS，漏極連接至位線BL，柵極連接至對地電壓VSS，若字線WL被選中，則可通過位線BL上的電壓讀取NMOS晶體管MR0M2的存儲邏輯值I。若位線BL上的電壓在讀取時維持高電壓，則可判斷存儲于ROM存儲單元的邏輯值為I。
[0009]圖3示意了一種位線編程ROM存儲單元在存儲邏輯值O及邏輯值I時的電路連接結(jié)構(gòu):
[0010]在ROM存儲單元存儲的狀態(tài)為邏輯值O時，NMOS晶體管MR0M3連接結(jié)構(gòu)與NMOS晶體管MROMl —致，其讀取方式也相同。
[0011 ] 在ROM存儲單元存儲的狀態(tài)為邏輯值I時，NMOS晶體管MR0M4的源極連接至對地電壓VSS，漏極浮空，柵極連接至字線WL，若字線WL被選中，則可通過位線BL上的電壓讀取NMOS晶體管MR0M4的存儲邏輯值I。若位線BL上的電壓在讀取時維持高電壓，則可判斷存儲于ROM存儲單元的邏輯值為I。
[0012]但是，現(xiàn)在技術(shù)的上述ROM存儲單元都僅能存儲一個比特的存儲信息，存儲密度很低，無法進一步減小存儲器的芯片面積。

【發(fā)明內(nèi)容】

[0013]本發(fā)明技術(shù)方案所解決的技術(shù)問題為，如何提高ROM存儲單元的存儲密度。
[0014]為了解決上述技術(shù)問題，本發(fā)明技術(shù)方案提供了一種ROM存儲單元，至少包括第一 PMOS晶體管；所述第一 PMOS晶體管為CG-FinFET晶體管，所述第一 NMOS晶體管的柵極連接至第一字線，漏極連接至第一位線，源極連接至電源電壓。
[0015]為了解決上述技術(shù)問題，本發(fā)明技術(shù)方案還提供了一種ROM存儲單元，至少包括第二 PMOS晶體管；所述第二 PMOS晶體管為CG-FinFET晶體管，所述第二 NMOS晶體管的柵極及源極連接至電源電壓，漏極連接至第二位線；或者，所述第二 PMOS晶體管為IG-FinFET晶體管，所述第二 PMOS晶體管的第一柵極、第二柵極及源極連接至電源電壓，漏極連接至第二位線。
[0016]為了解決上述技術(shù)問題，本發(fā)明技術(shù)方案還提供了一種ROM存儲單元，至少包括第三PMOS晶體管；所述第三PMOS晶體管為IG-FinFET晶體管；所述第三PMOS晶體管的第一柵極及第二柵極連接至第二字線，漏極連接至第三位線，源極連接至電源電壓。
[0017]為了解決上述技術(shù)問題，本發(fā)明技術(shù)方案還提供了一種ROM存儲單元，至少包括第四PMOS晶體管；所述第四PMOS晶體管為IG-FinFET晶體管；所述第四PMOS晶體管的第一柵極連接至第三字線，第二柵極及源極連接至電源電壓，漏極連接至第四位線。
[0018]可選的，所述第四PMOS晶體管包括第一類第四PMOS晶體管及第二類第四PMOS晶體管，所述第四PMOS晶體管的第一柵極的溝道驅(qū)動能力大于所述第二類第四PMOS晶體管的第一柵極的溝道驅(qū)動能力。
[0019]為了解決上述技術(shù)問題，本發(fā)明技術(shù)方案還提供了一種ROM存儲陣列，至少包括如上所述的存儲單元中的任意兩種存儲單元，所述存儲單元按照行和列排布；其中，同行的存儲單元共用一條字線，同列的存儲單元共用一條位線。
[0020]為了解決上述技術(shù)問題，本發(fā)明技術(shù)方案還提供了一種ROM存儲陣列，至少包括如上所述的存儲單元中的任意三種存儲單元，所述存儲單元按照行和列排布；其中，同行的存儲單元共用一條字線，同列的存儲單元共用一條位線。
[0021]為了解決上述技術(shù)問題，本發(fā)明技術(shù)方案還提供了一種ROM存儲陣列，至少包括如上所述的存儲單元，所述存儲單元按照行和列排布；其中，同行的存儲單元共用一條字線，同列的存儲單元共用一條位線。
[0022]可選的，所述第一 PMOS晶體管、第二 PMOS晶體管、第三PMOS晶體管及第四PMOS晶體管的尺寸相同。
[0023]可選的，所述第一存儲單元的存儲信息為“00”，所述第二存儲單元的存儲信息為“ 11 ”，所述第三存儲單元的存儲信息為“01”，所述第四存儲單元的存儲信息為“ 10”。
[0024]為了解決上述技術(shù)問題，本發(fā)明技術(shù)方案還提供了一種ROM存儲器，包括:如上所述的存儲陣列。
[0025]為了解決上述技術(shù)問題，本發(fā)明技術(shù)方案還提供了一種對如上所述ROM存儲單元的讀取方法，包括:
[0026]打開所述第一字線；
[0027]通過所述第一位線讀取該存儲單元的存儲信息。
[0028]為了解決上述技術(shù)問題，本發(fā)明技術(shù)方案還提供了一種對如上所述ROM存儲單元的讀取方法，包括:
[0029]通過所述第二位線讀取該存儲單元的存儲信息。
[0030]為了解決上述技術(shù)問題，本發(fā)明技術(shù)方案還提供了一種對如上所述ROM存儲單元的讀取方法，包括:
[0031]打開所述第二字線；
[0032]通過所述第三位線讀取該存儲單元的存儲信息。
[0033]為了解決上述技術(shù)問題，本發(fā)明技術(shù)方案還提供了一種對如上所述ROM存儲單元的讀取方法，包括:
[0034]打開所述第三字線；
[0035]通過所述第四位線讀取該存儲單元的存儲信息。
[0036]為了解決上述技術(shù)問題，本發(fā)明技術(shù)方案還提供了一種對如上所述ROM存儲陣列的讀取方法，包括:
[0037]打開所述字線；
[0038]通過對應(yīng)存儲單元的位線讀取對應(yīng)存儲單元的存儲信息。
[0039]可選的，所述第一存儲單元、第二存儲單元、第三存儲單元及第四存儲單元的存儲信息是通過讀取其位線電流/電壓并相互比較其位線電流值/電壓變化速率得到的。
[0040]可選的，所述通過對應(yīng)存儲單元的位線讀取對應(yīng)存儲單元的存儲信息包括:同時讀取所述第一存儲單元、第二存儲單元、第三存儲單元及第四存儲單元的位線電流/電壓。
[0041]可選的，對應(yīng)所述存儲單元的位線電流值/電壓變化速率，一次可讀取到兩比特的存儲信息。
[0042]本發(fā)明技術(shù)方案的有益效果至少包括:
[0043]本發(fā)明技術(shù)方案的ROM存儲單元使用了 FinFET晶體管存儲邏輯狀態(tài)，基于FinFET晶體管的溝道控制能力可變，其驅(qū)動電流可產(chǎn)生不同變化，至少相較于現(xiàn)有技術(shù)的ROM存儲單元，其可存儲更多的存儲信息，能夠提高ROM存儲單元的存儲密度。
[0044]本發(fā)明技術(shù)方案的ROM存儲單元構(gòu)成多種FinFET晶體管的組合形式，其中，由于FinFET晶體管的溝道控制能力不同于現(xiàn)有技術(shù)的ROM存儲單元中的MOS晶體管，因此，其可以與MOS晶體管結(jié)合構(gòu)成多種狀態(tài)的數(shù)據(jù)存儲形式。而基于FinFET