對(duì)數(shù)似然比和針對(duì)數(shù)據(jù)存儲(chǔ)系統(tǒng)的集中的對(duì)數(shù)似然比生成的制作方法
【技術(shù)領(lǐng)域】
[0001]本公開涉及數(shù)據(jù)存儲(chǔ)系統(tǒng)。更具體地，本公開涉及用于生成針對(duì)數(shù)據(jù)存儲(chǔ)系統(tǒng)的對(duì)數(shù)似然比。
【背景技術(shù)】
[0002]軟決策低密度奇偶校驗(yàn)碼(LDPC)錯(cuò)誤碼糾正可以提高數(shù)據(jù)存儲(chǔ)系統(tǒng)的可靠性并減少數(shù)據(jù)錯(cuò)誤的數(shù)量。對(duì)數(shù)似然比(LLR)常用作到軟決策LDPC引擎的輸入。使用多層每單元(MLC)閃速存儲(chǔ)器作為數(shù)據(jù)存儲(chǔ)介質(zhì)的數(shù)據(jù)存儲(chǔ)系統(tǒng)可以使用LLR計(jì)算以用于在硬決策LDPC不足以對(duì)原始存儲(chǔ)的數(shù)據(jù)進(jìn)行解碼時(shí)讀取存儲(chǔ)器單元。
【附圖說明】
[0003]為了示例性的目的在附圖中描繪了各種實(shí)施例，并且這些實(shí)施例不應(yīng)被解釋為限制本發(fā)明的范圍。另外，所公開的不同實(shí)施例的各種特征可以進(jìn)行組合以形成另外的實(shí)施例，這些另外的實(shí)施例是本公開的一部分。
[0004]圖1為示出了主機(jī)系統(tǒng)與包括錯(cuò)誤管理模塊的存儲(chǔ)子系統(tǒng)的組合的框圖。
[0005]圖2為根據(jù)一個(gè)實(shí)施例的示出了非易失性存儲(chǔ)器陣列中的單元的概率分布的圖。
[0006]圖3為根據(jù)另一實(shí)施例的示出了非易失性存儲(chǔ)器陣列中的單元的概率分布的圖。
[0007]圖4為根據(jù)一個(gè)實(shí)施例的示出了使用較低頁(yè)讀回的較高頁(yè)LLR生成過程的流程圖。
[0008]圖5A為根據(jù)一個(gè)實(shí)施例的示出了具有可以被集中的較高頁(yè)值的單元的概率分布的圖。
[0009]圖5B為根據(jù)一個(gè)實(shí)施例的示出了具有集中的較高頁(yè)的單元的概率分布的圖。
[0010]圖6為示出了較高頁(yè)集中的LLR生成的過程的實(shí)施例的流程圖。
[0011]圖7A-7C為根據(jù)一個(gè)實(shí)施例的示出了根據(jù)三比特編碼方案編程的單元的概率分布的圖。
[0012]圖7D為根據(jù)一個(gè)實(shí)施例的示出了以三比特編碼方案的較高頁(yè)集中的LLR生成的過程的實(shí)施例的流程圖。
【具體實(shí)施方式】
[0013]雖然描述了某些實(shí)施例，但是這些實(shí)施例僅通過示例的方式呈現(xiàn)，并且并不旨在限制保護(hù)的范圍。確實(shí)，本申請(qǐng)中描述的新穎方法和系統(tǒng)可以以各種其它形式實(shí)施。此外，可以在本申請(qǐng)中描述的方法和系統(tǒng)的形式方面進(jìn)行各種省略、替換、和改變而不背離保護(hù)的范圍。
[0014]
[0015]MLC閃速存儲(chǔ)器中的數(shù)據(jù)存儲(chǔ)單元可以具有不同的閾值電壓分布(Vt)電平，其與不同的存儲(chǔ)器狀態(tài)相對(duì)應(yīng)。電壓讀取電平可以有利地被設(shè)置為存儲(chǔ)器狀態(tài)之間的差數(shù)(margin)中的值。根據(jù)它們的電荷等級(jí)，存儲(chǔ)器單元存儲(chǔ)表示用戶數(shù)據(jù)的不同二進(jìn)制數(shù)據(jù)。例如，每個(gè)單元通常落在存儲(chǔ)器狀態(tài)中的一個(gè)中，該存儲(chǔ)器狀態(tài)由相關(guān)聯(lián)的數(shù)據(jù)比特表示。以各個(gè)讀取電平執(zhí)行單元讀取可以提供硬決策輸入數(shù)據(jù)，以用于在對(duì)不同的狀態(tài)的分布緊密且在它們之間沒有重疊時(shí)來識(shí)別某些單元所連接到的存儲(chǔ)器狀態(tài)。
[0016]隨著時(shí)間的推移，并且作為各個(gè)物理狀態(tài)和由于重復(fù)的編程/擦除(P/E)周期的損耗的結(jié)果，各個(gè)分布電平之間的差數(shù)可以減小，使得電壓分布在某種程度上重疊。這種在讀取差數(shù)方面的減小可以是由于多種原因的，例如，由于閃速存儲(chǔ)器單元氧化物降解引起的電荷丟失、由不穩(wěn)定編程步驟引起的過編程、由于在單元的位置中的大量讀取或?qū)懭?或?qū)懭敫蓴_)引起的對(duì)臨近的擦除的單元的編程、和/或其它因素。當(dāng)電壓分布重疊時(shí)，硬決策輸入可能不能提供足夠的信息以用于對(duì)原始數(shù)據(jù)進(jìn)行解碼。
[0017]諸如對(duì)數(shù)似然比(LLR)的軟決策輸入可以在某些情況下增強(qiáng)成功解碼的可能性。然而，當(dāng)試試某些方法時(shí)，由于需要讀取非易失性存儲(chǔ)器陣列的較低頁(yè)和較高頁(yè)，所以計(jì)算MLC單元的LLR可能是在計(jì)算上開銷很高的。本申請(qǐng)中公開的實(shí)施例提供用于在數(shù)據(jù)存儲(chǔ)系統(tǒng)中的集中的LLR生成的系統(tǒng)和方法，其中該數(shù)據(jù)存儲(chǔ)系統(tǒng)使用MLC非易失性存儲(chǔ)器陣列作為數(shù)據(jù)存儲(chǔ)介質(zhì)，這相比于某些其它技術(shù)可以減少所要求的讀取的數(shù)量。這可以提高效率和可靠性。
[0018]如在本申請(qǐng)中使用的，“非易失性存儲(chǔ)器”可以指代諸如NAND閃速存儲(chǔ)器的固態(tài)存儲(chǔ)器。然而，本公開的系統(tǒng)和方法還可以在更傳統(tǒng)的硬盤驅(qū)動(dòng)器和包括固態(tài)和硬盤驅(qū)動(dòng)器組件兩者的混合驅(qū)動(dòng)器中是有用的。固態(tài)存儲(chǔ)器可以包括大量的技術(shù)，例如閃速存儲(chǔ)器集成電路、相變存儲(chǔ)器(PC-RAM或PRAM)、可編程金屬化單元RAM(PMC_RAM或PMCm)、雙向統(tǒng)一存儲(chǔ)器(OUM)、阻抗存儲(chǔ)器(RRAM)、NAND存儲(chǔ)器、NOR存儲(chǔ)器、EEPR0M、鐵電存儲(chǔ)器(FeRAM)、MRAM、或其它分立NVM(非易失性存儲(chǔ)器)芯片。如在本領(lǐng)域中已知的，非易失性存儲(chǔ)器陣列或固態(tài)存儲(chǔ)設(shè)備可以被物理地分為面、塊、頁(yè)、和扇區(qū)?？梢粤硗獾鼗蛱娲厥褂闷渌问降拇鎯?chǔ)設(shè)備(例如，電池供電的易失性DRAM或SRAM設(shè)備、磁盤驅(qū)動(dòng)器等)。
[0019]系統(tǒng)概述
[0020]圖1為示出了主機(jī)系統(tǒng)與包括錯(cuò)誤管理模塊140的存儲(chǔ)子系統(tǒng)的組合100的框圖。如圖所示，存儲(chǔ)子系統(tǒng)120包括控制器130，控制器130進(jìn)而包括錯(cuò)誤管理模塊140。在某些實(shí)施例中，錯(cuò)誤管理模塊130被配置為檢測(cè)并糾正一個(gè)或多個(gè)非易失性固態(tài)存儲(chǔ)器陣列150的某些種類的內(nèi)部數(shù)據(jù)損壞。在一個(gè)實(shí)施例中，錯(cuò)誤管理模塊被配置為生成存儲(chǔ)器陣列150的MLC單元的LLR以用于軟決策錯(cuò)誤糾正。在某些實(shí)施例中，控制器130被配置為從駐留于主機(jī)系統(tǒng)110上的存儲(chǔ)設(shè)備接口(例如，驅(qū)動(dòng)器)112接收存儲(chǔ)器訪問命令并且響應(yīng)于在非易失性固態(tài)存儲(chǔ)器陣列150中的這種主機(jī)發(fā)出的存儲(chǔ)器命令而執(zhí)行命令。數(shù)據(jù)可以基于這些命令而被訪問/轉(zhuǎn)移。
[0021]圖2為根據(jù)一個(gè)實(shí)施例的示出了非易失性存儲(chǔ)器陣列中的單元的概率分布的圖。諸如多層單元(MLC)NAND閃速存儲(chǔ)器的閃速存儲(chǔ)器可以每單元存儲(chǔ)兩個(gè)或更多個(gè)比特的信息。雖然本申請(qǐng)中公開的某些實(shí)施例是在MLC的上下文中描述的，但是應(yīng)當(dāng)理解，本申請(qǐng)中公開的概念可以與單層單元(SLC)、三層單元(TLC)技術(shù)(一種MLC NAND)、和/或其它類型的技術(shù)兼容。數(shù)據(jù)通常以二進(jìn)制格式存儲(chǔ)在MLC NAND閃速存儲(chǔ)器中。例如，每單元兩比特的存儲(chǔ)器單元可以具有4個(gè)不同的閾值電壓(Vt)電平，并且每單元3比特的存儲(chǔ)器單元可以具有8個(gè)不同的Vt電平，以此類推。根據(jù)它們的V t，以及與它們的Vt相關(guān)聯(lián)的編碼，存儲(chǔ)器單元存儲(chǔ)不同的二進(jìn)制比特。
[0022]圖2中描繪的水平軸表示單元電壓電平。垂直軸表示具有相對(duì)應(yīng)的電壓值的單元的數(shù)量。因此，四條分布曲線表示單元的數(shù)量，這四條曲線由四個(gè)分布拆解開，這四個(gè)分布具有相對(duì)應(yīng)的電壓值。如圖所示，存儲(chǔ)器單元的電壓分布可以包括多個(gè)不同的電平、或級(jí)(stage)(例如，如圖所示，在本示例性每單元2比特的MLC配置中，級(jí)0-3)。讀取參考值(即，電壓閾值電平R1-R3)可以置于這些電平之間。這些電平之間的空隙(即，編程的狀態(tài)之間的差數(shù))被稱為“讀取差數(shù)”，其中在某些實(shí)施例中，可以將讀取電壓參考有利地置于這些空隙中。隨著時(shí)間的推移，并且作為各種物理狀態(tài)和損耗(例如，由于受到重復(fù)的P/E周期)，各個(gè)分布電平之間的讀取差數(shù)可能減少，導(dǎo)致數(shù)據(jù)保留問題和超出某些限制的更高的讀取錯(cuò)誤。這種讀取差數(shù)的減少可以是由于多個(gè)原因，例如由于閃速存儲(chǔ)器單元氧化物降解引起的電荷丟失、由不穩(wěn)定編程步驟引起的過編程、由于在單元的位置中的大量讀取或?qū)懭?或?qū)懭敫蓴_)引起的對(duì)臨近的擦除的單元的編程、和/或其它因素。
[0023]雖然圖2示出了中的每單元2比特的閃速存儲(chǔ)器的Vt分布，但是本申請(qǐng)中公開的實(shí)施例和特征可應(yīng)用于其它類型的編碼方案。關(guān)于圖2的實(shí)施例，單元狀態(tài)0-3的編碼可以是例如“11”、“01”、“00”、和“10”，或任意其它編碼。每個(gè)單元通常落入所示出的狀態(tài)中的一個(gè)中并且相對(duì)應(yīng)地表示兩比特。對(duì)于一個(gè)字線(WL)(在NAND陣列中其可以連接到成千上萬的單元)，單元的較低數(shù)位可以被稱為“較低頁(yè)”，而較高數(shù)位可以被稱為“較高頁(yè)”。對(duì)于每單元3比特的閃速存儲(chǔ)器，還可以存在中間的數(shù)位，其可以被稱為“中間頁(yè)”。讀取電壓電平和操作是依賴于這些狀態(tài)的編碼的。例如，對(duì)于如圖2中所示的對(duì)每單元2比特的閃速存儲(chǔ)器的編碼，以R2的一個(gè)讀取可以被要求為讀出較低頁(yè)，而以Rl和R3兩者的兩個(gè)讀取可以被要求為讀出較高頁(yè)。如在圖2的分布中所示，在不同狀態(tài)的分布很窄是的在這些分布之間沒有重疊的情況下，可以在狀