一種移位寄存器、柵極驅(qū)動(dòng)電路及顯示裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤指一種移位寄存器、柵極驅(qū)動(dòng)電路及顯示裝置。
【背景技術(shù)】
[0002]在科技發(fā)展日新月異的現(xiàn)今時(shí)代中，液晶顯示器已經(jīng)廣泛地應(yīng)用在電子顯示產(chǎn)品上，如電視機(jī)、計(jì)算機(jī)、手機(jī)及個(gè)人數(shù)字助理裝置等。液晶顯示器包括數(shù)據(jù)驅(qū)動(dòng)裝置(SourceDriver)、柵極驅(qū)動(dòng)裝置(Gate Driver)及液晶顯示面板等。其中，液晶顯示面板中具有像素陣列，而柵極驅(qū)動(dòng)裝置用以依序開(kāi)啟像素陣列中對(duì)應(yīng)的像素行，以將數(shù)據(jù)驅(qū)動(dòng)器輸出的像素?cái)?shù)據(jù)傳輸至像素，進(jìn)而顯示待顯圖像。
[0003]目前，柵極驅(qū)動(dòng)裝置一般通過(guò)陣列工藝形成在液晶顯示器的陣列基板上，即陣列基板行驅(qū)動(dòng)(Gate Driver on Array, GOA)工藝，這種集成工藝不僅節(jié)省了成本，而且可以做到液晶面板(Panel)兩邊對(duì)稱的美觀設(shè)計(jì)，同時(shí)，也省去了柵極集成電路(1C，Integrated Circuit)的綁定(Bonding)區(qū)域以及扇出(Fan-out)區(qū)域的布線空間，從而可以實(shí)現(xiàn)窄邊框的設(shè)計(jì)；并且，這種集成工藝還可以省去柵極掃描線方向的Bonding工藝，從而提尚了廣能和良率。
[0004]現(xiàn)有的柵極驅(qū)動(dòng)裝置通常由多個(gè)級(jí)聯(lián)的移位寄存器構(gòu)成，各級(jí)移位寄存器中包括有多個(gè)開(kāi)關(guān)晶體管。當(dāng)在大面積制備時(shí)導(dǎo)致各級(jí)移位寄存器中的開(kāi)關(guān)晶體管的特性不一致時(shí)，尤其是閾值電壓不一致時(shí)，會(huì)造成有的移位寄存器錯(cuò)誤輸出。
[0005]因此如何拓寬移位寄存器對(duì)開(kāi)關(guān)晶體管的閾值電壓的要求，是本領(lǐng)域技術(shù)人員亟需解決的技術(shù)問(wèn)題。

【發(fā)明內(nèi)容】

[0006]本發(fā)明實(shí)施例提供一種移位寄存器、柵極驅(qū)動(dòng)電路及顯示裝置，用于拓寬移位寄存器對(duì)開(kāi)關(guān)晶體管的閾值電壓的要求。
[0007]因此，本發(fā)明實(shí)施例提供的一種移位寄存器，包括:第一輸入模塊、第二輸入模塊、驅(qū)動(dòng)控制模塊和輸出控制模塊；其中，
[0008]所述第一輸入模塊的第一輸入端用于接收輸入信號(hào)，第二輸入端用于接收第一時(shí)鐘信號(hào)，輸出端與第一節(jié)點(diǎn)相連；所述第一輸入模塊用于在所述第一時(shí)鐘信號(hào)為低電位時(shí)將所述輸入信號(hào)提供給所述第一節(jié)點(diǎn)；
[0009]所述第二輸入模塊的第一輸入端用于接收低電位信號(hào)，第二輸入端用于接收所述第一時(shí)鐘信號(hào)，輸出端與第二節(jié)點(diǎn)相連；所述第二輸入模塊用于在所述第一時(shí)鐘信號(hào)為低電位時(shí)將所述低電位信號(hào)提供給所述第二節(jié)點(diǎn)；
[0010]所述驅(qū)動(dòng)控制模塊的第一輸入端用于接收所述第一時(shí)鐘信號(hào)，第二輸入端用于接收第二時(shí)鐘信號(hào)，第三輸入端用于接收第一高電位信號(hào)，第四輸入端用于接收第二高電位信號(hào)，第一信號(hào)端與第一節(jié)點(diǎn)相連，第二信號(hào)端與第二節(jié)點(diǎn)相連，第一輸出端與所述移位寄存器的級(jí)聯(lián)信號(hào)輸出端相連，第二輸出端與第三節(jié)點(diǎn)相連；所述驅(qū)動(dòng)控制模塊用于在所述輸入信號(hào)為低電位時(shí)拉低所述第一節(jié)點(diǎn)和所述第二節(jié)點(diǎn)的電位，拉高所述級(jí)聯(lián)信號(hào)輸出端和所述第三節(jié)點(diǎn)的電位；在第一預(yù)設(shè)階段拉低所述第一節(jié)點(diǎn)、所述級(jí)聯(lián)信號(hào)輸出端和所述第三節(jié)點(diǎn)的電位，拉高所述第二節(jié)點(diǎn)的電位；在第二預(yù)設(shè)階段拉高所述第一節(jié)點(diǎn)、所述級(jí)聯(lián)信號(hào)輸出端和所述第三節(jié)點(diǎn)的電位，拉低所述第二節(jié)點(diǎn)的電位；所述第一預(yù)設(shè)階段為所述輸入信號(hào)由低電位變?yōu)楦唠娢恢笏龅诙r(shí)鐘信號(hào)第一次為低電位時(shí)的階段，所述第二預(yù)設(shè)階段為除了所述第一預(yù)設(shè)階段之外的所述輸入信號(hào)為高電位時(shí)的階段；
[0011]所述輸出控制模塊的第一輸入端與所述第三節(jié)點(diǎn)相連，第二輸入端用于接收所述低電位信號(hào)，第三輸入端用于接收第一高電位信號(hào)，輸出端與所述移位寄存器的驅(qū)動(dòng)信號(hào)輸出端相連；所述輸出控制模塊用于在第三節(jié)點(diǎn)的電位為低電位時(shí)，將所述第一高電位信號(hào)提供給所述驅(qū)動(dòng)信號(hào)輸出端，或在所述第三節(jié)點(diǎn)的電位為高電位時(shí)，將所述低電位信號(hào)提供給所述驅(qū)動(dòng)信號(hào)輸出端。
[0012]具體地，在本發(fā)明實(shí)施例提供的上述移位寄存器中，所述第二高電位信號(hào)的電位大于所述第一高電位信號(hào)的電位，所述第一時(shí)鐘信號(hào)與所述第二時(shí)鐘信號(hào)相位相反，且當(dāng)所述輸入信號(hào)為低電位時(shí)，所述第一時(shí)鐘信號(hào)為低電位。
[0013]在一種可能的實(shí)施方式中，在本發(fā)明實(shí)施例提供的上述移位寄存器中，所述驅(qū)動(dòng)控制模塊，具體包括:第一控制單元和第二控制單元；其中，
[0014]所述第一控制單元的第一端用于接收所述第一時(shí)鐘信號(hào)、第二端用于接收所述第二時(shí)鐘信號(hào)、第三端用于接收所述第一高電位信號(hào)、第四端用于接收所述第二高電位信號(hào)，第五端與所述第一節(jié)點(diǎn)相連、第六端與所述第二節(jié)點(diǎn)相連，第七端與所述第三節(jié)點(diǎn)相連；所述第一控制單元用于:在所述第一時(shí)鐘信號(hào)為低電位且所述第一節(jié)點(diǎn)的電位為低電位時(shí)，拉低所述第二節(jié)點(diǎn)的電位；在所述第一預(yù)設(shè)階段拉低所述第一節(jié)點(diǎn)的電位，拉高所述第二節(jié)點(diǎn)的電位；在所述第二預(yù)設(shè)階段拉高所述第一節(jié)點(diǎn)的電位，拉低所述第二節(jié)點(diǎn)的電位；
[0015]所述第二控制單元的第一端用于接收所述第二時(shí)鐘信號(hào)、第二端用于接收所述第一高電位信號(hào)、第三端用于接收所述第二高電位信號(hào)，第四端與所述第一節(jié)點(diǎn)相連、第五端與所述第二節(jié)點(diǎn)相連、第六端與所述級(jí)聯(lián)信號(hào)輸出端相連，第七端與所述第三節(jié)點(diǎn)相連；所述第二控制單元用于:在所述第一節(jié)點(diǎn)的電位為低電位時(shí)，將所述第二時(shí)鐘信號(hào)分別提供給所述級(jí)聯(lián)信號(hào)輸出端和所述第三節(jié)點(diǎn)；在所述第二節(jié)點(diǎn)的電位為低電位時(shí)，將所述第一高電位信號(hào)提供給所述級(jí)聯(lián)信號(hào)輸出端，將所述第二高電位信號(hào)提供給所述第三節(jié)點(diǎn)。
[0016]在一種可能的實(shí)施方式中，在本發(fā)明實(shí)施例提供的上述移位寄存器中，所述第一控制單元，具體包括:節(jié)點(diǎn)控制子模塊，電壓保持子模塊和電壓下拉子模塊；其中，
[0017]所述節(jié)點(diǎn)控制子模塊的第一端用于接收所述第一時(shí)鐘信號(hào)，第二端用于接收所述第二時(shí)鐘信號(hào)，第三端用于接收第一高電位信號(hào)，第四端與所述第一節(jié)點(diǎn)相連，第五端與所述第二節(jié)點(diǎn)相連；所述節(jié)點(diǎn)控制子模塊用于在所述第一預(yù)設(shè)階段拉高所述第二節(jié)點(diǎn)的電位，在所述第一節(jié)點(diǎn)的電位為低電位且所述第一時(shí)鐘信號(hào)為低電位時(shí)，拉低所述第二節(jié)點(diǎn)的電位，在所述第二節(jié)點(diǎn)的電位為低電位且所述第二時(shí)鐘信號(hào)為低電位時(shí)，拉高所述第一節(jié)點(diǎn)的電位；
[0018]所述電壓下拉子模塊的一端與所述第一節(jié)點(diǎn)相連，另一端與所述第三節(jié)點(diǎn)相連，用于在所述第一預(yù)設(shè)階段進(jìn)一步拉低所述第一節(jié)點(diǎn)的電位；
[0019]所述電壓保持子模塊的一端與所述第二節(jié)點(diǎn)相連，另一端用于接收所述第二高電位信號(hào)，所述電壓保持子模塊用于在所述第二預(yù)設(shè)階段、且所述第二輸入模塊和所述節(jié)點(diǎn)控制子模塊均不向所述第二節(jié)點(diǎn)輸出信號(hào)時(shí)，保持所述第二節(jié)點(diǎn)的電位為上一階段時(shí)的電位。
[0020]在一種可能的實(shí)施方式中，在本發(fā)明實(shí)施例提供的上述移位寄存器中，所述節(jié)點(diǎn)控制子模塊具體包括:第一開(kāi)關(guān)晶體管、第二開(kāi)關(guān)晶體管和第三開(kāi)關(guān)晶體管；其中，
[0021]所述第一開(kāi)關(guān)晶體管，其柵極與所述第一節(jié)點(diǎn)相連，源極用于接收所述第一時(shí)鐘信號(hào)，漏極與所述第二節(jié)點(diǎn)相連；
[0022]所述第二開(kāi)關(guān)晶體管，其柵極與所述第二節(jié)點(diǎn)相連，源極用于接收所述低電位信號(hào)，漏極與所述第三開(kāi)關(guān)晶體管的源極相連；
[0023]所述第三開(kāi)關(guān)晶體管，其柵極用于接收所述第二時(shí)鐘信號(hào)，漏極與所述第一節(jié)點(diǎn)相連。
[0024]在一種可能的實(shí)施方式中，在本發(fā)明實(shí)施例提供的上述移位寄存器中，所述電壓保持子模塊具體包括:第一電容；其中，
[0025]所述第一電容的一端與所述第二節(jié)點(diǎn)相連，所述第一電容的另一端用于接收所述第二高電位信號(hào)。
[0026]在一種可能的實(shí)施方式中，在本發(fā)明實(shí)施例提供的上述移位寄存器中，所述電壓下拉子模塊具體包括:第二電容；其中，
[0027]所述第二電容的一端與所述第一節(jié)點(diǎn)相連，所述第二電容的另一端與所述第三節(jié)點(diǎn)相連。
[0028]在一種可能的實(shí)施方式中，在本發(fā)明實(shí)施例提供的上述移位寄存器中，所述第二控制單元，具體包括:上拉控制子模塊和下拉控制子模塊；其中，
[0029]所述上拉控制子模塊的第一端與所述第二節(jié)點(diǎn)相連，第二端用于接收所述第一高電位信號(hào)，第三端用于接收所述第二高電位信號(hào)，第四端與所述級(jí)聯(lián)信號(hào)輸出端相連，第五端與所述第三節(jié)點(diǎn)相連；所述上拉控制子模塊用于在所述第二節(jié)點(diǎn)的電位為低電位時(shí)，將所述第一高電位信號(hào)提供給所述級(jí)聯(lián)信號(hào)輸出端，將所述第二高電位信號(hào)提供給所述第三節(jié)點(diǎn)；
[0030]所述下拉控制子模塊的第一端與所述第一節(jié)點(diǎn)相連，第二端用于接收所述第二時(shí)鐘信號(hào)，第三端與所述級(jí)聯(lián)信號(hào)輸出端相連，第四端與所述第三節(jié)點(diǎn)相連；所述下拉控制子模塊用于在所述第一節(jié)點(diǎn)的電位為低電位時(shí)，將所述第二時(shí)鐘信號(hào)分別提供給所述級(jí)聯(lián)信號(hào)輸出端和所述第三節(jié)點(diǎn)。
[0031]在一種可能的實(shí)施方式中，在本發(fā)明實(shí)施例提供的上述移位寄存器中，所述上拉控制子模塊具體包括:第四開(kāi)關(guān)晶體管和第五開(kāi)關(guān)晶體管；其中，
[0032]所述第四開(kāi)關(guān)晶體管，其柵極與所述第二節(jié)點(diǎn)相連，源極用于接收所述第一高電位信號(hào)，漏極與所述級(jí)聯(lián)信號(hào)輸出端相連；
[0033]所述第五開(kāi)關(guān)晶體管，其柵極與所述第二節(jié)點(diǎn)相連，源極用于接收所述第二高電位信號(hào)，漏極與所述第三節(jié)點(diǎn)相連。
[0034]在一種可能的實(shí)施方式中，在本發(fā)明實(shí)施例提供的上述移位寄存器中，所述下拉控制子模塊具體包括:第六開(kāi)關(guān)晶體管和第七開(kāi)關(guān)晶體管；其中，
[0035]所述第六開(kāi)關(guān)晶體管，其柵極與所述第一節(jié)點(diǎn)相連，源極用于接收所述第二時(shí)鐘信號(hào)，漏極與所述級(jí)聯(lián)信號(hào)輸出端相連；
[0036]所述第七開(kāi)關(guān)晶體管，其柵極與所述第一節(jié)點(diǎn)相連，源極用于接收所述第二時(shí)鐘信號(hào)，漏極與所述第三節(jié)點(diǎn)相連。
[0037]在一種可能的實(shí)施方式中，在本發(fā)明實(shí)施例提供的上述移位寄存器中，所述輸出控制模塊，具體包括:節(jié)點(diǎn)上拉單元、節(jié)點(diǎn)下拉單元、上拉輸出單元和下拉輸出單元；其中，
[0038]所述節(jié)點(diǎn)上拉單元的第一端與所述第三節(jié)點(diǎn)相連、第二端用于接收所述第一高電位信號(hào)，第三端與第四節(jié)點(diǎn)相連；所述節(jié)點(diǎn)上拉單元用于在所述第三節(jié)點(diǎn)的電位為低電位時(shí)，將所述第一高電位信號(hào)提供給所述第四節(jié)點(diǎn)；
[0039]所述節(jié)點(diǎn)下拉單元的第一端與所述第四節(jié)點(diǎn)相連，第二端用于接收所述低電位信號(hào)，第三端用于接收所述第二時(shí)鐘信號(hào)，第四端用于接收所述第一時(shí)鐘信號(hào)；所述節(jié)點(diǎn)下拉單元用于在所述第一時(shí)鐘信號(hào)為低電位時(shí)，將所述低電位信號(hào)提供給所述第四節(jié)點(diǎn)，在第二預(yù)設(shè)階段且所述第二時(shí)鐘信號(hào)為低電位時(shí)進(jìn)一步拉低所述第四節(jié)點(diǎn)的電位；
[0040]所述上拉輸出單元的第一端與所述第三節(jié)點(diǎn)相連，第二端用于接收所述第一高電位信號(hào)，第三端與所述驅(qū)動(dòng)信號(hào)輸出端相連；所述上拉輸出單元用于在所述第三節(jié)點(diǎn)的