半導(dǎo)體存儲裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種與非(Not AND, NAND)型閃速存儲器(flash memory)等半導(dǎo)體存儲裝置的電壓生成電路，尤其涉及一種生成可用于位線鉗位電壓(bit line clampvoltage)等的電壓的電壓生成電路。
【背景技術(shù)】
[0002]在閃速存儲器的讀出動作中，對位線進行預(yù)充電之后，從讀出放大器(senseamplifier)切斷位線,在位線上生成與存儲單元的數(shù)據(jù)狀態(tài)相應(yīng)的電位,通過讀出放大器來檢測該位線的電位。在位線與讀出放大器之間，連接有電荷轉(zhuǎn)移晶體管，該電荷轉(zhuǎn)移晶體管用于控制對位線的預(yù)充電及位線的電荷轉(zhuǎn)移。電荷轉(zhuǎn)移晶體管的動作根據(jù)由鉗位電壓生成電路所生成的鉗位電壓而受到控制。
[0003]一般而言，鉗位電壓生成電路為了判定數(shù)據(jù)“O”或“ I ”，必須生成低電壓的鉗位電壓。因此，某現(xiàn)有的鉗位電壓生成電路是使用閾值低的固有(intrinsic)型晶體管而構(gòu)成，但此種晶體管存在閾值的不均大的缺點。為了避免此問題，在專利文獻I中，揭示有一種鉗位電壓生成電路，其在電流鏡電路的輸入段與接地電位之間設(shè)置電阻分壓電路，在電阻分壓電路的輸出與電流鏡電路的輸出段之間設(shè)置電位設(shè)定電路，從電流鏡電路的輸出段生成鉗位電壓。
[0004]而且，為了防止存儲單元所存儲的數(shù)據(jù)的誤讀出，專利文獻2揭示有圖1所示的鉗位電壓生成電路。如該圖1所示，電荷轉(zhuǎn)移晶體管30的一端連接于位線BL，另一端連接于讀出放大器20。電荷轉(zhuǎn)移晶體管30的柵極連接于鉗位電壓生成電路10。鉗位電壓生成電路10具備恒電流源14、作為開關(guān)元件的N溝道金屬氧化物半導(dǎo)體(N-channel Metal OxideSemiconductor，NMOS)晶體管12及NMOS晶體管13、具有與電荷轉(zhuǎn)移晶體管30相同的閾值電壓的NMOS晶體管15、及可變電阻器16。
[0005]讀出放大器20具備NMOS晶體管21、電容器22及鎖存電路(latch circuit) 23。NMOS晶體管21的漏極連接于電源節(jié)點VDD/VSS，源極連接于讀出節(jié)點TDC，NM0S晶體管21將讀出節(jié)點TDC設(shè)定為電源電壓VDD及接地電壓VSS中的任一者。
[0006]在讀出動作中，起先，通過鉗位電壓生成電路10將位線BL充電至預(yù)充電電壓VPRE。具體而言，晶體管12導(dǎo)通，晶體管13關(guān)閉。可變電阻器16的電阻值是以該可變電阻器16的壓降達到預(yù)充電電壓VPRE的方式來進行設(shè)定。借此，對電荷轉(zhuǎn)移晶體管30的柵極，施加“VPRE+Vth”作為BL鉗位電壓BLCLAMP。此時，讀出節(jié)點TDC被充電至電源電壓VDD。電荷轉(zhuǎn)移晶體管30在位線BL達到預(yù)充電電壓VPRE的時點關(guān)閉。
[0007]繼而，晶體管12關(guān)閉，晶體管13導(dǎo)通，對電荷轉(zhuǎn)移晶體管30的柵極施加OV作為鉗位電壓BLCLAMP，電荷轉(zhuǎn)移晶體管30關(guān)閉，位線BL成為浮動狀態(tài)。繼而，對選擇字線施加讀出電壓，對非選擇字線施加讀出通過電壓，選擇晶體管STl及選擇晶體管ST2導(dǎo)通，源極線CELSRC例如為OV。
[0008]繼而，鉗位電壓生成電路10生成電壓“Vsen+Vth”作為鉗位電壓BLCLAMP。這是通過將可變電阻器16的壓降設(shè)定為讀出電壓Vsen而實現(xiàn)。當(dāng)選擇存儲單元導(dǎo)通時，位線BL放電，位線BL的電壓變成讀出電壓Vsen以下，電荷轉(zhuǎn)移晶體管30導(dǎo)通。當(dāng)電荷轉(zhuǎn)移晶體管30導(dǎo)通時，被充電至電源電壓VDD的讀出節(jié)點TDC放電。讀出放大器20判定選擇存儲單元的存儲數(shù)據(jù)為“1”，并將該判定結(jié)果保持于鎖存電路23中。
[0009]現(xiàn)有技術(shù)文獻
[0010]專利文獻
[0011]專利文獻1:日本專利特開2007-164891號公報
[0012]專利文獻2:日本專利特開2011-181157號公報
[0013]圖2表示現(xiàn)有的其他鉗位電壓生成電路。鉗位電壓生成電路1A是形成于閃速存儲器的周邊電路區(qū)域中，且包含電流設(shè)定電路40、電流鏡電路50、60、70、仿真電荷轉(zhuǎn)移晶體管的晶體管80、及軌對軌放大器(Rail to Rail Amplifier) 90等而構(gòu)成。
[0014]電流設(shè)定電路40具有并聯(lián)連接的多個NMOS晶體管(圖例中為4個晶體管TRl?晶體管TR4)、以及串聯(lián)連接于多個晶體管TRl?晶體管TR4的恒電流源41?恒電流源44。各晶體管TRl?晶體管TR4的導(dǎo)通/關(guān)閉是根據(jù)被輸入至各自的柵極的鉗位控制信號CLMPl?鉗位控制信號CLMP4而受到控制。而且，恒電流源41?恒電流源44例如為流過I μ Α、2 μ Α、4 μ Α、8 μ A的恒電流。通過鉗位控制信號CLMPl?鉗位控制信號CLMP4的16種組合，例如可在節(jié)點CSUM生成I μ A至16 μ A為止的以I μ A分級(st印)的16種電流。
[0015]電流鏡電路50包含連接于VDD電源(例如2.4V)的一對P溝道金屬氧化物半導(dǎo)體(P-channel Metal Oxide Semiconductor, PM0S)晶體管，一對 PMOS 晶體管的共用柵極連接電流設(shè)定電路40的節(jié)點CSUM。借此，在電流鏡電路50的節(jié)點NI上，流經(jīng)有與節(jié)點CSUM的電流相等的電流，從而可使I μ A至16 μ A為止的以I μ A分級的電流流經(jīng)該節(jié)點NI。
[0016]電流鏡電路60包含連接于地線的一對NMOS晶體管，一對NMOS晶體管的共用柵極連接于節(jié)點NI。借此，在電流鏡電路60的節(jié)點Ν2處，生成與節(jié)點NI的電流相等的電流，從而可使I μ A至16 μ A為止的以I μ A分級的電流流經(jīng)節(jié)點Ν2。
[0017]電流鏡電路70包含連接于Vd電源(例如6V)的一對PMOS晶體管，一對PMOS晶體管的共用柵極連接于節(jié)點Ν2。而且，在一對PMOS晶體管上，串聯(lián)連接有一對PMOS晶體管，對其柵極施加偏壓信號PBIAS。當(dāng)鉗位電壓生成電路10Α動作時，偏壓信號PBIAS成為L電平，PMOS晶體管導(dǎo)通。借此，在電流鏡電路70的節(jié)點Ν3處，生成與節(jié)點Ν2的電流相等的電流，從而可使I μ A至16 μ A為止的以I μ A分級的電流流經(jīng)節(jié)點Ν3。
[0018]在電流鏡電路70的輸出段的節(jié)點Ν3上，分別串聯(lián)連接有仿真電荷轉(zhuǎn)移晶體管TG的NMOS晶體管80、電阻Rl、R2。晶體管80為柵極連接于漏極的二極管連接，晶體管80的閾值電壓Vth、即壓降與電荷轉(zhuǎn)移晶體管TG的閾值電壓相等。通過適當(dāng)選定電源Vd、電阻RU R2的值，例如可在節(jié)點N4處生成與節(jié)點CSUM的電流值對應(yīng)的0.1V至1.6V為止的以
0.1V分級的電壓。例如，當(dāng)由電流設(shè)定電路20設(shè)定0.8μΑ時，生成0.8V，當(dāng)設(shè)定1.2μΑ時，生成1.2V。因而，可在節(jié)點Ν3處生成加上晶體管80的閾值電壓Vth的、0.lV+Vth至
1.6V+Vth為止的以0.1V分級的基準(zhǔn)電壓VREF。
[0019]對于軌對軌放大器90的非反轉(zhuǎn)輸入端子(non-1nverted input terminal),輸入節(jié)點N3的電壓作為基準(zhǔn)電壓VREF,對于反轉(zhuǎn)輸入端子(inverted input terminal),負(fù)反饋該軌對軌放大器90的輸出。軌對軌放大器90作為模擬輸出緩沖器發(fā)揮功能,該模擬輸出緩沖器輸出與所輸入的基準(zhǔn)電壓VREF大致相等的VCLMP (鉗位)電壓，VCLMP電壓被施加至與頁面緩沖器(page buffer)/讀出電路內(nèi)的多個位線連接的多個電荷轉(zhuǎn)移晶體管的柵極。
[0020]接下來，對鉗位電壓生成電路的動作進行說明。圖3表示基準(zhǔn)電壓VREF(節(jié)點N3)、VCLMP電壓及位線BL的電壓波形。在時刻Tl，開始位線的預(yù)充電。此時，VCLMP電壓例如被設(shè)定成如1.2V+Vth,對讀出節(jié)點SNS供給VDD電位。通過VCLMP電壓，電荷轉(zhuǎn)移晶體管TG導(dǎo)通，對于位線BL，從讀出節(jié)點SNS預(yù)充電VCLMP-Vth、S卩1.2V。
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